CN108449080B - 基于cmos反相器和忆阻器构成的全加电路 - Google Patents

基于cmos反相器和忆阻器构成的全加电路 Download PDF

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Abstract

本发明公开了一种基于CMOS反相器和忆阻器构成的全加电路，包括四个CMOS反相器，其中：第一反相器和四个忆阻器构成一个异或门电路，第四反相器和另外四个忆阻器构成一个同或门电路，第二反相器和第三反相器分别接收初始进位信号VCin，第二反相器的上端与第一反相器的输入端连接，第二反相器的下端与第四反相器的输入端连接，由第二反相器输出进位信号VCout，异或门电路的输出端连接在第三反相器的上端，同或门电路的输出端连接在第三反相器的下端，由第三反相器输出和电压VSum。其效果是：该电路使逻辑电路融合了计算存储功能，大幅减少了逻辑操作步骤，精简了电路所需元件，使电路成本进一步降低，提高电路的集成度。

Description

基于CMOS反相器和忆阻器构成的全加电路
技术领域
本发明涉及忆阻器构成的逻辑电路，具体地讲，是一种基于CMOS反相器和忆阻器构成的全加电路。
背景技术
1971年，有学者根据电路完备性理论提出了除电容，电感，电阻之外的第四种基本电路元件，称其为忆阻器，并描述了其物理特性。然而，忆阻器物理实物一直没有被研制出来，所以并没有引起研究学者太多的关注。2008年,HP实验室研究人员宣布研制出了世界上第一个忆阻器实物器件，立即引起了研究人员以及工业界的广泛关注。因其具有记忆特性，可以将计算结果存储于自身等优点，大批学者开始研究这种有记忆特性的基础电路元件在现代电路系统设计中的潜能，特别是在信息存储及逻辑运算等领域。
现有技术中，有人将忆阻器与二极管相结合，提出了1T2M，2T2M存储结构替代原有的由6个二极管构成的随机存储单元。也有人用忆阻器构成随机阻变存储器，用于信息的存储。还有研究人员用忆阻器构成基础逻辑门电路，并基于此构建4M1M存储单元，用于信息存储。此外，也有大批学者将忆阻器用于逻辑运算，有人将电阻与忆阻器结合，提出了忆阻驱动门(MAD Gates)逻辑电路，实现了半加器以及全加器。
然而，现有的大多数的忆阻逻辑电路都有其自身的缺陷。例如，忆阻驱动门(MADGates)，其逻辑电路含有开关，电阻等尺寸较大的元器件，不利于大规模的集成，且由于其电路本身结构，导致逻辑响应会有两步的时延，大大的增加电路响应时间。而MAGIC Gates在逻辑内存运算以及应用设计中也有相应的局限性。上述研究大多都是利用忆阻器进行单一的存储或是进行单一的逻辑运算，忽略了忆阻器的记忆特性。
发明内容
为了解决上述问题，本发明提供了一种基于CMOS反相器和忆阻器构成的全加电路，将忆阻器的非易失性和逻辑二值性结合，实现了逻辑电路计算存储相融合，大幅减少了逻辑电路的操作步骤，时延，解决了现有逻辑电路操作步骤繁多，时延长等问题。
为了实现上述目的，本发明所采用的技术方案如下：
一种基于CMOS反相器和忆阻器构成的全加电路，其关键在于，包括四个CMOS反相器，其中：第一反相器和四个忆阻器构成一个异或门电路，第四反相器和另外四个忆阻器构成一个同或门电路，第二反相器和第三反相器分别接收初始进位信号VCin，所述第二反相器的上端与第一反相器的输入端连接，第二反相器的下端与第四反相器的输入端连接，由第二反相器输出进位信号VCout，所述异或门电路的输出端连接在第三反相器的上端，所述同或门电路的输出端连接在第三反相器的下端，由第三反相器输出和电压VSum。
可选地，在所述和电压VSum的输出端连接有一个忆阻器RSum，在所述进位信号VCout输出端连接有一个忆阻器RCout。
可选地，所述异或门电路中由两个忆阻器构成一个与门电路，另外两个忆阻器构成一个或门电路，所述与门电路的输出端接所述第一反相器的上端，所述或门电路的输出端接所述第一反相器的输入端，所述第一反相器的下端接低电平VL，第一反相器的输出端作为所述异或门电路的输出端。
可选地，所述与门电路中两个忆阻器的负极相连作为输出端，一个忆阻器的正极接第一输入电压信号VA，另一个忆阻器的正极接第二输入电压信号VB。
可选地，所述或门电路中两个忆阻器的正极相连作为输出端，一个忆阻器的负极接第一输入电压信号VA，另一个忆阻器的负极接第二输入电压信号VB。
可选地，所述同或门电路中由两个忆阻器构成一个与门电路，另外两个忆阻器构成一个或门电路，所述与门电路的输出端接所述第四反相器的输入端，所述或门电路的输出端接所述第四反相器的下端，所述第四反相器的上端接高电平VH，第四反相器的输出端作为所述同或门电路的输出端。
同或门电路中的与门电路、或门电路的构建方式与上述描述方式相同。
可选地，所述忆阻器RCout的负极接第二反相器的输出端，忆阻器RCout的正极接地，所述忆阻器RSum的负极接第三反相器的输出端，忆阻器RSum的正极接地。
可选地，所述CMOS反相器包括一个P沟道MOS管和一个N沟道MOS管，所述P沟道MOS管和所述N沟道MOS管的栅极相连作为所述CMOS反相器的输入端，所述P沟道MOS管和所述N沟道MOS管的漏极相连作为所述CMOS反相器的输出端，所述P沟道MOS管的源极作为所述CMOS反相器的上端，所述N沟道MOS管的源极作为所述CMOS反相器的下端。
采用上述的技术方案，具有以下优点：
本发明提出的全加电路，使逻辑电路融合了计算存储功能，针对现有逻辑电路操作步骤繁多的问题，本发明提出的全加电路大幅减少了逻辑操作步骤，精简了电路所需元件，使电路成本进一步降低，提高电路的集成度。
附图说明
图1为本发明的电路原理图；
图2为两忆阻器组成的与门电路图；
图3为两忆阻器组成的或门电路图；
图4为具体实施例中的半加器电路。
具体实施方式
为了使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述，这里的描述不意味着对应于实施例中陈述的具体实例的所有主题都在权利要求中引用了。
如图1所示，一种基于CMOS反相器和忆阻器构成的全加电路，包括四个CMOS反相器，其中：第一反相器和四个忆阻器构成一个异或门电路，第四反相器和另外四个忆阻器构成一个同或门电路，第二反相器和第三反相器分别接收初始进位信号VCin，所述第二反相器的上端与第一反相器的输入端连接，第二反相器的下端与第四反相器的输入端连接，由第二反相器输出进位信号VCout，所述异或门电路的输出端连接在第三反相器的上端，所述同或门电路的输出端连接在第三反相器的下端，由第三反相器输出和电压VSum，在所述和电压VSum的输出端连接有一个忆阻器RSum，在所述进位信号VCout输出端连接有一个忆阻器RCout，在具体实施过程中，所述忆阻器RCout的负极接第二反相器的输出端，忆阻器RCout的正极接地，所述忆阻器RSum的负极接第三反相器的输出端，忆阻器RSum的正极接地。
为了实现集成化设计，所述CMOS反相器包括一个P沟道MOS管和一个N沟道MOS管，所述P沟道MOS管和所述N沟道MOS管的栅极相连作为所述CMOS反相器的输入端，所述P沟道MOS管和所述N沟道MOS管的漏极相连作为所述CMOS反相器的输出端，所述P沟道MOS管的源极作为所述CMOS反相器的上端，所述N沟道MOS管的源极作为所述CMOS反相器的下端。
通过图1可以看出，所述异或门电路中由两个忆阻器构成一个与门电路，另外两个忆阻器构成一个或门电路，所述与门电路的输出端接所述第一反相器的上端，所述或门电路的输出端接所述第一反相器的输入端，所述第一反相器的下端接低电平VL，第一反相器的输出端作为所述异或门电路的输出端。
所述同或门电路中由两个忆阻器构成一个与门电路，另外两个忆阻器构成一个或门电路，所述与门电路的输出端接所述第四反相器的输入端，所述或门电路的输出端接所述第四反相器的下端，所述第四反相器的上端接高电平VH，第四反相器的输出端作为所述同或门电路的输出端。
如图2所示，在具体实施时，所述与门电路中两个忆阻器的负极相连作为输出端，一个忆阻器的正极接第一输入电压信号VA，另一个忆阻器的正极接第二输入电压信号VB。
针对与门电路而言，图2中输出电压为Vout。令忆阻器的Roff＞＞Ron，根据基尔霍夫定律，可以得到：
Figure BDA0001634999220000041
其中，RA，RB分别为忆阻器A和B的忆阻值。
将1式化简可以得到：
Figure BDA0001634999220000042
根据与门电路的真值表可以得到以下四种情况：
(1)VA＝VB＝VL＝“0”(“0”表示逻辑0，VL表示低电平；“1”表示逻辑1，VH表示高电平)，此时，输出电压:
Figure BDA0001634999220000043
(2)VA＝VL＝″0”,VB＝VH＝″1″，此时忆阻器A接低电平，忆阻器B接高电平，当达到一定的时间之后，忆阻器A阻值为Ron，忆阻器B阻值则是Roff，得到输出电压：
Figure BDA0001634999220000044
(3)VA＝VH＝″1”,VB＝VL＝″0″,此时忆阻器A接高电平，忆阻器B接低电平，当达到一定时间之后，忆阻器A阻值为Roff，忆阻器B阻值则是Ron，得到输出电压：
Figure BDA0001634999220000045
(4)VA＝VB＝VH＝“1”此时可以得到输出电压：
Figure BDA0001634999220000046
如图3所示，在具体实施时，所述或门电路中两个忆阻器的正极相连作为输出端，一个忆阻器的负极接第一输入电压信号VA，另一个忆阻器的负极接第二输入电压信号VB。
参照上述方式，结合或门电路的真值表也可以得到以下四种情况：
(1)VA＝VB＝VL＝“0”(“0”表示逻辑0，VL表示低电平；“1”表示逻辑1，VH表示高电平)，此时，输出电压:
Figure BDA0001634999220000051
(2)VA＝VL＝″0”,VB＝VH＝″1″，此时忆阻器A接低电平，忆阻器B接高电平，当达到一定的时间之后，忆阻器A阻值为Roff，忆阻器B阻值则是Ron，得到输出电压：
Figure BDA0001634999220000052
(3)VA＝VH＝″1”,VB＝VL＝″0″,此时忆阻器A接高电平，忆阻器B接低电平，当达到一定时间之后，忆阻器A阻值为Ron，忆阻器B阻值则是Roff，得到输出电压：
Figure BDA0001634999220000053
(4)VA＝VB＝VH＝“1”此时可以得到输出电压：
Figure BDA0001634999220000054
如图4所示，本实施例中还利用一个与门电路，一个或门电路和一个CMOS反相器所构成一个半加器，反相器的上端接或门电路的输出，下端接低电平。反相器的输出端为整个半加器的输出Sum，与门的输出即为半加器的进位输出信号Cout。根据真值表，我们可以得到如下逻辑关系：
VSum＝VAXOR VB 11
VCout＝VA AND VB 12
由真值表可知，半加器主要有四种情况：
(1)输入VA＝VL,VB＝VL时，电路中的与门和或门输出为均低电平VL，此时反相器的上端导通，电路的输出VSum＝VA XOR VB＝VL＝0，VCout＝VA AND VB＝VL＝0。输出端忆阻器RSum的阻值状态为高阻态。
(2)输入VA＝VL,VB＝VH,电路中与门的输出为低电平VL，或门的输出为高电平VH此时反相器的上端导通，电路的输出VSum＝VAXOR VB＝VH＝1，VCout＝VA AND VB＝VL＝0。输出端忆阻器RSum的阻值状态为低阻态。
(3)输入VA＝VH,VB＝VL,电路中与门的输出为低电平VL，或门的输出为高电平VH此时反相器的上端导通，电路的输出VSum＝VA XOR VB＝VH＝1，VCout＝VAAND VB＝VL＝0。输出端忆阻器RSum的阻值状态为低阻态。
(3)输入VA＝VH,VB＝VH，电路中与门的输出为高电平VH，或门的输出为高电平VH此时反相器的下端导通，电路的输出VSum＝VA XOR VB＝VL＝0，VCout＝VA AND VB＝VH＝1。输出端忆阻器RSum的阻值状态为高阻态。
相对于半加器而言，全加器多了一个初始进位信号，是一个三输入两输出的电路。输入分别是初始进位信号VCin，初始电压信号VA，VB。输出为进位信号VCout以及和电压信号VSum。
根据全加电路的真值表，可以得到如下的逻辑表达式
当VCin＝0时，输出端的电压VSum和VCout有以下关系：
VSum＝VAXOR VB 13
VCout＝VAAND VB 14
当VCin＝1时有：
VSum＝VAXNOR VB 15
VCout＝VAOR VB 16
根据以上的逻辑表达式，从而得出了如图1所示的全加器电路：
根据真值表，当进位输入信号VCin＝VL＝0时，由进位输入信号VCin控制的第二反相器和第三反相器均为上端导通。此时电路响应有以下四种情况：
(1)输入VA＝VL,VB＝VL，此时电路中的两个与门输出为低电平VL，或门的输出电压也为低电平VL，反相器1上端导通，反相器4上端导通。电路输出电压VSum和VCout均为低电平VL。输出端忆阻器RSum＝Roff为高阻态，RCout＝Roff为高阻态。
(2)输入VA＝VL,VB＝VH,此时电路中与门的输出为低电平VL，或门的输出为高电平VH。反相器1为上端导通，输出高电平；反相器4为下端导通，输出高电平。可得电路的输出电压VSum＝VH＝1,VCout＝VL＝0。输出端忆阻器RSum＝Ron为低阻态；RCout＝Roff为高阻态。
(3)输入VA＝VH,VB＝VL,此时与情况(2)相同，可到电路输出电压也为：
VSum＝VH＝1,VCout＝VL＝0。输出端忆阻器RSum＝Ron为低阻态；RCout＝Roff为高阻态。
(4)输入VA＝VH,VB＝VH，此时，电路中与门和或门输出均为高电平，可得第一反相器为下端导通，输出低电平，第四反相器为下端导通，输出高电平。所以电路的输出电压VSum＝VL＝0,VCout＝VH＝1。输出端忆阻器RSum＝Roff为高阻态，RCout＝Ron为低阻态。
当VCin＝VH＝1时，同理可以得到输出电压与真值表一致。
综上所述，本发明基于现有的忆阻逻辑电路，提出新的加法电路，将CMOS器件与纳米级忆阻器相结合，构建逻辑电路，相较于现有的忆阻器加法电路操作步骤大大减少，电路所需元器件减少，电路响应时延大大缩短，实现了逻辑运算与存储相融合，为今后超大规模集成提供了新的解决方案。
最后需要说明的是，上述描述为本发明的优选实施例，本领域的普通技术人员在本发明的启示下，在不违背本发明宗旨及权利要求的前提下，可以做出多种类似的表示，这样的变换均落入本发明的保护范围之内。

Claims (4)

1.一种基于CMOS反相器和忆阻器构成的全加电路，其特征在于，包括四个CMOS反相器，其中：第一反相器和四个忆阻器构成一个异或门电路，第四反相器和另外四个忆阻器构成一个同或门电路，第二反相器和第三反相器分别接收初始进位信号VCin，所述第二反相器的上端与第一反相器的输入端连接，第二反相器的下端与第四反相器的输入端连接，由第二反相器输出进位信号VCout，所述异或门电路的输出端连接在第三反相器的上端，所述同或门电路的输出端连接在第三反相器的下端，由第三反相器输出和电压VSum；
所述异或门电路中由两个忆阻器构成一个与门电路，另外两个忆阻器构成一个或门电路，所述与门电路的输出端接所述第一反相器的上端，所述或门电路的输出端接所述第一反相器的输入端，所述第一反相器的下端接低电平VL，第一反相器的输出端作为所述异或门电路的输出端；
所述同或门电路中由两个忆阻器构成一个与门电路，另外两个忆阻器构成一个或门电路，所述与门电路的输出端接所述第四反相器的输入端，所述或门电路的输出端接所述第四反相器的下端，所述第四反相器的上端接高电平VH，第四反相器的输出端作为所述同或门电路的输出端；
所述与门电路中两个忆阻器的负极相连作为输出端，一个忆阻器的正极接第一输入电压信号VA，另一个忆阻器的正极接第二输入电压信号VB；
所述或门电路中两个忆阻器的正极相连作为输出端，一个忆阻器的负极接第一输入电压信号VA，另一个忆阻器的负极接第二输入电压信号VB。
2.根据权利要求1所述的基于CMOS反相器和忆阻器构成的全加电路，其特征在于，在所述和电压VSum的输出端连接有一个忆阻器RSum，在所述进位信号VCout输出端连接有一个忆阻器RCout。
3.根据权利要求2所述的基于CMOS反相器和忆阻器构成的全加电路，其特征在于，所述忆阻器RCout的负极接第二反相器的输出端，忆阻器RCout的正极接地，所述忆阻器RSum的负极接第三反相器的输出端，忆阻器RSum的正极接地。
4.根据权利要求1所述的基于CMOS反相器和忆阻器构成的全加电路，其特征在于，所述CMOS反相器包括一个P沟道MOS管和一个N沟道MOS管，所述P沟道MOS管和所述N沟道MOS管的栅极相连作为所述CMOS反相器的输入端，所述P沟道MOS管和所述N沟道MOS管的漏极相连作为所述CMOS反相器的输出端，所述P沟道MOS管的源极作为所述CMOS反相器的上端，所述N沟道MOS管的源极作为所述CMOS反相器的下端。
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