CN112910457B - 一种基于忆阻器的数据选择器及其ic拓扑结构 - Google Patents

一种基于忆阻器的数据选择器及其ic拓扑结构 Download PDF

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Abstract

本发明公开了一种基于忆阻器的二选一数据选择器电路，该选择器电路包括六个忆阻器和一个NMOS管，其中每两个极性相反的忆阻器串联构成与门或者或门电路，实现相应的与、或逻辑。此外，本发明还将该二选一数据选择器电路映射到忆阻器交叉阵列中。本发明所构建的二选一数据选择器电路不仅具备传统选择器的功能，而且极大减少了传统电路中的CMOS元件数量，大量采用新型元器件忆阻器，因而简化了电路结构，缩小了电路面积，此外由于忆阻器交叉阵列尺寸小，易于高密度集成，且与当前CMOS技术兼容，因此将电路映射到交叉阵列后，进一步提高了电路的集成度和可扩展性。

Description

一种基于忆阻器的数据选择器及其IC拓扑结构
技术领域
本发明涉及一种基础电路及其集成电路拓扑技术领域，具体涉及一种一种基于忆阻器的数据选择器及其IC拓扑结构。
背景技术
忆阻器是1971年由L.O.Chua提出的第四种基本无源电路元件，并于2008年在惠普实验室得到了实验验证。忆阻器具有非易失性、纳米尺寸、低功耗、高集成度等诸多优点。此外，无论是在电学特性还是在器件制备上，忆阻器都可以很好的与当前的CMOS技术兼容。
自忆阻器在2010年被惠普实验室证明能够执行IMPLY(实质蕴涵逻辑)，越来越多的研究人员正在探索中其在各种逻辑操作中的应用。如先前提出的MAGIC(memristor-aided logic)逻辑，MRL(memristorratioed logic)逻辑，MAD(memristors-as-drivers)逻辑等。然而，相关的研究主要集中如或门、与门这种的基本门电路或加法器上，很少由涉及到数据选择器。实际上，在数字信号的传输过程中，需要经常使用数据选择器。它能够经过选择，把多个通道的数据传送到某一数据通道上去，从而实现数据选择功能。数据选择器也常被称为多路选择器或多路开关。
二选一数据选择器电路是最基本的数据选择器电路，可以通过它进一步实现四选一、八选一等数据选择器电路。
二选一数据选择器逻辑表达式如下所示：
Figure GDA0003906207450000011
其中S是数据选择控制端，A和B分别为两个输入端。当S为逻辑0时选择A，即Y端输出为A，当S为逻辑1时选择B，即Y端输出为B。
根据其逻辑表达式可列出以下真值表：
Figure GDA0003906207450000021
现有数据选择器一般是采用多个CMOS管构成。CMOS管功耗大，且其尺寸正接近物理极限，而摩尔定律也即将失效，面对这些困境，需要寻求新的低功耗、易于高密度集成的器件来搭建电路。
发明内容
为解决以上的技术问题，本发明提供了一种基于忆阻器的数据选择器及其IC拓扑结构。
本发明利用MRL逻辑与CMOS技术的兼容性，设计了一种基于忆阻器的二选一数据选择器电路，该电路包括六个忆阻器和一个NMOS管，其中每两个极性相反的忆阻器串联构成与门或者或门电路，实现相应的与、或逻辑。本发明所构建的二选一数据选择器电路不仅具备传统选择器的功能，而且极大减少了传统电路中的CMOS元件数量，大量采用新型元器件忆阻器，因而相比传统纯CMOS数据选择器电路，本发明简化了电路结构，缩小了电路面积。此外，本发明还将该电路映射到忆阻器交叉阵列中，由于忆阻器交叉阵列尺寸小，易于高密度集成，且与当前CMOS技术兼容，在将电路映射到交叉阵列后，进一步提高了电路的集成度和可扩展性。
本发明技术方案如下：
一种基于忆阻器的数据选择器，其关键在于：由一级与门、一级或门，选择MOS管，二级或门组成；
其中一级或门由第一忆阻器M1和第二忆阻器M2组成，二者的负极相连，为一级或门的输出端，二者的正极为一级或门的两个输入端；
一级与门由第三忆阻器M3和第四忆阻器M4组成，二者的正极相连，为一级与门的输出端，二者的负极为一级与门的两个输入端；
在MRL这个逻辑中，电压被用作逻辑状态变量。即高电平(VHIGH)表示逻辑1，低电平(VLOW)表示逻辑0。对与门和或门来说，每个忆阻器的一端为输入端，连接两个忆阻器的共同节点为输出端。对于与门来说：两个忆阻器的负极分别同两个输入电压信号连接。当VIN1＝VIN2时(无论是逻辑1还是逻辑0)，无电流流过两个忆阻器。因此，输出电平等于输入电平，即，如果两个输入都是高电平(低电平)，那么VOUT就是逻辑1(0)。当VIN1为逻辑1，VIN2为逻辑0时，这将导致两个忆阻器的阻值分别趋向ROFF(忆阻器的最大阻值)和RON(忆阻器的最小阻值)。假设ROFF>>RON，VOUT可表示为如下：
Figure GDA0003906207450000031
在另一种情况下，即VIN1是逻辑0，而VIN2是逻辑1，可以推导出VOUT与上面相同。
同样地，或门也可以用同与门同样的方法来分析。
所述选择MOS管为NPN型，该选择MOS管的栅极连接一级与门的一个输入端，该栅极还连接一级或门的一个输入端，该选择MOS管的源极接地，漏极接一级或门的输出端；
所述一级或门的输出端还接二级或门的一个输入端，一级与门的输出端接二级或门的另一个输入端，所述二级或门由第五忆阻器M5和第六忆阻器M6组成，二者的负极相连，为二级或门的输出端，二者的正极为二级或门的两个输入端。
整个选择器，只有一个MOS管，其功耗大幅降低，利用忆阻器固有的优势，进一步降低了电路的器件面积，提高了电路的集成度。
所述一级与门与一级或门的公共输入端为S端，一级与门的另一个输入端为B端，一级或门的另一个输入端为A端；
二级或门的输出端为Y端。
二选一选择器作为复杂选择器的基本单元，其结构简单，管脚清晰，外部管脚与传统选择器一致，符合通用性和普适性的要求，适合四选一、八选一等选择器的构建。
基本电路原理在理论上符合集成电路封装的要求，但如何进行封装，其拓扑结构要综合体积小，散热好，单元模块化强，因此，构建了一种基于忆阻器的数据选择器IC拓扑结构，其关键在于：设置有一个数据选择器，该数据选择器由一级与门、一级或门，选择MOS管和二级或门组成，所述一级与门、一级或门，选择MOS管和二级或门都布置在同一个平面的交叉阵列中；
片状的交叉阵列，满足了单元模块化强的要求，便于与其他运算处理结构集成封装，同时，也发挥了结构体积小，薄片易于散热的优势。
该平面阵列为5×5阵列，其中：
其中第一忆阻器M1和第二忆阻器M2组成一级或门，第一忆阻器M1布置在(X1、Y1)点位；第二忆阻器M2布置在(X1、Y2)点位，二者的负极搭接在X1向纬线上，第一忆阻器M1的正极搭接在Y1向经线上，第二忆阻器M2的正极搭接在Y2向经线上；
其中第三忆阻器M3和第四忆阻器M4组成一级与门，第三忆阻器M3布置在(X3、Y4)点位；第四忆阻器M4布置在(X4、Y4)点位，二者的正极搭接在Y4向经线上，第三忆阻器M3的负极搭接在X3向纬线上，第四忆阻器M4的负极搭接在X4向纬线上；
其中第五忆阻器M5和第六忆阻器M6组成二级或门，第五忆阻器M5布置在(X5、Y3)点位；第六忆阻器M6布置在(X5、Y4)点位，二者的负极搭接在X5向纬线上，第五忆阻器M5的正极搭接在Y3向经线上，第六忆阻器M6的正极搭接在Y4向经线上；
选择MOS管布置在(X2、Y0)点位，其漏极搭接在X1向纬线上。
以上时二选一选择器的基本构架，同时，还为复杂选择器的搭建预留有元器件，不仅在薄片内部可以增加忆阻器，还可以在薄片周边和外围易散热区域保留MOS管封装位。利于产品结构和性能的提升。
还设置有额外辅助忆阻器，第七忆阻器M7和第八忆阻器M8；
其中第七忆阻器M7布置在(X1、Y3)点位，其正极搭接在Y3向经线上，负极搭接在X1向纬线上；
其中第八忆阻器M8布置在(X2、Y3)点位，其正极搭接在Y3向经线上，负极搭接在X2向纬线上。
还设置有四个额外辅助MOS管，分别布置在：
(X1、Y0)点位，其漏极搭接在X0向纬线上；
(X3、Y0)点位，其漏极搭接在X2向纬线上；
(X4、Y0)点位，其漏极搭接在X3向纬线上；
(X5、Y0)点位，其漏极搭接在X4向纬线上。
还连接有四个扩展MOS管，分别布置在：
(X0、Y1)点位，其漏极搭接在Y0向经线上；
(X0、Y2)点位，其漏极搭接在Y1向经线上；
(X0、Y3)点位，其漏极搭接在Y2向经线上；
(X0、Y4)点位，其漏极搭接在Y3向经线上。
四个额外辅助MOS管和四个扩展MOS管的源极接地。
采用以上技术方案的一种基于忆阻器的数据选择器及其IC拓扑结构，该选择器电路包括六个忆阻器和一个NMOS管，其中每两个极性相反的忆阻器串联构成与门或者或门电路，实现相应的与、或逻辑。此外，本发明还将该二选一数据选择器电路映射到忆阻器交叉阵列中。与现有技术相比，本发明的有益效果：本发明所构建的二选一数据选择器电路不仅具备传统选择器的功能，而且极大减少了传统电路中的CMOS元件数量，大量采用新型元器件忆阻器，因而简化了电路结构，缩小了电路面积，此外由于忆阻器交叉阵列尺寸小，易于高密度集成，且与当前CMOS技术兼容，因此将电路映射到交叉阵列后，进一步提高了电路的集成度和可扩展性。
附图说明
图1为二选一数据选择器电路原理图；
图2为二选一数据选择器电路拓扑结构图。
具体实施方式
以下结合实施例和附图对本发明作进一步说明。
将MRL逻辑中的与门和或门映射到忆阻器交叉阵列中，交叉阵列中的列中的忆阻器对用来实现与门，行中的忆阻器对用来实现或门。
如图1所示，一种基于忆阻器的数据选择器，由一级与门、一级或门，选择MOS管，二级或门组成；
其中一级或门由第一忆阻器M1和第二忆阻器M2组成，二者的负极相连，为一级或门的输出端，二者的正极为一级或门的两个输入端；
一级与门由第三忆阻器M3和第四忆阻器M4组成，二者的正极相连，为一级与门的输出端，二者的负极为一级与门的两个输入端；
所述选择MOS管为NPN型，该选择MOS管的栅极连接一级与门的一个输入端，该栅极还连接一级或门的一个输入端，该选择MOS管的源极接地，漏极接一级或门的输出端；
所述一级或门的输出端还接二级或门的一个输入端，一级与门的输出端接二级或门的另一个输入端，所述二级或门由第五忆阻器M5和第六忆阻器M6组成，二者的负极相连，为二级或门的输出端，二者的正极为二级或门的两个输入端。
第一个或门连接A端和S端，而第一个与门连接S端和B端，然后第二个或门连接前两个门的输出。NMOS管的栅极(G)连接S端，漏极(D)连接A端和S端构成的或门的输出，源极(S)接地。第二个或门的输出为最终输出结果Y。
当S为逻辑0时，NMOS管的VGS为0，NMOS管截止，对整个电路无影响。根据MRL逻辑，可得A+S＝A+0＝A，且S·B＝0，最终输出Y＝A+0＝A。即S为逻辑0时选择A。
当S是逻辑1时，NMOS管的VGS大于其导通电压，NMOS管导通，使其VDS为0，即第二个或门的一端输入始终为0。根据MRL逻辑，可得S·B＝B，最终输出Y＝0+B＝B。即S为逻辑1时选择B。
据上所述，可知本发明所提出的基于忆阻器的二选一数据选择器电路能够实现正确的逻辑操作。
所述一级与门与一级或门的公共输入端为S端，一级与门的另一个输入端为B端，一级或门的另一个输入端为A端；
二级或门的输出端为Y端。
如图2所示，一种基于忆阻器的数据选择器IC拓扑结构，设置有一个数据选择器，该数据选择器由一级与门、一级或门，选择MOS管和二级或门组成，所述一级与门、一级或门，选择MOS管和二级或门都布置在同一个平面的交叉阵列中；
该交叉阵列为5×5阵列，其中：
其中第一忆阻器M1和第二忆阻器M2组成一级或门，第一忆阻器M1布置在(X1、Y1)点位；第二忆阻器M2布置在(X1、Y2)点位，二者的负极搭接在X1向纬线上，第一忆阻器M1的正极搭接在Y1向经线上，第二忆阻器M2的正极搭接在Y2向经线上；
其中第三忆阻器M3和第四忆阻器M4组成一级与门，第三忆阻器M3布置在(X3、Y4)点位；第四忆阻器M4布置在(X4、Y4)点位，二者的正极搭接在Y4向经线上，第三忆阻器M3的负极搭接在X3向纬线上，第四忆阻器M4的负极搭接在X4向纬线上；
其中第五忆阻器M5和第六忆阻器M6组成二级或门，第五忆阻器M5布置在(X5、Y3)点位；第六忆阻器M6布置在(X5、Y4)点位，二者的负极搭接在X5向纬线上，第五忆阻器M5的正极搭接在Y3向经线上，第六忆阻器M6的正极搭接在Y4向经线上；
选择MOS管布置在(X2、Y0)点位，其漏极搭接在X1向纬线上。
分别在第一列输入信号A，第二列输入信号S1，第一行上的NMOS管的栅极(G)输入信号S2，第二行输入高电平VHIGH(逻辑1)，第三行输入信号S3，第四行输入信号B。其中S1＝S2＝S3，即数据选择控制端信号S。
第一行上的点虚线框表示受栅极(G)输入信号为的S2的NMOS管控制的S1+A，输出结果表示为(S1+A)’，输出结果存储在位于第一行和第三列之间的忆阻器中(椭圆圈中的忆阻器)。当S2为逻辑0时，NMOS管的VGS为0，NMOS管截止，对整个电路无影响，输出(S1+A)’＝S1+A。当S2为逻辑1时，NMOS管的VGS大于其导通电压，NMOS管导通，使其VDS为0，输出(S1+A)’恒等于0；
第三列上的横虚线框表(S1+A)’·VHIGH；输出结果表示为(S1+A)”；
第四列上的横虚线框表示S3·B；
第五行上的点虚线框表示(S1+A)”+(S3·B)；
即第五行输出最后结果Y。
还设置有额外辅助忆阻器，第七忆阻器M7和第八忆阻器M8；
其中第七忆阻器M7布置在(X1、Y3)点位，其正极搭接在Y3向经线上，负极搭接在X1向纬线上；
其中第八忆阻器M8布置在(X2、Y3)点位，其正极搭接在Y3向经线上，负极搭接在X2向纬线上。
(X1、Y0)点位，其漏极搭接在X0向纬线上；
(X3、Y0)点位，其漏极搭接在X2向纬线上；
(X4、Y0)点位，其漏极搭接在X3向纬线上；
(X5、Y0)点位，其漏极搭接在X4向纬线上。
还连接有四个扩展MOS管，分别布置在：
(X0、Y1)点位，其漏极搭接在Y0向经线上；
(X0、Y2)点位，其漏极搭接在Y1向经线上；
(X0、Y3)点位，其漏极搭接在Y2向经线上；
(X0、Y4)点位，其漏极搭接在Y3向经线上。
最后需要说明的是，上述描述仅仅为本发明的优选实施例，本领域的普通技术人员在本发明的启示下，在不违背本发明宗旨及权利要求的前提下，可以做出多种类似的表示，这样的变换均落入本发明的保护范围之内。

Claims (5)

1.一种基于忆阻器的数据选择器，其特征在于：由一级与门、一级或门，选择MOS管，二级或门组成；
其中一级或门由第一忆阻器M1和第二忆阻器M2组成，二者的负极相连，为一级或门的输出端，二者的正极为一级或门的两个输入端；
一级与门由第三忆阻器M3和第四忆阻器M4组成，二者的正极相连，为一级与门的输出端，二者的负极为一级与门的两个输入端；
所述选择MOS管为NPN型，该选择MOS管的栅极连接一级与门的一个输入端，该栅极还连接一级或门的一个输入端，该选择MOS管的源极接地，漏极接一级或门的输出端；
所述一级或门的输出端还接二级或门的一个输入端，一级与门的输出端接二级或门的另一个输入端，所述二级或门由第五忆阻器M5和第六忆阻器M6组成，二者的负极相连，为二级或门的输出端，二者的正极为二级或门的两个输入端；
所述一级与门与一级或门的公共输入端为S端，一级与门的另一个输入端为B端，一级或门的另一个输入端为A端；
二级或门的输出端为Y端。
2.一种基于忆阻器的数据选择器IC拓扑结构，其特征在于：设置有一个数据选择器，该数据选择器由一级与门、一级或门，选择MOS管和二级或门组成，所述一级与门、一级或门，选择MOS管和二级或门都布置在同一个平面的交叉阵列中；
该交叉阵列为5 × 5阵列，包括X1、X2、X3、X4、X5向纬线以及Y0、Y1、Y2、Y3、Y4向经线，其中：
其中第一忆阻器M1和第二忆阻器M2组成一级或门，第一忆阻器M1布置在（X1、Y1）点位；第二忆阻器M2布置在（X1、Y2）点位，二者的负极搭接在X1向纬线上，第一忆阻器M1的正极搭接在Y1向经线上，第二忆阻器M2的正极搭接在Y2向经线上；
其中第三忆阻器M3和第四忆阻器M4组成一级与门，第三忆阻器M3布置在（X3、Y4）点位；第四忆阻器M4布置在（X4、Y4）点位，二者的正极搭接在Y4向经线上，第三忆阻器M3的负极搭接在X3向纬线上，第四忆阻器M4的负极搭接在X4向纬线上；
其中第五忆阻器M5和第六忆阻器M6组成二级或门，第五忆阻器M5布置在（X5、Y3）点位；第六忆阻器M6布置在（X5、Y4）点位，二者的负极搭接在X5向纬线上，第五忆阻器M5的正极搭接在Y3向经线上，第六忆阻器M6的正极搭接在Y4向经线上；
选择MOS管布置在（X2、Y0）点位，其漏极搭接在X1向纬线上。
3.根据权利要求2所述的一种基于忆阻器的数据选择器IC拓扑结构，其特征在于：还设置有额外辅助忆阻器，第七忆阻器M7和第八忆阻器M8；
其中第七忆阻器M7布置在（X1、Y3）点位，其正极搭接在Y3向经线上，负极搭接在X1向纬线上；
其中第八忆阻器M8布置在（X2、Y3）点位，其正极搭接在Y3向经线上，负极搭接在X2向纬线上。
4.根据权利要求2所述的一种基于忆阻器的数据选择器IC拓扑结构，其特征在于：还设置有四个额外辅助MOS管，分别布置在：
（X1、Y0）点位，其漏极搭接在X0向纬线上；其栅极接控制端，其源极接地；
（X3、Y0）点位，其漏极搭接在X2向纬线上；其栅极接控制端，其源极接地；
（X4、Y0）点位，其漏极搭接在X3向纬线上；其栅极接控制端，其源极接地；
（X5、Y0）点位，其漏极搭接在X4向纬线上，其栅极接控制端，其源极接地。
5.根据权利要求2所述的一种基于忆阻器的数据选择器IC拓扑结构，其特征在于：还连接有四个扩展MOS管，分别布置在：
（X0、Y1）点位，其漏极搭接在Y0向经线上；其栅极接控制端，其源极接地；
（X0、Y2）点位，其漏极搭接在Y1向经线上；其栅极接控制端，其源极接地；
（X0、Y3）点位，其漏极搭接在Y2向经线上；其栅极接控制端，其源极接地；
（X0、Y4）点位，其漏极搭接在Y3向经线上，其栅极接控制端，其源极接地。
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