CN108920788B - 基于忆阻器非实质蕴涵逻辑的编、译码电路的操作方法 - Google Patents

基于忆阻器非实质蕴涵逻辑的编、译码电路的操作方法 Download PDF

Info

Publication number
CN108920788B
CN108920788B CN201810633951.0A CN201810633951A CN108920788B CN 108920788 B CN108920788 B CN 108920788B CN 201810633951 A CN201810633951 A CN 201810633951A CN 108920788 B CN108920788 B CN 108920788B
Authority
CN
China
Prior art keywords
memristor
voltage
vcond
thirteenth
eleventh
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810633951.0A
Other languages
English (en)
Other versions
CN108920788A (zh
Inventor
王小平
吴倩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huazhong University of Science and Technology
Original Assignee
Huazhong University of Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huazhong University of Science and Technology filed Critical Huazhong University of Science and Technology
Priority to CN201810633951.0A priority Critical patent/CN108920788B/zh
Publication of CN108920788A publication Critical patent/CN108920788A/zh
Application granted granted Critical
Publication of CN108920788B publication Critical patent/CN108920788B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

本发明公开了一种基于忆阻器非实质蕴涵的编、译码电路的操作方法，其利用非实质蕴涵“非‑与”式特点结合编码和译码逻辑表达式，通过几步非实质蕴涵操作，从而可在输出单元上检测到编码或译码结果。本发明是纯忆阻实现方式，不再借助MOS管，电路整体结构更加简单，功耗更低，体积更小；并且忆阻器具有良好的非易失性，能将存储和运算相结合，有望突破传统冯.诺依曼体系架构的瓶颈。同时由于非实质蕴涵能够级联操作，从而可将该编码和译码逻辑功能扩展至交叉阵列中，使得大规模编码和译码操作成为可能，实际生产过程中的操作效率大幅度提升，提高了操作的灵活性，同时所需的芯片体积相较于传统结构要小很多。

Description

基于忆阻器非实质蕴涵逻辑的编、译码电路的操作方法
技术领域
本发明属于基于组合逻辑电路的交叉阵列领域，更具体地，涉及一种基于忆阻器非实质蕴涵逻辑的编、译码电路的操作方法。
背景技术
随着人工智能及类脑时代的到来，大规模快速运算已经变得炙手可热，然而这却为传统的晶体管器件及其逻辑电路带来了挑战。由摩尔定律可知，随着集成电路技术的发展，其上的电子元件数目成倍增长，那么晶体管器件尺寸必将越来越小，而目前生产技术、制备成本和社会需求等因素，导致最终对集成电路性能的提升越来越困难。当晶体管的尺寸接近纳米级别时，其中的寄生电容、场效应和温漂等问题必然会对其可靠性和稳定性等指标造成不好的影响；一旦晶体管的尺寸达到纳米级别，其中的二氧化硅绝缘层会降低到几个原子的厚度，从而会出现许多新的技术问题。如电子可能会击穿绝缘层，导致漏电，栅极中的杂质会渗透到电介质，隧道效应、量子效应、寄生效应、短沟效应和参数不稳定的影响会越来越显著，晶体管的漏电流变大、能耗增加、可靠性变差及寿命减短等。同时，器件厚度的微弱变化会导致操作条件的变化，使得维持器件的容差极其困难。以上这些问题不可避免地对晶体管集成电路的发展造成了巨大的障碍。作为新型的具有很多优良性能的纳米级器件的忆阻器，自1971年被预言存在、2008年被首次成功制备出物理实物以来，开始受到科研工作者的广泛关注，忆阻器的“阻变”性及类似“开关”的特性使得其能够取代传统的晶体管器件，并有望解决其技术瓶颈的难题。
1971年，蔡少棠教授在电路理论及对称性原理的基础上推测除了电阻、电容和电感之外应该还存在一种新型的基本电路元件，并将其称为“忆阻器”，即有记忆的电阻。2008年，美国惠普实验室在《Nature》上宣布制备出了忆阻器实物，该成果证明了蔡少棠教授关于忆阻器推理预测的正确性。忆阻器材料具有性能稳定、功耗较低、存储速度快，体积较小以及非易失性等特点，并且其读写存储速度较快，还能与CMOS晶体管技术相互兼容，同时其阻值大小能够随外加电压而改变等特点。因此，它相较于其他的存储介质存在明显的优势，在很多方面具有很好的应用。例如，利用忆阻器不同的阻值状态来存储不同的数据信息，从而代替CMOS器件进行传统的逻辑门电路和逻辑运算电路的设计；同时在基于忆阻器的生物突触及神经网络设计、模式识别与图像处理等方面都有相关的良好应用。故而，作为新型的基本电路元器件——忆阻器必然会转变传统电子电路系统的设计思路，进而推动整个电子行业的蓬勃发展。
在新型逻辑电路结构中，基于忆阻器的实质蕴涵逻辑电路(逻辑表达式
Figure GDA0002422892070000021
的应用十分广泛，然而，经过科研人员的研究发现该逻辑电路在实际操作过程中，忆阻器存在阻值“切换不完全”的缺陷，即忆阻器在一步实质蕴涵操作完成之后，其阻值不能达到最小值Ron，只是接近最小值Ron，而在由该忆阻器单元参与的多步实质蕴涵操作之后，该忆阻器的阻值将不在低阻态范围内，即不能再被认为是逻辑“1”，因此实质蕴涵逻辑操作失效。故而针对该缺陷提出了改进型电路设计，将其命名为“非实质蕴涵(NIMP)”逻辑电路
Figure GDA0002422892070000022
该非实质蕴涵不存在阻值“切换不完全”的缺陷，故而能够实现多步非实质蕴涵的级联操作，进而能够用于大规模交叉阵列中，因此基于该非实质蕴涵逻辑的电路设计具有十分优良的性能，结合该逻辑结构的组合逻辑电路及其交叉阵列设计也得到了广泛的关注。
发明内容
本发明基于忆阻器特有的阈值电压特性及高低阻态特性，同时依据忆阻器非实质蕴涵逻辑的诸多优良特性，提供了一种基于忆阻器非实质蕴涵逻辑的编码电路结构；旨在解决现有技术中由于摩尔定律表明的晶体管器件性能等瓶颈问题，导致传统依靠晶体管器件实现的编码电路的发展随着时间的推移，性能越来越不稳定，器件功能无法实现的问题。
本发明提供了一种基于忆阻器非实质蕴涵逻辑的编码电路，包括：第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5、第六忆阻器E6、第七忆阻器E7、第八忆阻器E8和第一分压电阻RG；所述第一忆阻器E1的第一端、所述第二忆阻器E2的第一端、所述第三忆阻器E3的第一端、所述第四忆阻器E4的第一端、所述第五忆阻器E5的第一端、所述第六忆阻器E6的第一端、所述第七忆阻器E7的第一端和所述第八忆阻器E8的第一端分别用于接收外部的输入电压；所述第一忆阻器E1的第二端、所述第二忆阻器E2的第二端、所述第三忆阻器E3的第二端、所述第四忆阻器E4的第二端、所述第五忆阻器E5的第二端、所述第六忆阻器E6的第二端、所述第七忆阻器E7的第二端和所述第八忆阻器E8的第二端均与所述第一分压电阻RG的一端相连，第一分压电阻RG的另一端接地。
更进一步地，第一忆阻器E1、所述第二忆阻器E2、所述第三忆阻器E3、所述第四忆阻器E4、所述第五忆阻器E5、所述第六忆阻器E6、所述第七忆阻器E7和所述第八忆阻器E8均具有高阻态与低阻态；且第五忆阻器E5、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的初始状态均为低阻态，第一忆阻器E1、第二忆阻器E2、第三忆阻器E3和第四忆阻器E4的初始状态是根据编码待输入的信号进行相应地设置。
本发明还提供了一种基于上述编码电路的操作方法，包括下述步骤：
(1)通过在所述第二忆阻器E2的第一端施加电压Vcond-，在所述第五忆阻器E5的第一端施加电压Vcond+，且在所述第一忆阻器E1、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第二忆阻器E2和第五忆阻器E5的非实质蕴涵操作；
(2)通过在所述第三忆阻器E3的第一端施加电压Vcond-，在所述第六忆阻器E6的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第四忆阻器E4、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第三忆阻器E3和第六忆阻器E6的非实质蕴涵操作；
(3)通过在所述第四忆阻器E4的第一端施加电压Vcond-，在所述第五忆阻器E5的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第四忆阻器E4和第五忆阻器E5的非实质蕴涵操作；
(4)通过在所述第四忆阻器E4的第一端施加电压Vcond-，在所述第六忆阻器E6的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第四忆阻器E4和第六忆阻器E6的非实质蕴涵操作；
(5)通过在所述第五忆阻器E5的第一端施加电压Vcond-，在所述第七忆阻器E7的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6和第八忆阻器E8的第一端均施加0V电压来实现对第五忆阻器E5和所述第七忆阻器E7的非实质蕴涵操作；
(6)通过在所述第六忆阻器E6的第一端施加电压Vcond-，在所述第八忆阻器E8的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5和第七忆阻器E7的第一端均施加0V电压来实现对第六忆阻器E6和所述第八忆阻器E8的非实质蕴涵操作。
其中，Von＜Vcond-＜0；0＜Vcond+＜Voff；其中，Von为第一阈值电压，Voff为第二阈值电压；当外加电压小于第一阈值电压Von时，忆阻器的阻值会从高阻值状态(阻值记为Roff)切换至低阻值状态(阻值记为Ron)；当外加电压大于第二阈值电压Voff时，忆阻器的阻值会从低阻值状态(阻值记为Ron)切换至高阻值状态(阻值记为Roff)；外加电压处于第一阈值电压Von和第二阈值电压Voff之间时，则忆阻器的阻值保持不变。
本发明还提供了一种基于忆阻器非实质蕴涵逻辑的译码电路，包括：第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5、第十四忆阻器D6和第二分压电阻RH；所述第九忆阻器D1的第一端、所述第十忆阻器D2的第一端、所述第十一忆阻器D3的第一端、所述第十二忆阻器D4的第一端、所述第十三忆阻器D5的第一端和所述第十四忆阻器D6的第一端分别用于接收外部的输入电压；所述第九忆阻器D1的第二端、所述第十忆阻器D2的第二端、所述第十一忆阻器D3的第二端、所述第十二忆阻器D4的第二端、所述第十三忆阻器D5的第二端和所述第十四忆阻器D6的第二端均与所述第二分压电阻RH的一端相连，第二分压电阻RH的另一端接地。
其中，所述第九忆阻器D1、所述第十忆阻器D2、所述第十一忆阻器D3、所述第十二忆阻器D4、所述第十三忆阻器D5和所述第十四忆阻器D6均具有高阻态和低阻态；且第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5和所述第十四忆阻器D6的初始状态均为低阻态，第九忆阻器D1和第十忆阻器D2的初始状态是根据译码待输入的信号进行相应地设置。
本发明还提供了一种基于上述的译码电路的操作方法，包括下述步骤：
(1)通过在所述第十忆阻器D2的第一端施加电压Vcond-，在所述第十一忆阻器D3的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6的第一端均施加0V电压来实现对第十忆阻器D2和所述第十一忆阻器D3的非实质蕴涵操作；
(2)通过在所述第九忆阻器D1的第一端施加电压Vcond-，在所述第十三忆阻器D5的第一端施加电压Vcond+，且在所述第十忆阻器D2、第十一忆阻器D3、第十二忆阻器D4和第十四忆阻器D6的第一端均施加0V电压来实现对第九忆阻器D1和所述第十三忆阻器D5的非实质蕴涵操作；
(3)通过在所述第十一忆阻器D3的第一端施加电压Vcond-，在所述第十四忆阻器D6的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十忆阻器D2、第十二忆阻器D4和第十三忆阻器D5的第一端均施加0V电压来实现对第十一忆阻器D3和所述第十四忆阻器D6的非实质蕴涵操作；
(4)通过在所述第十三忆阻器D5的第一端施加电压Vcond-，在所述第十二忆阻器D4的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3和第十四忆阻器D6的第一端均施加0V电压来实现对第十三忆阻器D5和所述第十二忆阻器D4的非实质蕴涵操作；
(5)通过在所述第十三忆阻器D5的第一端施加电压Vcond-，在所述第十四忆阻器D6的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3和第十二忆阻器D4的第一端均施加0V电压来实现对第十三忆阻器D5和所述第十四忆阻器D6的非实质蕴涵操作；
(6)通过在所述第十一忆阻器D3的第一端施加电压Vcond-，在所述第十三忆阻器D5的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十忆阻器D2、第十二忆阻器D4和第十四忆阻器D6的第一端均施加0V电压来实现对第十一忆阻器D3和所述第十三忆阻器D5的非实质蕴涵操作；
(7)通过在所述第九忆阻器D1的第一端施加电压Vcond-，在所述第十一忆阻器D3的第一端施加电压Vcond+，且在所述第十忆阻器D2、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6的第一端均施加0V电压来实现对第九忆阻器D1和所述第十一忆阻器D3的非实质蕴涵操作；
(8)给通过在所述第十忆阻器D2的第一端施加电压Vcond-，在所述第十二忆阻器D4的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十一忆阻器D3、第十三忆阻器D5和第十四忆阻器D6的第一端均施加0V电压来实现对第十忆阻器D2和所述第十二忆阻器D4的非实质蕴涵操作。
其中，Von＜Vcond-＜0；0＜Vcond+＜Voff；其中，Von为第一阈值电压，Voff为第二阈值电压；当外加电压小于第一阈值电压Von时，忆阻器的阻值会从高阻值状态(阻值记为Roff)切换至低阻值状态(阻值记为Ron)；当外加电压大于第二阈值电压Voff时，忆阻器的阻值会从低阻值状态(阻值记为Ron)切换至高阻值状态(阻值记为Roff)；外加电压处于第一阈值电压Von和第二阈值电压Voff之间时，则忆阻器的阻值保持不变。
本发明还提供了一种基于忆阻非实质蕴涵逻辑的交叉阵列电路，包括：由n条水平纳米线和m条垂直纳米线构成的交叉阵列，以及n*m个忆阻器；n*m个忆阻器分别设置在所述交叉阵列的交叉点处；其中n和m均为大于等于2的整数；n和m的大小可以根据实际需要自行选定。
在本发明实施例中，编码电路则是根据实际需要在交叉阵列电路中选定某一行或者某一列中的八个忆阻器处于工作状态，这八个忆阻器如上述，每个忆阻器的第一端分别用于接收外部的输入电压，而每个忆阻器的第二端则均与所述第一分压电阻RG的一端相连，第一分压电阻RG的另一端接地。类似地译码电路也是根据实际需要在交叉阵列电路中选定某一行或者某一列中的六个忆阻器处于工作状态，这六个忆阻器如上述，每个忆阻器的第一端分别用于接收外部的输入电压，而每个忆阻器的第二端则均与所述第二分压电阻RH的一端相连，第二分压电阻RH的另一端接地。因此，通过外接的行选通电路和列选通电路来选择任意一行或者任意一列处于工作状态；然后对这些选中的八个忆阻器按照上述操作方法中的每步操作步骤所应施加的外部电压，来对这些忆阻器做相应的状态改变从而实现编码的功能；或者对这些选择的六个忆阻器按照上述的操作方法中的每步操作步骤所应施加的外部电压，来对这些忆阻器做相应的状态改变从而实现译码的功能；
在本发明实施例中，因为非实质蕴涵逻辑操作中的忆阻器不存在“阻值切换不完全”的缺陷，即当忆阻器的阻值从高阻态切换至低阻态时，其阻值能够达到最小值，而不是接近最小值，因此该忆阻器可以参与下一次的非实质蕴涵操作；而对于其他的逻辑中忆阻阻值不能达到最小值而只是接近最小值时，当该忆阻器参与下一次逻辑操作后，其忆阻阻值将更加偏离最小值，因此若该忆阻器参与多次逻辑操作后，阻值将逐步形成一个积累过程，偏离到一定程度后将不再是最小值，反而接近最大值的范围，此时该逻辑操作将失效；因此当利用非实质蕴涵操作实现编码和译码的功能后，其中存储了编码和译码结果的忆阻器单元可以实现级联操作，即一次编码操作或者译码操作中存储操作结果的忆阻器单元可以参与下一次编码或者译码操作，即该忆阻器单元可以将其存储的结果作为下一次编码操作或者译码操作的某一输入单元，从而参与下一次编码或者译码功能的实现，进而实现多次编码或者译码功能，便于解决实际生产过程中下一次操作的实现对上一次操作结果的依赖性问题。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，由于忆阻器自身良好的性能和基于忆阻器的非实质蕴涵逻辑运算的特性，该基于忆阻器非实质蕴涵逻辑的编码电路和译码电路交叉阵列设计方法能够取得下列组合逻辑电路交叉阵列设计的优良效果：
(1)本发明的基于忆阻器非实质蕴涵逻辑的编码电路和译码电路，相较于传统的编码电路和译码电路而言，不再需要借助于MOS管，并且本发明还是一种纯忆阻器的实现方式，整体电路结构更加简单，功耗更低，体积更小。
(2)本发明的基于忆阻器非实质蕴涵逻辑的编码电路和译码电路的数据存储状态均为忆阻器阻值的高低阻态，不再受到外界环境输入噪声的影响，并且忆阻器具有良好的非易失性，其阻值高低阻态的数据存储形式更加稳定，同时由于忆阻器具备将存储和运算相结合的优势，使得其符合新型计算机体系架构的要求。
(3)本发明的基于忆阻器的编码和译码电路是由基本的非实质蕴涵逻辑电路实现，能够避免实质蕴涵逻辑电路的忆阻阻值切换不完全的缺陷，便于忆阻器单元的级联操作，实现忆阻器单元的复用功能，并且操作步骤简单，所需的忆阻器个数较少。
(4)本发明的基于忆阻器非实质蕴涵逻辑的编码电路和译码电路，能够扩展成交叉阵列形式，具有很好的可扩展性；同时在扩展成交叉阵列操作之后，提高了传统组合逻辑电路操作的灵活性，节省了空间，提高了操作单元的利用率。
附图说明
图1为忆阻器VTEAM模型的伏安特性曲线仿真图；
图2为本发明实施例提供的基于忆阻器非实质蕴涵逻辑的编码电路的电路原理图；
图3为本发明实施例提供的基于忆阻器非实质蕴涵逻辑的译码电路的电路原理图；
图4为本发明提供的基于忆阻器非实质蕴涵逻辑的编码和译码的交叉阵列电路。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明及上述附图中的术语“第一”、“第二”等(如果存在)是区别类似的对象，而不必用于描述特定的顺序或先后次序，但是某个对象的外部施加电压需要与该特定的对象相一致。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明利用忆阻器纳米级尺寸的特点，并且其材料性能稳定、功耗较低、体积较小以及具有良好的非易失性，而且其读写存储速度较快，还能与MOS管相互良好兼容等特点，扩展了编码电路的实现方法，避免了传统的基于忆阻器的编码电路对MOS管的依赖性；同时借助忆阻器非实质蕴涵逻辑的“非-与”式特点，使得该逻辑能够保证忆阻器阻值在切换过程中的彻底性与完全性，从而实现编码电路的新型实现方式；同时该非实质蕴涵逻辑中只涉及忆阻器器件，故而可以得到编码电路的纯忆阻实现方式，使得其器件体积更小、功耗更低。
本发明提供了一种基于忆阻器非实质蕴涵逻辑的编码电路，包括第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5、第六忆阻器E6、第七忆阻器E7、第八忆阻器E8和第一分压电阻RG；所述第一忆阻器E1的第一端、所述第二忆阻器E2的第一端、所述第三忆阻器E3的第一端、所述第四忆阻器E4的第一端、所述第五忆阻器E5的第一端、所述第六忆阻器E6的第一端、所述第七忆阻器E7的第一端和所述第八忆阻器E8的第一端分别用于接收外部的输入电压；所述第一忆阻器E1的第二端、所述第二忆阻器E2的第二端、所述第三忆阻器E3的第二端、所述第四忆阻器E4的第二端、所述第五忆阻器E5的第二端、所述第六忆阻器E6的第二端、所述第七忆阻器E7的第二端和所述第八忆阻器E8的第二端均与第一分压电阻RG的一端相连，第一分压电阻RG的另一端接地。
其中，第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8均具有高阻态与低阻态；且上述第五忆阻器E5、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的初始状态均为低阻态，第一忆阻器E1、第二忆阻器E2、第三忆阻器E3和第四忆阻器E4的初始状态由外界输入决定。
基于忆阻器非实质蕴涵逻辑的编码电路的操作过程为：第一步给第二忆阻器E2的第一端施加外部电压Vcond-(Von＜Vcond-＜0)，给所述第五忆阻器E5的第一端施加外部电压Vcond+(0＜Vcond+＜Voff)，且给所述第一忆阻器E1、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的第一端均施加0V外部电压来实现对第二忆阻器E2和第五忆阻器E5进行非实质蕴涵操作；第二步给所述第三忆阻器E3的第一端施加外部电压Vcond-，给所述第六忆阻器E6的第一端施加外部电压Vcond+，且给所述第一忆阻器E1、第二忆阻器E2、第四忆阻器E4、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的第一端均施加0V外部电压来实现对第三忆阻器E3和第六忆阻器E6进行非实质蕴涵操作；第三步给所述第四忆阻器E4施加外部电压Vcond-，给所述第五忆阻器E5施加外部电压Vcond+，且给所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的第一端均施加0V外部电压来实现对第四忆阻器E4和第五忆阻器E5进行非实质蕴涵操作；第四步给所述第四忆阻器E4施加外部电压Vcond-，给所述第六忆阻器E6施加外部电压Vcond+，且给所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的第一端均施加0V外部电压来实现对第四忆阻器E4和第六忆阻器E6进行非实质蕴涵操作；第五步给所述第五忆阻器E5施加外部电压Vcond-，给所述第七忆阻器E7施加外部电压Vcond+，且给所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6和第八忆阻器E8的第一端均施加0V外部电压来实现对第五忆阻器E5和所述第七忆阻器E7进行非实质蕴涵操作；第六步给所述第六忆阻器E6施加外部电压Vcond-，给所述第八忆阻器E8施加外部电压Vcond+，且给所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5和第七忆阻器E7的第一端均施加0V外部电压来实现对第六忆阻器E6和所述第八忆阻器E8进行非实质蕴涵操作。
本发明基于忆阻器非实质蕴涵逻辑的通用性及组合逻辑电路逻辑表达式等特点，利用编码电路和译码电路的功能相反的特性，还提供了一种基于忆阻器非实质蕴涵逻辑的译码电路结构。旨在解决现有技术中由于摩尔定律表明的晶体管器件性能等瓶颈问题，导致传统依靠晶体管器件实现的译码电路的发展随着时间的推移，性能越来越不稳定，器件功能无法实现的问题。这种电路结构利用忆阻器纳米级尺寸的特点，并且其材料性能稳定、功耗较低、体积较小以及具有良好的非易失性，而且其读写存储速度较快，还能与MOS管相互良好兼容等特点，扩展了译码电路的实现方法，避免了传统的基于忆阻器的译码电路对MOS管的依赖性；同时借助忆阻器非实质蕴涵逻辑的“非-与”式特点，使得该逻辑能够保证忆阻器阻值在切换过程中的彻底性与完全性，从而实现译码电路的新型实现方式；同时该非实质蕴涵逻辑中只涉及忆阻器器件，故而可以得到译码电路的纯忆阻实现方式，使得其器件体积更小、功耗更低。
本发明提供的基于忆阻器非实质蕴涵逻辑的译码电路，包括第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5、第十四忆阻器D6和第二分压电阻RH；所述的第九忆阻器D1的第一端、所述第十忆阻器D2的第一端、所述第十一忆阻器D3的第一端、所述第十二忆阻器D4的第一端、所述第十三忆阻器D5的第一端和所述第十四忆阻器D6的第一端分别用于接收外部的输入电压；所述第九忆阻器D1的第二端、所述第十忆阻器D2的第二端、所述第十一忆阻器D3的第二端、所述第十二忆阻器D4的第二端、所述第十三忆阻器D5的第二端和所述第十四忆阻器D6的第二端均与所述第一分压电阻RH的一端相连，第一分压电阻RH的另一端接地。
其中，第九忆阻器D1、所述第十忆阻器D2、所述第十一忆阻器D3、所述第十二忆阻器D4、所述第十三忆阻器D5和所述第十四忆阻器D6均具有高阻态和低阻态；且上述第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5和所述第十四忆阻器D6的初始状态均为低阻态，第九忆阻器D1和第十忆阻器D2的初始状态由外界输入决定。
其中，基于忆阻器非实质蕴涵逻辑的译码电路的操作过程为：第一步给所述第十忆阻器D2施加外部电压Vcond-，给所述第十一忆阻器D3施加外部电压Vcond+，且给所述第九忆阻器D1、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6的第一端均施加0V外部电压来实现对第十忆阻器D2和所述第十一忆阻器D3进行非实质蕴涵操作；第二步给所述第九忆阻器D1施加外部电压Vcond-，给所述第十三忆阻器D5施加外部电压Vcond+，且给所述第十忆阻器D2、第十一忆阻器D3、第十二忆阻器D4和第十四忆阻器D6的第一端均施加0V外部电压来实现对第九忆阻器D1和所述第十三忆阻器D5进行非实质蕴涵操作；第三步给所述第十一忆阻器D3施加外部电压Vcond-，给所述第十四忆阻器D6施加外部电压Vcond+，且给所述第九忆阻器D1、第十忆阻器D2、第十二忆阻器D4和第十三忆阻器D5的第一端均施加0V外部电压来实现对第十一忆阻器D3和所述第十四忆阻器D6进行非实质蕴涵操作；第四步给所述第十三忆阻器D5施加外部电压Vcond-，给所述第十二忆阻器D4施加外部电压Vcond+，且给所述第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3和第十四忆阻器D6的第一端均施加0V外部电压来实现对第十三忆阻器D5和所述第十二忆阻器D4进行非实质蕴涵操作；第五步给所述第十三忆阻器D5施加外部电压Vcond-，给所述第十四忆阻器D6施加外部电压Vcond+，且给所述第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3和第十二忆阻器D4的第一端均施加0V外部电压来实现对第十三忆阻器D5和所述第十四忆阻器D6进行非实质蕴涵操作；第六步给所述第十一忆阻器D3施加外部电压Vcond-，给所述第十三忆阻器D5施加外部电压Vcond+，且给所述第九忆阻器D1、第十忆阻器D2、第十二忆阻器D4和第十四忆阻器D6的第一端均施加0V外部电压来实现对第十一忆阻器D3和所述第十三忆阻器D5进行非实质蕴涵操作；第七步给所述第九忆阻器D1施加外部电压Vcond-，给所述第十一忆阻器D3施加外部电压Vcond+，且给所述第十忆阻器D2、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6的第一端均施加0V外部电压来实现对第九忆阻器D1和所述第十一忆阻器D3进行非实质蕴涵操作；第八步给所述第十忆阻器D2施加外部电压Vcond-，给所述第十二忆阻器D4施加外部电压Vcond+，且给所述第九忆阻器D1、第十一忆阻器D3、第十三忆阻器D5和第十四忆阻器D6的第一端均施加0V外部电压来实现对第十忆阻器D2和所述第十二忆阻器D4进行非实质蕴涵操作。
本发明还提供了一种基于所述编码电路和译码电路的交叉阵列电路设计，在大规模交叉阵列中，可以通过外接的行选通电路和列选通电路来选择任意一行或者任意一列处于工作状态。通过外加的列电压或者行电压的控制来选择需要参与操作的忆阻器单元，并且完成相应地编码操作和译码操作。
在上述基于忆阻非实质蕴涵逻辑的编码和译码的交叉阵列电路中，当利用非实质蕴涵操作实现编码和译码的功能后，其中存储了编码和译码结果的忆阻器单元可以实现级联操作，即该忆阻器单元可以是下一次编码和译码操作中的某一输入单元，从而参与下一次功能的实现。
在介绍本发明的技术方案之前，首先介绍本发明所使用的忆阻器的一些特性，本发明中所述忆阻器的模型为电压阈值VTEAM模型，该模型参数如下所示：kon＝-8000m/sec、koff＝0.0403m/sec、Von＝-0.53volt、Voff＝0.5volt、Vcond+＝0.6V、Vcond-＝-0.3V、ωon＝0、ωoff＝10nm、αon＝3、αoff＝1、Ron＝0.1KΩ、Roff＝0.1KΩ。
图1为忆阻器VTEAM模型实验仿真伏安特性曲线图，从图1中可以看出，该模型具有两个阈值电压-第一阈值电压(记为Von)和第二阈值电压(记为Voff)；当外加电压小于第一阈值电压Von时，忆阻器的阻值会从高阻值状态(阻值记为Roff)切换至低阻值状态(阻值记为Ron)；当外加电压大于第二阈值电压Voff时，忆阻器的阻值会从低阻值状态(阻值记为Ron)切换至高阻值状态(阻值记为Roff)；外加电压处于第一阈值电压Von和第二阈值电压Voff之间时，则忆阻器的阻值保持不变。当忆阻器处于高阻值状态时，只有正向偏置会使得它的状态由高阻态变为低阻态，反向偏置或是无电压偏置，都不会使得它的状态发生变化；当忆阻器处于低阻状态时，只有反向偏置会使得它的状态由低阻态变为高阻态，正向偏置或是无电压偏置，都不会使得它的状态发生变化。
下面结合附图以及实施例对本发明进行详细说明。
如图2所示，其为单个基于忆阻器非实质蕴涵逻辑的4线-2线编码电路图；包括第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5、第六忆阻器E6、第七忆阻器E7、第八忆阻器E8和第一分压电阻RG。其中第一忆阻器E1的负极、第二忆阻器E2的负极、第三忆阻器E3的负极、第四忆阻器E4的负极、第五忆阻器E5的负极、第六忆阻器E6的负极、第七忆阻器E7的负极和第八忆阻器E8的负极分别用于接收外部的输入电压；第一忆阻器E1的正极、第二忆阻器E2的正极、第三忆阻器E3的正极、第四忆阻器E4的正极、第五忆阻器E5的正极、第六忆阻器E6的正极、第七忆阻器E7的正极和第八忆阻器E8的正极均与所述第一分压电阻RG的一端相连，第一分压电阻RG的另一端接地。并且第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8均具有高阻态与低阻态；第一忆阻器E1、第二忆阻器E2、第三忆阻器E3和第四忆阻器E4的初始状态是根据编码待输入的信号进行相应地设置；第五忆阻器E5、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的初始状态均为低阻态。通过对每个忆阻器外加电压的控制来实现相应忆阻器单元的非实质蕴涵逻辑操作，当经过多步非实质蕴涵逻辑操作后，可以在输出单元(第七忆阻器E7和第八忆阻器E8)上检测到正确的编码结果。
为了更清晰地说明基于忆阻器非实质蕴涵逻辑的4线-2线编码电路的工作原理，下面详细阐述其逻辑操作过程和实现结果。
首先，根据4线-2线编码电路的工作原理，现规定本发明的设计电路中，忆阻器的低阻值状态为有效输入，通过与传统编码电路的比较可得到其编码表如下表一所示。
Figure GDA0002422892070000171
表一
由上述编码表可以得到该4线-2线编码电路的输出表达式如下所示：
Figure GDA0002422892070000172
Figure GDA0002422892070000173
对上述表达式进行相应的推导，可将其结构进行简化，从而实现本发明的基于忆阻器非实质蕴涵逻辑的4线-2线编码电路。如图2所示，该编码电路具有4个充当输入单元的忆阻器(第一忆阻器E1、第二忆阻器E2、第三忆阻器E3和第四忆阻器E4)和2个充当输出单元的忆阻器(第七忆阻器E7和第八忆阻器E8)，还需要2个外加的辅助忆阻器(第五忆阻器E5和第六忆阻器E6)和外接第一分压电阻RG，并且将辅助忆阻器(第五忆阻器E5和第六忆阻器E6)和输出单元忆阻器(第七忆阻器E7和第八忆阻器E8)均初始化为低阻值状态。
由上述分析过程，可以得到本发明的具体操作步骤如下所示：
步骤一：通过给所述第二忆阻器E2的负极施加外部电压Vcond-，给所述第五忆阻器E5的负极施加外部电压Vcond+，且给所述第一忆阻器E1、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的负极均施加0V外部电压来实现对第二忆阻器E2和第五忆阻器E5进行非实质蕴涵操作；得到
Figure GDA0002422892070000174
在该逻辑表达式中，“NIMP”表示“非实质蕴涵”逻辑，“E2”表示忆阻器E2的当前二进制逻辑值，“E5”表示忆阻器E5的当前二进制逻辑值，“E5′”表示经过一次“非实质蕴涵”逻辑操作运算之后得到的忆阻器E5的二进制逻辑值，下面的符号含义类似，就不再重复表述。
步骤二：通过给所述第三忆阻器E3的负极施加外部电压Vcond-，给所述第六忆阻器E6的负极施加外部电压Vcond+，且给所述第一忆阻器E1、第二忆阻器E2、第四忆阻器E4、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的负极均施加0V外部电压来实现对第三忆阻器E3和第六忆阻器E6进行非实质蕴涵操作，得到
Figure GDA0002422892070000181
步骤三：通过给所述第四忆阻器E4的负极施加外部电压Vcond-，给所述第五忆阻器E5的负极施加外部电压Vcond+，且给所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的负极均施加0V外部电压来实现对第四忆阻器E4和第五忆阻器E5进行非实质蕴涵操作，得到
Figure GDA0002422892070000182
步骤四：通过给所述第四忆阻器E4的负极施加外部电压Vcond-，给所述第六忆阻器E6的负极施加外部电压Vcond+，且给所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的负极均施加0V外部电压来实现对第四忆阻器E4和第六忆阻器E6进行非实质蕴涵操作，得到
Figure GDA0002422892070000183
步骤五：通过给所述第五忆阻器E5的负极施加外部电压Vcond-，给所述第七忆阻器E7的负极施加外部电压Vcond+，且给所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6和第八忆阻器E8的负极均施加0V外部电压来实现对第五忆阻器E5和所述第七忆阻器E7进行非实质蕴涵操作，得到
Figure GDA0002422892070000184
步骤六：通过给所述第六忆阻器E6的负极施加外部电压Vcond-，给所述第八忆阻器E8的负极施加外部电压Vcond+，且给所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5和第七忆阻器E7的负极均施加0V外部电压来实现对第六忆阻器E6和所述第八忆阻器E8进行非实质蕴涵操作，得到
Figure GDA0002422892070000191
如图3所示，其为单个基于忆阻器非实质蕴涵逻辑的2线-4线译码电路图；包括第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5、第十四忆阻器D6和第二分压电阻RH。其中所述第九忆阻器D1的负极、所述第十忆阻器D2的负极、所述第十一忆阻器D3的负极、所述第十二忆阻器D4的负极、所述第十三忆阻器D5的负极和所述第十四忆阻器D6的负极分别用于接收外部的输入电压；所述第九忆阻器D1的正极、所述第十忆阻器D2的正极、所述第十一忆阻器D3的正极、所述第十二忆阻器D4的正极、所述第十三忆阻器D5的正极和所述第十四忆阻器D6的正极均与所述第一分压电阻RH的一端相连，第一分压电阻RH的另一端接地。并且所述第九忆阻器D1、所述第十忆阻器D2、所述第十一忆阻器D3、所述第十二忆阻器D4、所述第十三忆阻器D5和所述第十四忆阻器D6均具有高阻态和低阻态；第九忆阻器D1和第十忆阻器D2的初始状态是根据译码待输入的信号进行相应地设置，第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5和所述第十四忆阻器D6的初始状态均为低阻态。通过对每个忆阻器外加电压的控制来实现相应忆阻器单元的非实质蕴涵逻辑操作，当经过多步非实质蕴涵逻辑操作后，可以在输出单元上检测到正确的译码结果。
为了更清晰地说明基于忆阻器非实质蕴涵逻辑的2线-4线译码电路的工作原理，下面仔细阐述其逻辑操作过程和实现结果。
首先，根据2线-4线译码电路的工作原理，现规定本发明的设计电路中，忆阻器的低阻值状态为有效输入，通过与传统译码电路的比较可得到其译码表如下表二所示。
Figure GDA0002422892070000201
表二
由上述译码表可以得到该2线-4线译码电路的输出表达式如下所示：
Figure GDA0002422892070000202
Figure GDA0002422892070000203
Figure GDA0002422892070000204
D6＝D2·D1
对上述表达式进行相应的推导，可将其结构进行简化，从而实现本发明的基于忆阻器非实质蕴涵逻辑的2线-4线译码电路。如图2所示，该译码电路具有2个充当输入单元的忆阻器(第九忆阻器D1和第十忆阻器D2)和4个充当输出单元的忆阻器(第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6)，以及外接第二分压电阻RH，该结构不需要辅助忆阻，并且将输出单元忆阻器(第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6)均初始化为低阻值状态。
由上述分析过程，可以得到本发明设计的具体操作步骤如下所示：
步骤一：通过给所述第十忆阻器D2的负极施加外部电压Vcond-，给所述第十一忆阻器D3的负极施加外部电压Vcond+，且给所述第九忆阻器D1、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6的负极均施加0V外部电压来实现对第十忆阻器D2和所述第十一忆阻器D3进行非实质蕴涵操作，得到
Figure GDA0002422892070000205
步骤二：通过给所述第九忆阻器D1的负极施加外部电压Vcond-，给所述第十三忆阻器D5的负极施加外部电压Vcond+，且给所述第十忆阻器D2、第十一忆阻器D3、第十二忆阻器D4和第十四忆阻器D6的负极均施加0V外部电压来实现对第九忆阻器D1和所述第十三忆阻器D5进行非实质蕴涵操作，得到
Figure GDA0002422892070000211
步骤三：通过给所述第十一忆阻器D3的负极施加外部电压Vcond-，给所述第十四忆阻器D6的负极施加外部电压Vcond+，且给所述第九忆阻器D1、第十忆阻器D2、第十二忆阻器D4和第十三忆阻器D5的负极均施加0V外部电压来实现对第十一忆阻器D3和所述第十四忆阻器D6进行非实质蕴涵操作，得到
Figure GDA0002422892070000212
步骤四：通过给所述第十三忆阻器D5的负极施加外部电压Vcond-，给所述第十二忆阻器D4的负极施加外部电压Vcond+，且给所述第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3和第十四忆阻器D6的负极均施加0V外部电压来实现对第十三忆阻器D5和所述第十二忆阻器D4进行非实质蕴涵操作，得到
Figure GDA0002422892070000213
步骤五：通过给所述第十三忆阻器D5的负极施加外部电压Vcond-，给所述第十四忆阻器D6的负极施加外部电压Vcond+，且给所述第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3和第十二忆阻器D4的负极均施加0V外部电压来实现对第十三忆阻器D5和所述第十四忆阻器D6进行非实质蕴涵操作，得到
Figure GDA0002422892070000214
步骤六：通过给所述第十三忆阻器D5的负极施加外部电压Vcond-，给所述第十四忆阻器D6的负极施加外部电压Vcond+，且给所述第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3和第十二忆阻器D4的负极均施加0V外部电压来实现对第十三忆阻器D5和所述第十四忆阻器D6进行非实质蕴涵操作，得到
Figure GDA0002422892070000215
步骤七：通过给所述第九忆阻器D1的负极施加外部电压Vcond-，给所述第十一忆阻器D3的负极施加外部电压Vcond+，且给所述第十忆阻器D2、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6的负极均施加0V外部电压来实现对第九忆阻器D1和所述第十一忆阻器D3进行非实质蕴涵操作，得到
Figure GDA0002422892070000221
步骤八：通过给所述第十忆阻器D2的负极施加外部电压Vcond-，给所述第十二忆阻器D4的负极施加外部电压Vcond+，且给所述第九忆阻器D1、第十一忆阻器D3、第十三忆阻器D5和第十四忆阻器D6的负极均施加0V外部电压来实现对第十忆阻器D2和所述第十二忆阻器D4进行非实质蕴涵操作，得到
Figure GDA0002422892070000222
如图4所示，其为基于忆阻非实质蕴涵逻辑的编码和译码的交叉阵列电路。通过对单个基于忆阻器非实质蕴涵逻辑的编码电路和译码电路的设计和分析，可将其扩展至交叉阵列结构。在图4中的交叉阵列中，其阵列的大小为n*n，其中n可以根据用户需要自行设置其大小，但是必须满足n≥8。外接的行选通电路和列选通电路可以决定哪一行或者哪一列将被选为处于工作状态(注意这里的选取原则是，必须由行选通电路选通某一行参与操作，或者由列选通电路选通某一列参与操作，除此之外的选取情形，将会在交叉阵列中形成不必要的通路，导致交叉阵列中漏电流的出现，从而对操作结果的读取带来一定的困难)。类似于计算机的地址选择机制，通过设定行选通电路和列选通电路，可以得到所需的目标单元。通过外加的列电压或者行电压的控制来选择需要参与操作的忆阻器单元，并且完成相应地编码操作和译码操作。
例如，当行选通电路选定第一行处于被激活状态，列选通电路选定第一列至第八列处于被激活状态的时候，这就表明，图4上方的虚线框内的八个忆阻器单元均被选中为处于工作状态。然后，在列电压控制单元的设置下，交叉阵列中被选中的八个忆阻器将能够进行非实质蕴涵逻辑操作，如上面示例中介绍的单个4线-2线编码电路的操作过程所示，在经过六步非实质蕴涵逻辑操作之后，能够在由第七忆阻器E7和第八忆阻器E8表示的数据输出端中得到输出结果。并且存储了最终计算结果的忆阻器还可以作为下一次操作过程中一个独立的运算单元，即可实现逻辑运算之间的“级联”。
其次，当行选通电路选定第四行处于被激活状态，列选通电路选定第一列至第六列处于被激活状态的时候，这就表明，图4下方的虚线框内的六个忆阻器单元均被选中为处于工作状态。然后，在列电压控制单元的设置下，交叉阵列中被选中的六个忆阻器将能够进行非实质蕴涵逻辑操作，如上面示例中介绍的单个2线-4线译码电路的操作过程所示，在经过八步非实质蕴涵逻辑操作之后，能够在由第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6表示四位数据输出端中得到输出结果。并且存储了最终计算结果的忆阻器还可以作为下一次操作过程中一个独立的运算单元，即可以实现逻辑运算之间的“级联”。
借助于该编码电路和译码电路的交叉阵列结构，可以选择实际需要的任意单元来完成本发明的设计，从而使大规模编码和译码的操作成为可能，并且实际生产过程中的操作效率可以大幅度提升，同时所需的芯片体积相较于传统的结构而言要小很多。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种基于忆阻器非实质蕴涵逻辑的编码电路的操作方法，其特征在于，包括下述步骤：
(1)通过在所述编码电路的第二忆阻器E2的第一端施加电压Vcond-，在所述编码电路的第五忆阻器E5的第一端施加电压Vcond+，且在所述编码电路的第一忆阻器E1、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第二忆阻器E2和第五忆阻器E5的非实质蕴涵操作；
(2)通过在所述第三忆阻器E3的第一端施加电压Vcond-，在所述第六忆阻器E6的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第四忆阻器E4、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第三忆阻器E3和第六忆阻器E6的非实质蕴涵操作；
(3)通过在所述第四忆阻器E4的第一端施加电压Vcond-，在所述第五忆阻器E5的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第四忆阻器E4和第五忆阻器E5的非实质蕴涵操作；
(4)通过在所述第四忆阻器E4的第一端施加电压Vcond-，在所述第六忆阻器E6的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第五忆阻器E5、第七忆阻器E7和第八忆阻器E8的第一端均施加0V电压来实现对第四忆阻器E4和第六忆阻器E6的非实质蕴涵操作；
(5)通过在所述第五忆阻器E5的第一端施加电压Vcond-，在所述第七忆阻器E7的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第六忆阻器E6和第八忆阻器E8的第一端均施加0V电压来实现对第五忆阻器E5和所述第七忆阻器E7的非实质蕴涵操作；
(6)通过在所述第六忆阻器E6的第一端施加电压Vcond-，在所述第八忆阻器E8的第一端施加电压Vcond+，且在所述第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5和第七忆阻器E7的第一端均施加0V电压来实现对第六忆阻器E6和所述第八忆阻器E8的非实质蕴涵操作；
其中，所述编码电路，包括：第一忆阻器E1、第二忆阻器E2、第三忆阻器E3、第四忆阻器E4、第五忆阻器E5、第六忆阻器E6、第七忆阻器E7、第八忆阻器E8和第一分压电阻RG；
所述第一忆阻器E1的第一端、所述第二忆阻器E2的第一端、所述第三忆阻器E3的第一端、所述第四忆阻器E4的第一端、所述第五忆阻器E5的第一端、所述第六忆阻器E6的第一端、所述第七忆阻器E7的第一端和所述第八忆阻器E8的第一端分别用于接收外部的输入电压；
所述第一忆阻器E1的第二端、所述第二忆阻器E2的第二端、所述第三忆阻器E3的第二端、所述第四忆阻器E4的第二端、所述第五忆阻器E5的第二端、所述第六忆阻器E6的第二端、所述第七忆阻器E7的第二端和所述第八忆阻器E8的第二端均与所述第一分压电阻RG的一端相连，第一分压电阻RG的另一端接地；
所述第一忆阻器E1、所述第二忆阻器E2、所述第三忆阻器E3、所述第四忆阻器E4、所述第五忆阻器E5、所述第六忆阻器E6、所述第七忆阻器E7和所述第八忆阻器E8均具有高阻态与低阻态；且第五忆阻器E5、第六忆阻器E6、第七忆阻器E7和第八忆阻器E8的初始状态均为低阻态，第一忆阻器E1、第二忆阻器E2、第三忆阻器E3和第四忆阻器E4的初始状态是根据编码待输入的信号进行相应地设置。
2.如权利要求1所述的操作方法，其特征在于，Von＜Vcond-＜0；0＜Vcond+＜Voff；其中，Von为第一阈值电压，Voff为第二阈值电压。
3.一种基于忆阻器非实质蕴涵逻辑的译码电路的操作方法，其特征在于，包括下述步骤：
(1)通过在所述译码电路的第十忆阻器D2的第一端施加电压Vcond-，在所述译码电路的第十一忆阻器D3的第一端施加电压Vcond+，且在所述译码电路的第九忆阻器D1、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6的第一端均施加0V电压来实现对第十忆阻器D2和所述第十一忆阻器D3的非实质蕴涵操作；
(2)通过在所述第九忆阻器D1的第一端施加电压Vcond-，在所述第十三忆阻器D5的第一端施加电压Vcond+，且在所述第十忆阻器D2、第十一忆阻器D3、第十二忆阻器D4和第十四忆阻器D6的第一端均施加0V电压来实现对第九忆阻器D1和所述第十三忆阻器D5的非实质蕴涵操作；
(3)通过在所述第十一忆阻器D3的第一端施加电压Vcond-，在所述第十四忆阻器D6的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十忆阻器D2、第十二忆阻器D4和第十三忆阻器D5的第一端均施加0V电压来实现对第十一忆阻器D3和所述第十四忆阻器D6的非实质蕴涵操作；
(4)通过在所述第十三忆阻器D5的第一端施加电压Vcond-，在所述第十二忆阻器D4的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3和第十四忆阻器D6的第一端均施加0V电压来实现对第十三忆阻器D5和所述第十二忆阻器D4的非实质蕴涵操作；
(5)通过在所述第十三忆阻器D5的第一端施加电压Vcond-，在所述第十四忆阻器D6的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3和第十二忆阻器D4的第一端均施加0V电压来实现对第十三忆阻器D5和所述第十四忆阻器D6的非实质蕴涵操作；
(6)通过在所述第十一忆阻器D3的第一端施加电压Vcond-，在所述第十三忆阻器D5的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十忆阻器D2、第十二忆阻器D4和第十四忆阻器D6的第一端均施加0V电压来实现对第十一忆阻器D3和所述第十三忆阻器D5的非实质蕴涵操作；
(7)通过在所述第九忆阻器D1的第一端施加电压Vcond-，在所述第十一忆阻器D3的第一端施加电压Vcond+，且在所述第十忆阻器D2、第十二忆阻器D4、第十三忆阻器D5和第十四忆阻器D6的第一端均施加0V电压来实现对第九忆阻器D1和所述第十一忆阻器D3的非实质蕴涵操作；
(8)给通过在所述第十忆阻器D2的第一端施加电压Vcond-，在所述第十二忆阻器D4的第一端施加电压Vcond+，且在所述第九忆阻器D1、第十一忆阻器D3、第十三忆阻器D5和第十四忆阻器D6的第一端均施加0V电压来实现对第十忆阻器D2和所述第十二忆阻器D4的非实质蕴涵操作；
其中，所述译码电路，包括：第九忆阻器D1、第十忆阻器D2、第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5、第十四忆阻器D6和第二分压电阻RH；
所述第九忆阻器D1的第一端、所述第十忆阻器D2的第一端、所述第十一忆阻器D3的第一端、所述第十二忆阻器D4的第一端、所述第十三忆阻器D5的第一端和所述第十四忆阻器D6的第一端分别用于接收外部的输入电压；
所述第九忆阻器D1的第二端、所述第十忆阻器D2的第二端、所述第十一忆阻器D3的第二端、所述第十二忆阻器D4的第二端、所述第十三忆阻器D5的第二端和所述第十四忆阻器D6的第二端均与所述第二分压电阻RH的一端相连，第二分压电阻RH的另一端接地；
所述第九忆阻器D1、所述第十忆阻器D2、所述第十一忆阻器D3、所述第十二忆阻器D4、所述第十三忆阻器D5和所述第十四忆阻器D6均具有高阻态和低阻态；且第十一忆阻器D3、第十二忆阻器D4、第十三忆阻器D5和所述第十四忆阻器D6的初始状态均为低阻态，第九忆阻器D1和第十忆阻器D2的初始状态是根据译码待输入的信号进行相应地设置。
4.如权利要求3所述的操作方法，其特征在于，Von＜Vcond-＜0；0＜Vcond+＜Voff；其中，Von为第一阈值电压，Voff为第二阈值电压。
CN201810633951.0A 2018-06-20 2018-06-20 基于忆阻器非实质蕴涵逻辑的编、译码电路的操作方法 Active CN108920788B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810633951.0A CN108920788B (zh) 2018-06-20 2018-06-20 基于忆阻器非实质蕴涵逻辑的编、译码电路的操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810633951.0A CN108920788B (zh) 2018-06-20 2018-06-20 基于忆阻器非实质蕴涵逻辑的编、译码电路的操作方法

Publications (2)

Publication Number Publication Date
CN108920788A CN108920788A (zh) 2018-11-30
CN108920788B true CN108920788B (zh) 2020-07-24

Family

ID=64419986

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810633951.0A Active CN108920788B (zh) 2018-06-20 2018-06-20 基于忆阻器非实质蕴涵逻辑的编、译码电路的操作方法

Country Status (1)

Country Link
CN (1) CN108920788B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110708058B (zh) * 2019-10-24 2023-05-30 大连东软信息学院 一种基于全自旋逻辑器件的2-4线译码器及其控制方法
CN113285710B (zh) * 2021-06-04 2023-01-20 广东工业大学 基于忆阻器交叉阵列的逻辑门电路及与非门、或非门实现方法
CN116610362B (zh) * 2023-04-27 2024-02-23 合芯科技(苏州)有限公司 一种处理器指令集译码方法、系统、设备和存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102542334A (zh) * 2012-01-14 2012-07-04 中国人民解放军国防科学技术大学 基于忆阻器的汉明网电路
CN105825885A (zh) * 2016-03-21 2016-08-03 华中科技大学 基于忆阻器的多值存储单元、读写电路及其操作方法
CN105976023A (zh) * 2016-04-29 2016-09-28 华中科技大学 一种基于忆阻器的情景记忆电路及其操作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102542334A (zh) * 2012-01-14 2012-07-04 中国人民解放军国防科学技术大学 基于忆阻器的汉明网电路
CN105825885A (zh) * 2016-03-21 2016-08-03 华中科技大学 基于忆阻器的多值存储单元、读写电路及其操作方法
CN105976023A (zh) * 2016-04-29 2016-09-28 华中科技大学 一种基于忆阻器的情景记忆电路及其操作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A Novel Design for Memristor-Based Multiplexer Via NOT-Material Implication;Xiaoping Wang等;《IEEE transactions on computer-aided design of integrated circuits and systems》;20170918;第37卷(第7期);1436-1440 *

Also Published As

Publication number Publication date
CN108920788A (zh) 2018-11-30

Similar Documents

Publication Publication Date Title
Manem et al. Design considerations for variation tolerant multilevel CMOS/Nano memristor memory
CN108920788B (zh) 基于忆阻器非实质蕴涵逻辑的编、译码电路的操作方法
CN109388853B (zh) 一种单双极混合高效忆阻逻辑电路及其控制方法
US20120155161A1 (en) Three-terminal ovonic threshold switch as a current driver in a phase change memory
CN110362291B (zh) 一种利用忆阻器进行非易失性复杂运算的方法
CN110111827B (zh) 一种基于多个单值阻变存储器的多值阻变结构
CN110827898B (zh) 一种基于忆阻器的电压-电阻式可逆逻辑电路及其操作方法
CN102347073B (zh) 非易失性可变电阻元件的电阻控制方法
US9899079B2 (en) Memory devices
CN110569962B (zh) 一种基于1t1r存储器阵列的卷积计算加速器及其操作方法
Zhang et al. The application of non-volatile look-up-table operations based on multilevel-cell of resistance switching random access memory
CN112562761B (zh) 三维存储器的控制方法、装置及存储介质
Mikawa et al. Neuromorphic computing based on Analog ReRAM as low power solution for edge application
KR101620247B1 (ko) 금속-절연체-금속 임계 스위치를 갖는 디코더 회로
DeSalvo et al. Emerging resistive memories for low power embedded applications and neuromorphic systems
JP2006351061A (ja) メモリ回路
CN116436455A (zh) 状态逻辑电路及电子设备
KR101307253B1 (ko) 저항변화기록소자의 정보기록방법, 저항변화기록소자의제조방법 및 이를 이용한 저항변화기록소자
Amer et al. A multi-driver write scheme for reliable and energy efficient 1S1R ReRAM crossbar arrays
US20160211018A1 (en) Memory cell dynamic grouping using write detection
CN115567052A (zh) 一种基于忆阻器的数据选择器电路及数据选择方法
CN112071346B (zh) 基于忆阻器簇的3d交叉阵列结构
Mladenov et al. An Improved Memristor Model and Applications
Dai et al. An In‐Memory‐Computing Design of Multiplier Based on Multilevel‐Cell of Resistance Switching Random Access Memory
Zhou et al. Driving Strategy Based on Artificial Neuron Device for Array Circuits

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant