CN113658627A - 一种能区分阻态交叉的10t4r单元电路 - Google Patents

一种能区分阻态交叉的10t4r单元电路 Download PDF

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Abstract

本发明公开了一种能区分阻态交叉的10T4R单元电路，包括10个NMOS晶体管；以及4个阻变随机存储器RRAM，分别为RRAM1、RRAM2、RRAM3、RRAM4，RRAM1和RRAM4的摆放方向相同，顶部电极朝左；RRAM2和RRAM3的摆放方向相同，顶部电极朝右；且所述电路采用反向编码方式，具体来说：顶部电极朝左的高阻态代表“0”，低阻态代表“1”；顶部电极朝右的高阻态代表“1”，低阻态代表“0”；通过所采用的反向编码方式和4个RRAM的串并联切换，消除阻态交叉对电路产生的影响，实现“与”、“或”和“异或”的布尔逻辑运算和三态寻址操作，并有效提高计算准确性。

Description

一种能区分阻态交叉的10T4R单元电路
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种能区分阻态交叉的10T4R单元电路。
背景技术
目前的大数据应用需要强大的性能和高能效，以传统的CPU结构为例，访问需要的时间可能远大于计算所需要的时间，因此可以考虑使用阻变随机存储器(ResistiveRandom Access Memory，缩写为RRAM)来缓解这一问题，RRAM因为其非易失性可以降低静态功耗，并且支持存内计算。
但是由于RRAM耐久性低，并且RRAM阻值会在一定范围内波动，从而影响计算结果的准确性，而现有技术中缺乏相应的解决方案。
发明内容
本发明的目的是提供一种能区分阻态交叉的10T4R单元电路，利用该电路能消除阻态交叉产生的影响，实现“与”、“或”和“异或”的布尔逻辑运算和三态寻址操作，并有效提高计算准确性。
本发明的目的是通过以下技术方案实现的：
一种能区分阻态交叉的10T4R单元电路，所述电路包括10个NMOS晶体管，分别为晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10；以及4个阻变随机存储器RRAM，分别为RRAM1、RRAM2、RRAM3、RRAM4，其中：
位线WL1到WL8是控制阵列中每行晶体管开关的控制端；
晶体管M1,M2连接到RRAM1上；晶体管M3，M4连接到RRAM2上；晶体管M5,M6连接到RRAM3上；晶体管M7,M8连接到RRAM4上；
通过给位线WL1到WL8不同的电压，能控制4个RRAM的串并联；
RRAM1和RRAM4的摆放方向相同，顶部电极朝左；RRAM2和RRAM3的摆放方向相同，顶部电极朝右；且所述电路采用反向编码方式，具体来说：
顶部电极朝左的高阻态代表“0”，低阻态代表“1”；顶部电极朝右的高阻态代表“1”，低阻态代表“0”；
通过所采用的反向编码方式和4个RRAM的串并联切换，能增大或减少等效电阻，将阻态交叠区域分离开，从而消除阻态交叉对电路产生的影响，并基于所述电路的结构，实现“与”、“或”和“异或”的布尔逻辑运算和三态寻址操作。
由上述本发明提供的技术方案可以看出，利用上述电路能消除阻态交叉产生的影响，实现“与”、“或”和“异或”的布尔逻辑运算和三态寻址操作，并有效提高计算准确性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的能区分阻态交叉的10T4R单元电路的结构示意图；
图2为本发明实施例消除阻态交叉的示意图；
图3为本发明实施例实现逻辑“与”的电路和工作波形示意图；
图4为本发明实施例实现逻辑“或”的电路和工作波形示意图；
图5为本发明实施例实现逻辑“异或”的电路和工作波形示意图；
图6为本发明实施例实现三态寻址操作的电路结构示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
首先对本文中可能使用的术语进行如下说明：
术语“由……组成”表示排除任何未明确列出的技术特征要素。若将该术语用于权利要求中，则该术语将使权利要求成为封闭式，使其不包含除明确列出的技术特征要素以外的技术特征要素，但与其相关的常规杂质除外。如果该术语只是出现在权利要求的某子句中，那么其仅限定在该子句中明确列出的要素，其他子句中所记载的要素并不被排除在整体权利要求之外。
如图1所示为本发明实施例提供的能区分阻态交叉的10T4R单元电路的结构示意图，所述电路包括10个NMOS晶体管，分别为晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9和M10；以及4个阻变随机存储器RRAM，分别为RRAM1、RRAM2、RRAM3、RRAM4，其中：
位线WL1到WL8是控制阵列中每行晶体管开关的控制端；
晶体管M1,M2连接到RRAM1上；晶体管M3，M4连接到RRAM2上；晶体管M5,M6连接到RRAM3上；晶体管M7,M8连接到RRAM4上；
通过给位线WL1到WL8不同的电压，能控制4个RRAM的串并联；
RRAM1和RRAM4的摆放方向相同，顶部电极朝左；RRAM2和RRAM3的摆放方向相同，顶部电极朝右；且所述电路采用反向编码方式，具体来说：
顶部电极朝左的高阻态代表“0”，低阻态代表“1”；顶部电极朝右的高阻态代表“1”，低阻态代表“0”；
通过所采用的反向编码方式和4个RRAM的串并联切换，能增大或减少等效电阻，将阻态交叠区域分离开，从而消除阻态交叉对电路产生的影响，并基于所述电路的结构，实现“与”、“或”和“异或”的布尔逻辑运算和三态寻址操作。
如图2所示为本发明实施例消除阻态交叉的示意图，RRAM低阻和高阻的分布大致遵循正态分布。如图2所示，横坐标表示电阻值，纵坐标表示概率密度函数，对于“与”操作，需要通过RRAM的串联，使2个低阻状态(2个“1”)和其他状态分开，可以很大程度上阻止因为RRAM阻值波动带来的阻态交叉的问题；对于“或”操作，需要将2个高阻状态(2个“0”)和其他状态分开，这样就可以使用并联操作将2HLR的状态和其他状态分开。
基于所述电路的结构，如图3所示为本发明实施例实现逻辑“与”的电路和工作波形示意图，实现“与”的布尔逻辑运算过程为：
将所述电路与外围晶体管和灵敏放大器SA连接，用RRAM低阻态表示逻辑“1”，用RRAM高阻态表示逻辑“0”；
将逻辑与运算输入的A和B的值作为阻态写入RRAM1和RRAM4中，通过给所有字线WL不同的电压，使得RRAM1和RRAM4串联连接，再将结果通过所述灵敏放大器SA输出；
具体是通过将所述电路中的晶体管M1和M8打开，晶体管M2、M3、M4、M5、M6、M7关闭，实现RRAM1和RRAM4的串联。
如图4所示为本发明实施例实现逻辑“或”的电路和工作波形示意图，实现“或”的布尔逻辑运算过程为：
将所述电路与外围晶体管和灵敏放大器SA连接，用RRAM低阻态表示逻辑“1”，用RRAM高阻态表示逻辑“0”；
将逻辑或运算输入的A和B的值作为阻态写入到RRAM1和RRAM4中，通过给所有字线WL不同的电压，使得RRAM1和RRAM4并联连接，再将结果通过灵敏放大器SA输出；
具体是通过将所述电路中的晶体管M1和M7打开，晶体管M2、M3、M4、M5、M6、M8关闭，实现RRAM1和RRAM4并联。
如图5所示为本发明实施例实现逻辑“异或”的电路和工作波形示意图，实现“异或”的布尔逻辑运算过程为：
将所述电路与外围晶体管和灵敏放大器SA连接，实现“异或”时有两条支路，两条支路之间是并联，支路内部是串联；
由于采用反向编码方式，使得不论输入的是“0”异或“1”，还是“1”异或“0”，两条支路总有一条是导通的，从而实现克服阻态交叉的“异或”运算；
具体是通过将所述电路的晶体管M1、M4、M5和M8打开，其他晶体管关闭，使两条RRAM串联的支路中一定有一条是导通的，从而实现“异或”运算，并将结果通过灵敏放大器SA输出。
如图6所示为本发明实施例实现三态寻址操作的电路结构示意图，在计算开始之前通过外围电路控制内部晶体管的打开和关闭，图6中所示的灰色的MOS管表示关闭，实现三态寻址操作的过程具体为：
定义RRAM1为高阻态，RRAM4为低阻态时，表示内部存储“1”；定义RRAM1为低阻态，RRAM4为高阻态时，表示内部存储“0”；定义RRAM1为高阻态，RRAM4为高阻态时，表示内部存储“X”；
如图6(a)所示，外围电路搜索“1”，内部存储“1”。具体功能实现如下：M2,M3,M4,M5,M6,M8关闭；打开M1管和关闭M7管表示搜索“1”，所以BL只能通过RRAM1放电，但是RRAM1是高阻态，所以BL几乎不放电。OUT端的输出结果就是“1”，表示匹配成功。
如图6(b)所示，外围电路搜索“0”，内部存储“1”，具体功能实现如下：M2,M3,M4,M5,M6,M8关闭；打开M1管和关闭M7管表示搜索“1”，且由于RRAM4是低阻态，所以会放电，OUT端的输出结果就是“0”，表示匹配失败；
如图6(c)所示，外围电路搜索“1”，内部电路存储“X”，具体功能实现如下：M2,M3,M4,M5,M6,M8关闭；打开M1管和关闭M7管表示搜索“1”，由于RRAM1和RRAM4都是高阻态，BL上的电压基本不会下降，OUT端的输出结果就是“1”，表示匹配成功。
另外，所述电路中采用的RRAM可以是双极型RRAM；
当VTE-VBE＞VSET时，RRAM转换成低阻态LRS(执行set过程)；上述公式就是指当RRAM的顶部电极的电压高于底部电极的电压VSET时，RRAM的阻态可以转化成低阻态；
当VBE-VTE>VRESET时，RRAM转换成高阻态HRS(执行reset过程)；上述公式就是指当RRAM的底部电极的电压高于顶部电极的电压VRESET时，RRAM的阻态可以转化成高阻态。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面以具体实施例对本发明实施例所述单元电路的工作过程进行详细描述：
1、在进行或运算时，第一个周期RRAM1写入“0”，RRAM4写入“0”，将RRAM1和RRAM4的阻值reset高阻，第二个周期计算“0”或“0”的结果，因为RRAM1和RRAM4是高阻所以SL几乎不放电，通过SA读出的电流很低，被当成“0”。第三个周期RRAM1写入“0”，RRAM4写入“1”，将RRAM1的阻值reset成高阻，RRAM4的阻值set成低阻。第四个周期计算“0”或“1”，因为RRAM4是低阻，RRAM1和RRAM4是并联的，SL通过RRAM4放电，所以通过SA可以检测到较大电流，得到结果“1”。第五个周期RRAM1写入“1”，RRAM4写入“0”，将RRAM1的阻值set成低阻，将RRAM4的阻值reset成高阻。第六个周期计算“1”或“0”。SL通过RRAM1放电，所以SA最后得到的结果是“1”。第七个周期RRAM1写入“1”，RRAM4写入“1”，将RRAM1和RRAM4的阻值都set成低阻。第八个周期计算“1”或“1”，这样SL通过RRAM1和RRAM4放电，因为有两条放电路径，所以放电电流最大，结果也是“1”。
2、在进行与运算时，第一个周期RRAM1写入“0”，RRAM4写入“0”，将RRAM1和RRAM4阻值reset成高阻，第二个周期进行计算，计算“0”与“0”，将RRAM1和RRAM4串联操作。所以通过SL几乎不放电，通过SA得到的结果是“0”。第三个周期RRAM1写入“0”，RRAM4写入“1”，将RRAM1阻态reset成高阻，将RRAM4阻态set成低阻。第四个周期计算“0”与“1”，因为是串联，所以SL通过RRAM1和RRAM4会放少量的电，通过SA可以检测到少量电流。其结果仍然被视作“0”。第五个周期RRAM1写入“1”，RRAM4写入“0”。第六个周期计算“1”与“0”，结果和第四个周期相同。第七个周期RRAM1写入“1”，RRAM4写入“1”。第八个周期计算“1”与“1”，因为两个RRAM都是低阻，所以通过SA会读出大电流，结果为“1”。
3、在进行异或运算时，第一个周期所有RRAM写入“0”，将RRAM1和RRAM4阻值reset成高阻，RRAM2和RRAM3被set成低阻。在进行异或计算时，将RRAM1和RRAM2串联，RRAM3和RRMA4串联，最后将两条支路并联。第二个周期进行计算，因为两条支路都有高阻状态的RRAM，所以通过SA得到的结果是“0”。第三个周期RRAM1和RRAM3写入“0”，RRAM2和RRAM4写入“1”，RRAM1和RRAM2被reset成高阻，RRAM3和RRAM4被set成低阻。第四个周期计算，因为有一条支路中的RRAM全为低阻，所以SA读出的电流大，结果为“1”。第五个周期RRAM1和RRAM3写入“1”，RRAM2和RRAM4写入“0”，RRAM1和RRAM2被set成低阻，RRAM3和RRAM4被reset成高阻。第六个周期计算，因为RRAM1和RRAM2都是低阻，所以SA读出的电流大，结果为“1”。第七个周期所有RRAM写入“1”，RRAM1和RRAM4 set成低阻，RRAM2和RRAM3 reset成高阻。第八个周期计算，因为两个支路都存在RRAM是高阻态，所以通过SA读出的电流较小，结果为“0”。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

Claims (6)

1.一种能区分阻态交叉的10T4R单元电路，其特征在于，所述电路包括10个NMOS晶体管，分别为晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10；以及4个阻变随机存储器RRAM，分别为RRAM1、RRAM2、RRAM3、RRAM4，其中：
位线WL1到WL8是控制阵列中每行晶体管开关的控制端；
晶体管M1,M2连接到RRAM1上；晶体管M3，M4连接到RRAM2上；晶体管M5,M6连接到RRAM3上；晶体管M7,M8连接到RRAM4上；
通过给位线WL1到WL8不同的电压，能控制4个RRAM的串并联；
RRAM1和RRAM4的摆放方向相同，顶部电极朝左；RRAM2和RRAM3的摆放方向相同，顶部电极朝右；且所述电路采用反向编码方式，具体来说：
顶部电极朝左的高阻态代表“0”，低阻态代表“1”；顶部电极朝右的高阻态代表“1”，低阻态代表“0”；
通过所采用的反向编码方式和4个RRAM的串并联切换，能增大或减少等效电阻，将阻态交叠区域分离开，从而消除阻态交叉对电路产生的影响，并基于所述电路的结构，实现“与”、“或”和“异或”的布尔逻辑运算和三态寻址操作。
2.根据权利要求1所述能克服阻态交叉的10T4R单元电路，其特征在于，基于所述电路的结构，实现“与”的布尔逻辑运算过程为：
将所述电路与外围晶体管和灵敏放大器SA连接，用RRAM低阻态表示逻辑“1”，用RRAM高阻态表示逻辑“0”；
将逻辑与运算输入的A和B的值作为阻态写入RRAM1和RRAM4中，通过给所有字线WL不同的电压，使得RRAM1和RRAM4串联连接，再将结果通过所述灵敏放大器SA输出；
具体是通过将所述电路中的晶体管M1和M8打开，晶体管M2、M3、M4、M5、M6、M7关闭，实现RRAM1和RRAM4的串联。
3.根据权利要求1所述能克服阻态交叉的10T4R单元电路，其特征在于，基于所述电路的结构，实现“或”的布尔逻辑运算过程为：
将所述电路与外围晶体管和灵敏放大器SA连接，用RRAM低阻态表示逻辑“1”，用RRAM高阻态表示逻辑“0”；
将逻辑或运算输入的A和B的值作为阻态写入到RRAM1和RRAM4中，通过给所有字线WL不同的电压，使得RRAM1和RRAM4并联连接，再将结果通过灵敏放大器SA输出；
具体是通过将所述电路中的晶体管M1和M7打开，晶体管M2、M3、M4、M5、M6、M8关闭，实现RRAM1和RRAM4并联。
4.根据权利要求1所述能克服阻态交叉的10T4R单元电路，其特征在于，基于所述电路的结构，实现“异或”的布尔逻辑运算过程为：
将所述电路与外围晶体管和灵敏放大器SA连接，实现“异或”时有两条支路，两条支路之间是并联，支路内部是串联；
由于采用反向编码方式，使得不论输入的是“0”异或“1”，还是“1”异或“0”，两条支路总有一条是导通的，从而实现克服阻态交叉的“异或”运算；
具体是通过将所述电路的晶体管M1、M4、M5和M8打开，其他晶体管关闭，使两条RRAM串联的支路中一定有一条是导通的，从而实现“异或”运算，并将结果通过灵敏放大器SA输出。
5.根据权利要求1所述能克服阻态交叉的10T4R单元电路，其特征在于，基于所述电路的结构，实现三态寻址操作的过程具体为：
定义RRAM1为高阻态，RRAM4为低阻态时，表示内部存储“1”；定义RRAM1为低阻态，RRAM4为高阻态时，表示内部存储“0”；定义RRAM1为高阻态，RRAM4为高阻态时，表示内部存储“X”；
外围电路搜索“1”，内部存储“1”，因为字线WL2为高电平，所以RRAM1导通，RRAM4断开，且由于RRAM1是高阻态，所以基本没有放电，OUT端的输出结果就是“1”，表示匹配成功；
外围电路搜索“0”，内部存储“1”，因为字线WL8为高电平，所以RRAM4导通，且由于RRAM4是低阻态，所以会放电，OUT端的输出结果就是“0”，表示匹配失败；
外围电路搜索“1”，内部电路存储“X”，由于RRAM1和RRAM4都是高阻态，并且打开字线WL2，BL上的电压基本不会下降，OUT端的输出结果就是“1”，表示匹配成功。
6.根据权利要求1所述能克服阻态交叉的10T4R单元电路，其特征在于，所述电路中采用的RRAM是双极型RRAM；
当VTE-VBE＞VSET时，RRAM转换成低阻态LRS；上述公式就是指当RRAM的顶部电极的电压高于底部电极的电压VSET时，RRAM的阻态转化成低阻态；
当VBE-VTE>VRESET时，RRAM转换成高阻态HRS；上述公式就是指当RRAM的底部电极的电压高于顶部电极的电压VRESET时，RRAM的阻态转化成高阻态。
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