JP5404559B2 - 連想メモリ・アレイ - Google Patents

Description

本発明は、メモリ・デバイスに関し、より詳細には、連想メモリ・デバイスに関する。

ランダム・アクセス・メモリ（ＲＡＭ）は、データをアドレスに関連付ける。動的(dynamic)ＲＡＭ（ＤＲＡＭ）及び静的(static)ＲＡＭ（ＳＲＡＭ）のような揮発性ＲＡＭが、今日のコンピュータにおいて従来から用いられている。しかしながら、無線モバイル・コンピューティング・システムが普及してくるにつれて、メモリ分野における集中的な研究開発はいまや新規な不揮発性メモリに焦点を合わせている。現在公知の重要な不揮発性ＲＡＭは、鉛−ジルコニウム−チタネート（ＰＺＴ）材料の異なる分極に起因する非線形キャパシタンスを用いた強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気極性による磁気抵抗変化を用いた磁気ＲＡＭ（ＭＲＡＭ）、並びに秩序（誘電性）相及び無秩序（抵抗性）相における抵抗の変化を用いたカルコゲニド相変化材料である。

連想メモリ（ＣＡＭ：ｃｏｎｔｅｎｔ−ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ）は、特定の非常に高速な検索用途に用いられる特別なタイプのコンピュータ・メモリである。これは、連想メモリ（ａｓｓｏｃｉａｔｉｖｅ ｍｅｍｏｒｙ）又は連想ストレージとしても知られる。ほとんどの既存のＣＡＭ製品は、ＳＲＡＭ又はＤＲＡＭセルに基づく揮発性技術である。例えば、カルコゲニド相変化材料のような抵抗変化メモリ素子を用いるＣＡＭは、ＣＡＭの形成における密度の改善を可能にすることが見出されている。

標準的なコンピュータ・メモリ（例えば、ＲＡＭ）ではユーザがメモリ・アドレスを供給し、ＲＡＭはそのアドレスに格納されたデータ・ワードを返すが、それとは異なり、ＣＡＭは、ユーザがデータ・ワードを供給し、ＣＡＭが全メモリを検索してそのデータ・ワードがどこかに格納されているかどうかを見つけるように設計されている。データ・ワードが見つかれば、ＣＡＭは、そのワードが見つかったところの１つ又は複数のストレージ・アドレスのリストを返す（ある種のアーキテクチャではさらに、そのデータ・ワード、又は他の関連したデータの断片を返す）。従って、ＣＡＭとは、ソフトウェア用語で連想配列と呼ばれるものをハードウェアで具体化したものである。

二値ＣＡＭは、最も単純なタイプのＣＡＭであり、全体が１と０のみで構成されたデータ検索ワードを用いる。三値ＣＡＭ（ＴＣＡＭ）は、第３のマッチング状態である「Ｘ」又は「ドントケア（Ｄｏｎ’ｔ Ｃａｒｅ）」を格納されたデータ・ワードの中の１つ又は複数のビットに対して許容し、それにより、検索に柔軟性を付加する。例えば、三値ＣＡＭが「１０ＸＸ０」という格納されたワードを有するとすると、これは４つの検索ワード「１００００」、「１００１０」、「１０１００」、又は「１０１１０」のいずれとも一致することになる。

本発明の目的は、特に連想メモリに用いられるメモリ・デバイス、並びに連想メモリを動作させる方法及び連想メモリを含むシステムを提供することにある。

本発明の一実施形態により、１つ又は複数のアドレスを格納するためのメモリ・デバイスが提供される。メモリ・デバイスは、一致ラインと、第１及び第２のメモリ・セルとを含む。第１のメモリ・セルは、第２のメモリ素子と一致ラインとに結合した第１のメモリ素子を含み、さらに、第１のメモリ素子に結合し、かつ第１のアクセス・ラインを有する第１のアクセス・デバイスと、第２のメモリ素子に結合し、第２のアクセス・ラインを有する第２のアクセス・デバイスとを含む。第１のメモリ・セルは、第１の値を格納するように構成される。第２のメモリ・セルは、第４のメモリ素子と一致ラインとに結合した第３のメモリ素子を含み、第２のメモリ・セルはさらに、第３のメモリ素子に結合し、かつ第３のアクセス・ラインを有する第３のアクセス・デバイスと、第４のメモリ素子に結合し、かつ第４のアクセス・ラインを有する第４のアクセス・デバイスとを含み、第２のメモリ・セルは、第２の値を格納するように構成される。この実施形態において、アクセス・ラインのうちの少なくとも１つは、第１及び第２の値の組み合わせである信号を受信する。

本発明の別の実施形態により、連想メモリを動作させる方法が開示される。この実施形態の方法は、入力ベクトルを復号器において受信するステップと、入力ベクトルを復号するステップであって、復号が、入力ベクトルを複数の２ビット・グループに分割すること、及びこのグループの各々に対して論理演算を実施して複数のアドレス指定値を作成することを含む、復号するステップと、アドレス指定値を、連想メモリ内のメモリ・セルに結合されたアクセス・ラインに送信するステップと、連想メモリ内の、メモリ・セルに結合された一致ラインの抵抗値を測定するステップとを含む。

本発明の別の実施形態は、一致ラインに結合した複数のメモリ・セルを含む連想メモリと、連想メモリに与えられた特定の入力が連想メモリ内に含まれているかどうかを一致ラインの抵抗レベルを監視することによって判定する、連想メモリに結合された一致チェック・デバイスとを含むメモリ・システムに向けられる。この実施形態のメモリ・システムはさらに、入力アドレスを受信し、このアドレス由来のビットのうちの少なくとも二つのビットを４つの一意的出力に復号する、連想メモリに結合された復号器を含む。

更なる特徴及び利点が本発明の技術を通じて実現される。本発明のその他の実施形態及び態様は、本明細書において詳細に説明され、かつ特許請求される発明の一部であると見なされる。本発明を利点及び特徴と共により良く理解するために、説明及び図面を参照されたい。

本発明と見なされる主題は、本明細書の結論部分にある特許請求の範囲において具体的に指し示され、かつ明確に特許請求される。本発明の上述の及びその他の特徴及び利点は、以下の詳細な説明を添付の図面と組み合わせて解釈することで明らかとなる。

ＣＡＭにおいて用いられるメモリ・セルの一例を示す。 一致ラインに結合した二つのメモリ・セルの一例を示す。 二つのメモリ・セルが本発明の一実施形態による２ビット・セルのためのものである、一致ラインに結合した二つのメモリ・セルの一例を示す。 図２に示されたセルについての一致ライン電圧遅延を示す。 図３に示されたセルについての一致ライン電圧遅延を示す。 本発明の一実施形態による、入力ベクトルを復号するために用いることができる論理の一例を示す。 本発明によるＣＡＭを動作させる一方法を示すフローチャートである。 本発明の一実施形態によるシステムのブロック図である。

ＣＡＭにおいて用いるためのメモリ・セル１００の一例を図１に示す。図１に示されるメモリ・セル１００は、一実施形態において、三値ＣＡＭセルとすることができる。メモリ・セル１００は、第１のメモリ素子１０２及び第２のメモリ素子１０４を含む。第１の抵抗性メモリ素子１０２及び第２のメモリ素子１０４は、一致ライン１１０に電気的に並列に結合する。一致ライン１１０は、幾つかの実施形態において、ビット・ラインとして用いることもできる。第１のメモリ素子１０２及び第２のメモリ素子１０４は、例えば、相変化メモリ素子として形成することができる。相変化材料は、ＣＡＭデバイス内に情報を格納するために利用することができ、従って、幾つかの実施形態においてメモリ素子として用いることができる。相変化材料を操作して、各相が異なるデータ値を表す、異なる相又は状態にすることができる。一般に、各相は異なる電気的性質を呈する。非晶質相及び結晶相は、検出可能な電気抵抗の違いを有するので、二値データ格納（１及び０）に典型的に用いられる二つの相である。本発明の特定の構成において、第１のメモリ素子及び第２のメモリ素子は、ゲルマニウム−アンチモン−テルル（ＧＳＴ）のような相変化材料で構成された相変化素子である。メモリ素子は、結晶状態又は非晶質状態の二つの状態のうちの１つにプログラムすることができる。結晶状態（ＳＥＴ）において、メモリ素子は比較的低い抵抗を呈し、プログラムするために必要とされる電流はより小さい。他方、非晶質状態（ＲＥＳＥＴ）においては、メモリ素子は比較的高い抵抗を有し、プログラムするためにより大きい電流を必要とする。第１及び第２のメモリ素子の抵抗状態を用いて、データ・ビットをデータ・ワード内に格納することができる。例えば、低い三値データを有するデータ・ビットを格納するためには、第１のメモリ素子を低抵抗状態にプログラムし、第２のメモリ素子を高抵抗状態にプログラムする。

メモリ素子として他に可能性のあるものは、抵抗メモリ素子、フローティング・ゲート電界効果トランジスタ（フローティング・ゲートＦＥＴ）、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、又は電荷トラップ・デバイスを含むが、これらに限定されるものではない。

メモリ・セル１００は、第１のメモリ素子１０２と第１のアクセス・ライン１１２と共通接地とに電気的に結合された、第１のアクセス・デバイス１０６を含む。メモリ・セル１００はまた、第２のメモリ素子１０４と第２のアクセス・ライン１１４と共通接地とに電気的に結合された、第２のアクセス・デバイス１０８を含む。第１のアクセス・デバイス１０６及び第２のアクセス・デバイス１０８は、電界効果トランジスタ（ＦＥＴ）又はバイポーラ接合トランジスタ（ＢＪＴ）から構成することができるが、これらに限定されるものではない。本発明の１つの構成において、アクセス・デバイス１０６及び１０８は、ソース端子、ドレイン端子、及び共通端子を含む。アクセス・デバイス１０６及び１０８のソース端子は互いに電気的に結合し、かつ共通接地に電気的に結合する。第１のアクセス・デバイス１０６のドレイン端子は、第１のメモリ素子１０２に電気的に結合する。第２のアクセス・デバイス１０８のドレイン端子は、第２のメモリ素子１０４に電気的に結合する。第１のアクセス・デバイス１０６のゲート端子は、第１のアクセス・ライン１１２に電気的に結合し、第１のアクセス・ライン１１２はデータ格納動作中にワード・ラインとして機能する。検索動作中、第１のアクセス・ラインは相補的検索ラインとしても機能する。第２のアクセス・デバイス１０８のゲート端子は、第２のアクセス・ライン１１４に電気的に結合し、第２のアクセス・ライン１１４はデータ格納動作中に相補的ワード・ラインとして機能し、検索動作中は検索ラインとして機能する。

示されるように、メモリ・セル１００は、第１のメモリ素子１０２及び第２のメモリ素子１０４のプログラミングに基づき、四つの可能な状態を有することができる。これらの組み合わせは、ＲＲ、Ｒｒ、ｒＲ、及びｒｒであり、ここで、Ｒは高抵抗であり、ｒは低抵抗である。これらの組み合わせを用いて、以下の表１に示す状態を作り出すことができ、表中、セル状態Ｘは、所謂「ドントケア」状態である。

動作において、メモリ・セル１００の状態を読み出す（マッチングとも呼ばれる）ために、一致ライン１１０は最初に予備荷電される。次に、特定の値（ｘ、０、又は１）が、第１のアクセス・ライン１１２及び第２のアクセス・ライン１１４に与えられる。ほとんどの場合、第１のアクセス・ライン１１２は第２のアクセス・ライン１１４の補数を形成する。即ち、第２のアクセス・ライン１１４に「ａ」があたえられると、第１のアクセス・ライン１１２に値「ａ^＊」（ａの補数）が与えられる。このことは、本明細書中で相補的アドレス指定と称されることもある。

セルに格納された値を論理値「０」と比較するには、第１のアクセス・ライン１１２を高に駆動し、第２の選択ライン１１４を低に駆動する。セルに格納された値を論理値「１」と比較するには、第１の選択ライン１１２を低に駆動し、第２の選択ライン１１４を高に駆動する。行われる比較が「ドントケア」との比較である場合、両方の抵抗器は高の値とされ、一致ライン抵抗の抵抗を高に保持することになるので、選択ラインに置かれる値は無関係となる。

セル１００に格納された値が一致しない場合、一致ライン１１０の抵抗レベルは下がる。例えば、セル１００が値１を格納していると想定すると、第１のメモリ素子１０２は低抵抗状態であり、第２のメモリ素子１０４は高抵抗状態である。論理値０をアクセス・ラインに与えることで（第１のアクセス・ライン１１２は高、第２のアクセス・ライン１１４は低）、第１のアクセス・デバイス１０６が開放され、そして第１の抵抗器１０２が低抵抗状態であるので、一致ラインの抵抗レベルを低下させる。このより低い抵抗が、一致が見出されなかったことを示す。

もちろん、ほとんどの場合、多数のセルが特定の一致ライン１１０に接続されている。セルのうちの１つが、そのアクセス・ライン１１２及び１１４に供給されたビットの値に一致しない場合、一致ライン１１０の抵抗レベルは下がる。従って、一致しないセルがあるかどうかを、一致ライン１１０の抵抗レベルを監視することによって判定することができる。

上述のように、抵抗変化メモリ素子を利用するＣＡＭは、極度の密度エンハンスメントを可能にすることができる。しかしながら、このようなメモリ素子は、特にばらつき（抵抗分布の形で顕在化する）を考慮に入れると、一般にオン／オフ抵抗比の劣化よる影響を被る。ＣＡＭ用途におけるノイズマージンは、従来のメモリ用途のノイズマージンに比べて劣化するので、抵抗変化メモリを用いたロバストなＣＡＭ設計を達成することは困難である。

簡単に述べると、一致ライン１１０上の「一致」状態と「不一致」状態との間には低いセンシングマージンがあり得ることが発見されている。一致ラインの「状態」を、ここでは一致ラインの「抵抗」と称することもある。本発明の実施形態は、ＣＡＭの中のビットを二つずつ組み合わせて、それを単一ユニットとしてアドレス指定することによって、抵抗マージンをほぼ二倍にする（又は少なくとも増大させる）ことができる。

図２は、個々にアドレス指定することができる二つのＣＡＭセルの一例を示す。第１のセル２００及び第２のセル２０２は、両方とも一致ライン２０４に接続される。各々のセルは、一実施形態において、メモリ素子の抵抗的特性を強調するために抵抗器として示される二つのメモリ素子を含む。

第１のセル２００に対するアクセス／選択ラインへの入力は信号ａ及びａ^＊の受信として示され、第２のセル２０２のアクセス／選択ラインに対する入力は信号ｂ及びｂ^＊の受信として示され、ここで、^＊は信号が元の信号の補数であることを示す。両方のセル２００及び２０２について、入力と格納されたビットとの間で一致が生じた場合、各セルにおいて、高抵抗の抵抗器を通って一致ライン２０４から接地へと至る経路が作り出される。

上記の説明から、セルが受信した入力と一致するたびに、そのセルは、高抵抗状態の抵抗素子を通って接地へと至る経路をもたらすことが明らかである。抵抗器は一致状態に対して並列なので、一致ライン２０４に結合するセルが増えるほど、ある一致状態に対する一致ラインの抵抗値は減少する。例えば、任意の二つの例を経路ｘ及びｙと共に図２に示す。簡単に述べると、一致したセル毎に、一致ライン２０４に結合した各１ビット・セルにつき、二つのプル・ダウン経路のうちの一方がアクティブになる。この抵抗状態における低下は、一致状態と不一致状態を互いに近づけ、従って、一致状態と不一致状態の区別をより困難にする。

図３は、両方とも一致ライン３０６に結合した第１のメモリ・セル３０２及び第２のメモリ・セル３０４を含む、本発明の一実施形態を示す。一実施形態において、メモリ・セル３０２及び３０４の抵抗素子は、相変化材料で形成される。二つのメモリ・セル３０２及び３０４を組み合わせたものを、２ビット・セル３０５と呼ぶことができる。この実施形態において、各セルに対する選択ラインは、他の場合では個別にセルを選択するために用いられていた入力を組み合わせたものを含むことができる。例えば、入力は、例えば、ａ^＊ｂ^＊、ａ^＊ｂ、ａｂ^＊、及びａｂとすることができる。ここで用いられる場合、二つの変数がｘｙと表されるとき、その表現は、二つの値に対して行われた「論理積（ａｎｄ）」演算の結果を表す。例えば、ａ＝１且つｂ＝０であれば、ａｂ＝０であり、ａ＝１且つｂ＝１であれば、ａｂ＝１である。もちろん、本発明と矛盾しないその他の入力スキームを用いることもできる。

二つのセルが各々、その中に１又は０を格納することができることを考慮すると、二つのセルの中にひとまとめに格納される四つの可能な値の組み合わせ、即ち、００、０１、１０、及び１１が存在する。表２は、二つのセルの組み合わせに関する可能な所望の一致値（三値ＣＡＭにおいて用いられる場合のＸ、Ｘ（ドントケア）入力を含む）、及び図３に示される実施形態における選択ラインに与えることができる、結果としての値を示す。一致値は、第１のセル３０２及び第２のセル３０４とそれぞれ比較されるべきビットの順序対である。

表２は、効果的には、２入力４出力復号器である。実際の復号は、例えば、ハードウェア、ソフトウェア、又はその両方の組み合わせにおいて行うことができる。もちろん、使用されるまさにその復号スキームは、本発明から逸脱することなく、様々なものとすることができる。入力検索ベクトルにＸ値が含まれない場合には、表２に示される変換は、完璧に機能する。他方、入力検索ベクトルがＸを含むことがあり（例えば、ＴＣＡＭの場合）、且つ特定の入力対が１つのＸと１つの値とを含む場合には、例外が生成されることがある。

図４及び図５はそれぞれ、図２及び図３で説明されたセルについての可能な一致ライン抵抗曲線の例を示す。各一致ラインは抵抗素子及びスイッチ切り替えデバイスを通じて結合しているので、Ｒが開放スイッチに接続している一致の場合、及び不一致の場合の両方において、一致ライン上の電圧は、一致ラインと接地との間の抵抗に正比例して同時に減衰することが理解されるであろう。これらの曲線が離れるほど、一致ラインが一致状態又は不一致状態のどちらを示しているのかを分離することが容易になる。一実施形態において、正確な分離のためには、約４対１の抵抗の変化量が必要であることが見出された。変化量は、最も遅い不一致の場合の遅延と、最も速い一致の場合の遅延との間のものである必要があることが理解されるであろう。

図２の１ビット・セル３２個が一致ラインに結合されている場合を考える。この例において、Ｒ＝２Ｍオームであり、ｒ＝２０ｋオームであると想定する。不一致状態である最も遅い遅延は、抵抗「ｒ」の１個のＰＣＭデバイスが導通状態の（閉鎖）スイッチと直列に存在するときに生じる。この遅延は、図４における曲線３５０として示される。ＲＣ遅延は、Ｒ_ｅｆｆ＝Ｒ／３１||ｒに比例し、ここで、||は抵抗器が並列であることを示す。この例においては、Ｒ_ｅｆｆはほぼ１５ｋオームに等しい。最も速い遅延状態は、３２個のセル全てが導通状態の（閉鎖）スイッチに結合したＲを有する場合に生じる。従って、そのような状態に関する曲線（３５２）は、ほぼ６３ｋオームに等しいＲ／３２の実効抵抗を有する。二つの曲線３５０と３５２の間の時間差は、ほぼ４対１であり、これは、一致状態と不一致状態とを分離するために望ましい４対１の抵抗変化量に適合する。

上で論じたように、図３に示される２ビット・セルの使用は、二つの１ビット・セルに対して１つの放電経路のみを与える。これは、図２の構成が可能にする放電パスの半分である。従って、３２ビットの入力に対し、いずれの所与の時点においても放電できるのは常に１６個の抵抗素子のみである。図５の曲線３５４として示される不一致の場合の最も遅い放電は、１６個の抵抗素子のうちの１個が導通したスイッチに結合しているときに生じる。よって、曲線３５４について（上記の値を用いると）、Ｒｅｆｆ＝Ｒ／１５||ｒである。上記の値を用いると、曲線３５４についてのＲｅｆｆは、ほぼ１７ｋオームである。最速の一致の放電（曲線３５６として示される）の実効抵抗は、Ｒｅｆｆ＝Ｒ／１６として解くことができ、これはほぼ１２５ｋオームに等しい。二つの曲線３５４と３５６との間の時間差はほぼ７対１であり、これは、一致状態と不一致状態を分離するために望ましい抵抗変化量である４対１を遥かに超えている。これにより二つの結果を可能にすることができる。第一に、図３の２ビット・セルを使用することで、一致状態と不一致状態との分離に当たり、より大きな確実性を可能にすることができる。あるいは、図３の２ビット・セルを使用することで、分解能を失うことなく、より多くのセルを特定の一致ラインに結合させることを可能にすることができる。

上記の説明は、２ビット・セルを扱った。これらの教示は、いかなる数のビットのセルに対しても適用することができることが理解されるであろう。例えば、各セルは、三つの１ビット・セルを含むことができ、３−８復号器を用いることができる。そのような実施形態では、グループ化されるビットの数が増加するにつれて、一致対不一致の抵抗比を増大させることかできる。一般的な意味で、グループ化することができるビットの数に制限はなく、従って、グループ化されるビットの数をｎとすると、復号器はｎ−２^ｎ復号器とすることができる。

図６は、２−４復号をハードウェアにおいて実行するために用いることができる回路４００の一例を示す。もちろん、この回路４００は、簡略化することができ、また、異なった形で実装することができる。入力信号ａ及びｂは、それぞれ、ＮＯＴゲート４１０及び４１２によって補数ａ^＊及びｂ^＊を生成させる。ＡＮＤゲート４０２は、ａとｂとのＡＮＤ演算を行ってａｂを生成し、ＡＮＤゲート４０４は、ａとｂ^＊とのＡＮＤ演算を行ってａｂ^＊を生成し、ＡＮＤゲート４０６は、ａ^＊とｂとのＡＮＤ演算を行ってａ^＊ｂを生成し、ＡＮＤゲート４０８は、ａ^＊とｂ^＊とのＡＮＤ演算を行ってａ^＊ｂ^＊を生成する。もちろん、Ｘが許容される入力である場合には、そのような入力に対する対応を準備しておくことができる。例えば、各Ｘは、復号器に、一方はＸが１であり、一方はＸがゼロである、二つの異なるアドレスを生成させることができる。

図７は、本発明の一実施形態による、特定の入力ベクトルに関してＣＡＭを検索する方法を示すフローチャートである。ブロック５０２において、検索ベクトルが受信される。一実施形態において、この検索ベクトルは、偶数のビットを有することができる。もちろん、実装されるアドレッシング・スキームに基づいて、偶数が必ずしも必要とされるわけではないが、図７の残りの部分の説明に関しては、偶数を想定され、かつ１ビット・セルが２ビット・セルのグループにグループ化されていることが想定されている。

ブロック５０４において、入力ベクトルが２ビットのグループに分割される。例えば、ブロック５０２において、二進入力ベクトル１１０１００が受信されたと想定する。この入力ベクトルは、（低位から高位に向かって）００、０１、及び１１のグループに分けられることになる。もちろん、グループ分けは特定のグループ内のセルの数に基づいて、異なったものとすることができる。例えば、３つのセルをグループ化して３ビット・セルを形成する場合、グループ分けは１００及び１１０となる。

いずれにしても、ブロック５０６において、グループは上記のような方法で復号される。ブロック５０８において、一致ラインが予備荷電される。ブロック５１０において、復号された入力が、上述のように多重ビット・セルの選択ラインに与えられる。ブロック５１２において、一致ラインの抵抗状態を測定して、一致したかどうかが判定される。

図８は、本発明をその中に実装することができるシステム６００のブロック図を示す。システムは、復号器６０２を含む。復号器６０２は、入力ベクトルを受信し、それを、メモリ内の個別のメモリ・セルに対する符号化された入力に変換する。一実施形態において、復号器はｎ入力ビットを２^ｎ入力ビットに変換することが理解されるであろう。このような実施形態において、各ビットのグループがそれ自身の復号器を含むことができる。従って、システム６００は任意の数の復号器を含むことができ、図８は、二つの復号器６０２及び６０４を示す。復号器は、ハードウェア、ソフトウェア、又はその両方の組み合わせとして実装することができる。

システム６００はまた、メモリ６０６を含むことができる。一実施形態において、メモリ６０６は、ＣＡＭとすることができる。別の実施形態において、メモリ６０６は、三値ＣＡＭとすることができる。どちらの実施形態においても、メモリは、図１に関して説明されたような複数のセルから構成され、それらのセルを互いに結合する１つ又は複数の一致ラインを有する。

システム６００はまた、入力ベクトルがメモリ６０６に格納されたアドレスと一致するかどうかを判定する一致チェッカ６０８を含むことができる。これは、例えば、メモリ６０６内に含まれた１つ又は複数の一致ラインの抵抗レベルを測定することによって判定することができる。上述のように、本明細書に収められた教示は、一致／不一致の抵抗比を増大させることができ、一致が存在するかどうかについての一致チェッカ６０８による判定精度を高めることができる。

本明細書において示された流れ図は、一例に過ぎない。この図又はその中で説明されたステップ（又は操作）には、本発明の真意から逸脱することなく、多数の変形が存在する。例えば、ステップは異なる順序で実施することができ、又はステップを追加、削除、若しくは修正することができる。これらの変形の全ては、特許請求される発明の一部であると見なされる。

本発明に対する好ましい実施形態を説明してきたが、当業者であれば、現在及び将来の両方において、以下の特許請求の範囲の範囲内の種々の改善及び強化を行うことができることが理解される。これらの特許請求の範囲は、最初に記載された発明に対する適正な保護を維持するものである解釈すべきである。

１００、２００、２０２：メモリ・セル
１０２、１０４：抵抗メモリ素子
１０６、１０８：アクセス・デバイス
１１０、２０４、３０６：一致ライン
１１２、１１４：アクセス（選択）・ライン
３０２：第１のメモリ・セル
３０４：第２のメモリ・セル
３０５：２ビット・セル
３５０、３５４：不一致
３５２、３５６：一致
４０２、４０４、４０６、４０８：ＡＮＤゲート
４１０、４１２：ＮＯＴゲート
６００：システム
６０２、６０４：復号器
６０６：メモリ
６０８：一致チェッカ

Claims (20)

1. １つ又は複数のアドレスを格納するためのメモリ・デバイスであって、
   一致ラインと、
   第１のメモリ・セルであって、第２のメモリ素子と前記一致ラインとに結合した第１のメモリ素子を含み、さらに、前記第１のメモリ素子に結合し、かつ第１のアクセス・ラインを有する第１のアクセス・デバイスと、前記第２のメモリ素子に結合し、かつ第２のアクセス・ラインを有する第２のアクセス・デバイスとを含み、第１の値を格納するように構成された、第１のメモリ・セルと、
   第２のメモリ・セルであって、第４のメモリ素子と前記一致ラインとに結合した第３のメモリ素子を含み、さらに、前記第３のメモリ素子に結合し、かつ第３のアクセス・ラインを有する第３のアクセス・デバイスと、前記第４のメモリ素子に結合し、かつ第４のアクセス・ラインを有する第４のアクセス・デバイスとを含み、第２の値を格納するように構成された、第２のメモリ・セルと、を含み、
   前記アクセス・ラインの各々は、前記第１及び第２の値の異なる組み合わせである信号を受信する、メモリ・デバイス。
2. 前記メモリ・デバイスが連想メモリであり、前記第１の値は論理値１又は論理値０とすることができ、前記第２の値は論理値１又は論理値０とすることができる、請求項１に記載のメモリ・デバイス。
3. 前記メモリ・デバイスが三値連想メモリであり、前記第１の値は論理値１、論理値０、又は「ドントケア」とすることができ、前記第２の値は論理値１、論理値０、又は「ドントケア」とすることができる、請求項１に記載のメモリ・デバイス。
4. 前記第１、第２、第３、及び第４のメモリ素子が、抵抗メモリ素子である、請求項１に記載のメモリ・デバイス。
5. 前記第１、第２、第３、及び第４のメモリ素子が、相変化材料で形成される、請求項４に記載のメモリ・デバイス。
6. 全ての前記アクセス・ラインが、前記第１及び第２の値の組み合わせに結合する、請求項１に記載のメモリ・デバイス。
7. 前記第１のアクセス・ラインが、前記第１の値の補数と前記第２の値の補数との組み合わせに結合し、
   前記第２のアクセス・ラインが、前記第１の値の前記補数と前記第２の値との組み合わせに結合し、
   前記第３のアクセス・ラインが、前記第１の値と前記第２の値の前記補数との組み合わせに結合し、
   前記第４のアクセス・ラインが、前記第１の値と前記第２の値とに結合する、請求項６に記載のメモリ・デバイス。
8. 前記第１、第２、第３、及び第４のアクセス・デバイスが全て、ゲート端子を含むトランジスタである、請求項１に記載のメモリ・デバイス。
9. 前記アクセス・ラインの各々がゲート端子に結合する、請求項８に記載のメモリ・デバイス。
10. 前記一致ラインに結合した第３のメモリ・セルをさらに含む、請求項１に記載のメモリ・デバイス。
11. 連想メモリを動作させる方法であって、
    入力ベクトルを復号器において受信するステップと、
    前記入力ベクトルを復号するステップであって、前記復号が、前記入力ベクトルを複数の２ビット・グループに分割すること、及び前記グループの各々に対して論理演算を実施して複数のアドレス指定値を作成することを含む、復号するステップと、
    前記アドレス指定値を、前記連想メモリ内のメモリ・セルに結合されたアクセス・ラインに送信するステップと、
    前記連想メモリ内の、前記メモリ・セルに結合された一致ラインの抵抗値を測定するステップと、を含む方法。
12. 前記一致ラインをプリチャージするステップをさらに含む、請求項１１に記載の方法。
13. 前記復号するステップが、
    前記複数の２ビット・グループのうちの最初のグループの第１ビットの前記補数と、前記複数の２ビット・グループのうちの最初のグループの第２ビットの前記補数とのＡＮＤ演算を行うことによって、第１のアクセス信号を形成するステップと、
    前記第１ビットの前記補数と前記第２ビットとのＡＮＤ演算を行うことによって、第２のアクセス信号を形成するステップと、
    前記第１ビットと前記第２ビットの前記補数とのＡＮＤ演算を行うことによって、第３のアクセス信号を形成するステップと、
    前記第１ビットと前記第２ビットとのＡＮＤ演算を行うことによって、第４のアクセス信号を形成するステップとを含む、請求項１１に記載の方法。
14. 前記形成するステップが、ハードウェア復号器によって行われる、請求項１３に記載の方法。
15. 前記送信するステップが、
    前記第１、第２、第３、及び第４のアクセス信号を、前記アクセス・ラインのうちの異なる１つずつに与えるステップを含む、請求項１３に記載の方法。
16. 一致ラインに結合した複数のメモリ・セルを含む連想メモリと、
    前記連想メモリに与えられた特定の入力が前記連想メモリ内に含まれているかどうかを前記一致ラインの抵抗レベルを監視することによって判定する、前記連想メモリに結合された一致チェック・デバイスと、
    入力アドレスを受信し、前記アドレス由来のビットのうちの少なくとも二つを四つの一意的出力に復号する、前記連想メモリに結合された復号器と
    を含む、メモリ・システム。
17. 第１の一意的出力が第１のアクセス・ラインに結合され、かつ第２の一意的出力が第２のアクセス・ラインに結合され、前記第１のアクセス・ライン及び前記第２のアクセス・ラインの両方が前記連想メモリ内の第１のメモリ・セルに接続される、請求項１６に記載のシステム。
18. 第３の一意的出力が第３のアクセス・ラインに結合され、かつ第４の一意的出力が第４のアクセス・ラインに結合され、前記第３のアクセス・ライン及び前記第４のアクセス・ラインの両方が前記連想メモリ内の第２のメモリ・セルに接続される、請求項１７に記載のシステム。
19. 前記複数のメモリ・セルが、相変化材料によって形成される、請求項１６に記載のシステム。
20. 前記連想メモリが、三値連想メモリである、請求項１７に記載のシステム。

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