JP2002334585A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002334585A
JP2002334585A JP2001135358A JP2001135358A JP2002334585A JP 2002334585 A JP2002334585 A JP 2002334585A JP 2001135358 A JP2001135358 A JP 2001135358A JP 2001135358 A JP2001135358 A JP 2001135358A JP 2002334585 A JP2002334585 A JP 2002334585A
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JP2001135358A
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Gen Kasai
弦 笠井
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Sony Corp
ソニー株式会社
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Abstract

(57)【要約】 【課題】記憶回路の素子数を削減した半導体記憶装置を
提供する。 【解決手段】図2に示す連想メモリセルにおいて磁気抵
抗素子TR101〜TR104はMRAMに用いられる
TMR膜であり、ビット線対(BL,/BL)、不一致
検出線MLおよび基準電流出力線MSLの電流磁界によ
る磁化方向に応じた抵抗値を有する。このメモリセルの
記憶データは磁気抵抗素子TR101およびTR102
に設定される抵抗の組み合わせに応じて設定される。磁
気抵抗素子TR103およびTR104は、磁気抵抗素
子の抵抗変化を検出するための比較基準用の一定抵抗で
ある。検索データ線対(SL,/SL)に入力される検
索データに応じて、トランジスタQn101、Qn10
3またはトランジスタQn102、Qn104が導通
し、検索データと記憶データとが不一致の場合、不一致
検出線MLおよび基準電流出力線の基準電位に対する抵
抗が不一致となる。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、例えば、磁気抵抗素子によってデータを記憶するC
AMセルを有する半導体記憶装置に関するものである。

【0002】

【従来の技術】データの検索を高速に処理できる機能を
有したメモリとして、連想メモリ(Associative Memor
y)が知られている。連想メモリは内容参照メモリ(Con
tent Addressable Memory:CAM)とも呼ばれ、デー
タの書き込みや読み出しといった通常のRAM(Random
Access Memory)が有する記憶機能のほかに、外部から
入力されたデータと一致するデータをメモリ内から検索
して、そのアドレスを出力する検索機能を有するメモリ
である。

【0003】CAMによれば、全記憶データの中から検
索対象のデータを僅か数クロック程度で検索可能であ
り、ソフトウェアに比べて検索速度は極めて高速である
ため、高速なデータ検索を行う種々の処理にCAMが利
用されている。例えば、ルーターにおいてメモリにキャ
ッシュされたIPアドレスを検索する用途や、仮想記憶
システムにおける仮想アドレスから物理アドレスへのア
ドレス変換を行なうTLB(Translation Lookaside Bu
ffer)、顔や指紋などのパターン認識を行う人工知能マ
シン、画像データの圧縮伸長処理など、さまざまな分野
にCAMが利用されている。

【0004】CAMは、一般のメモリと同様に、マトリ
クス状に配列されたメモリセルの集合体(CAMセルア
レイ)を有しており、その各メモリセルはSRAM(St
aticRAM)型やDRAM(Dynamic RAM)型のデータ記憶
回路に加えて、検索データと記憶データとの一致または
不一致を判定する論理回路(例えば排他的OR回路)な
どを含んでいる。またCAMには、メモリセルに論理
値’1’または論理値’0’の2値データが記憶される
2値CAM(Binary CAM)と、論理値’1’,論理値’
0’または論理値’x’(don't care)の3値データが
記憶される3値CAM(Ternary CAM)の2種類があ
る。3値CAMにおける論理値’x’は、データの検索
時において常に一致が判定される値である。

【0005】以下、DRAM型およびSRAM型の記憶
回路を有する従来の3値CAMについて、図15および
図16を参照しながら説明する。

【0006】図15は、DRAM型の記憶回路を有する
従来の3値CAMの構成例を示す回路図である。図15
に示す3値CAMセルは、n型MOSトランジスタQn
1〜n型MOSトランジスタQn6、キャパシタC1お
よびキャパシタC2を有する。

【0007】キャパシタC1は、一方の端子が電源電圧
Vccに、他方の端子がノードN1に接続されている。
キャパシタC2は、一方の端子が電源電圧Vccに、他
方の端子がノードN2に接続されている。

【0008】n型MOSトランジスタQn1は、ビット
線BLとノードN1との間にソース−ドレイン端子が接
続され、ワード線WLにゲートが接続されている。n型
MOSトランジスタQn2は、ビット線/BLとノード
N2との間にソース−ドレイン端子が接続され、ワード
線WLにゲートが接続されている。

【0009】n型MOSトランジスタQn3およびn型
MOSトランジスタQn4は、不一致検出線MLとグラ
ンド線GNDとの間にソース−ドレイン端子が直列接続
されている。n型MOSトランジスタQn3のゲートは
ノードN1に接続され、n型MOSトランジスタQn4
のゲートは検索データ線/SLに接続されている。n型
MOSトランジスタQn5およびn型MOSトランジス
タQn6は、不一致検出線MLとグランド線GNDとの
間にソース−ドレイン端子が直列接続されている。n型
MOSトランジスタQn5のゲートはノードN2に接続
され、n型MOSトランジスタQn6のゲートは検索デ
ータ線SLに接続されている。

【0010】上述した構成を有する図15の3値CAM
セルの一致検索動作について説明する。なお、以降の説
明においては、3値CAMセルの記憶データが値‘1’
の場合にノードN1がハイレベル、ノードN2がローレ
ベルとなり、値‘0’の場合には各々その逆のレベルと
なり、値‘x’の場合にはノードN1およびノードN2
がともにローレベルとなるものとする。また、検索デー
タが値‘1’の場合には検索データ線SLがハイレベ
ル、検索データ線/SLがローレベルとなり、値‘0’
の場合には各々その逆のレベルになるものとする。

【0011】記憶データが値‘1’で検索データが値
‘0’の場合、n型MOSトランジスタQn3およびn
型MOSトランジスタQn4のゲートがともにハイレベ
ルとなり、不一致検出線MLはこのn型MOSトランジ
スタQn3およびn型MOSトランジスタQn4を介し
てグランド線GNDに接続される。記憶データが値
‘0’、検索データが値‘1’の場合には、n型MOS
トランジスタQn5およびn型MOSトランジスタQn
6のゲートがともにハイレベルとなるので、不一致検出
線MLはグランド線GNDに接続される。

【0012】また、記憶データおよび検索データがとも
に値‘1’の場合、n型MOSトランジスタQn4およ
びn型MOSトランジスタQn5のゲートがローレベル
となってこれらのトランジスタが非導通状態となるた
め、不一致検出線MLはグランド線GNDに接続されな
い。記憶データおよび検索データがともに値‘0’の場
合には、n型MOSトランジスタQn3およびn型MO
SトランジスタQn6がともに非導通状態となるため、
不一致検出線MLはグランド線に接続されない。

【0013】記憶データが値‘x’の場合には、n型M
OSトランジスタQn3およびn型MOSトランジスタ
Qn5のゲートがローレベルとなってこれらのトランジ
スタが非導通状態となるため、不一致検出線MLはグラ
ンド線に接続されない。

【0014】このように、不一致検出線は、記憶データ
と検索データとが不一致の場合にグランド線と接続さ
れ、一致する場合および記憶データが値‘x’の場合に
はグランド線と接続されない。したがって、このメモリ
セルが複数接続された不一致検出線の一方の端から定電
流を供給した場合、接続されたメモリセルの中に1つで
も記憶データと検索データとが不一致のセルがあると、
この不一致検出線の他方の端の電圧はローレベルとな
り、全てが一致するとハイレベルとなる。すなわち、各
ワード線WLに対応するアドレスごとに不一致検出線M
Lのレベルを判定することにより、検索データと一致す
る記憶データのアドレスを検索することができる。以上
が図15に示す3値CAMセルによる一致検索動作の説
明である。

【0015】次に、SRAM型の記憶回路を有する従来
の3値CAMについて、図16の回路図を参照しながら
説明する。図16に示す3値CAMセルは、n型MOS
トランジスタQn7〜n型MOSトランジスタQn18
およびp型MOSトランジスタQp1〜p型MOSトラ
ンジスタQp4を有する。

【0016】p型MOSトランジスタQp1およびn型
MOSトランジスタQn7は、ノードN3を接続中点と
して、電源電圧Vccと基準電位との間にドレイン−ソ
ース端子が直列に接続されている。また、ゲートがとも
にノードN4に接続されている。p型MOSトランジス
タQp2およびn型MOSトランジスタQn8は、ノー
ドN4を接続中点として、電源電圧Vccと基準電位と
の間にドレイン−ソース端子が直列に接続されている。
また、ゲートがともにノードN3に接続されている。p
型MOSトランジスタQp1およびn型MOSトランジ
スタQn7と、p型MOSトランジスタQp2およびn
型MOSトランジスタQn8とは、ともにCMOSイン
バータを構成しており、このCMOSインバータの入力
と出力とがリング状に接続されて、第1の記憶回路が構
成されている。

【0017】n型MOSトランジスタQn9は、ビット
線BLとノードN3との間にソース−ドレイン端子が接
続されており、ゲートがワード線WLaに接続されてい
る。n型MOSトランジスタQn10は、ビット線/B
LとノードN4との間にソース−ドレイン端子が接続さ
れており、ゲートがワード線WLaに接続されている。

【0018】p型MOSトランジスタQp3およびn型
MOSトランジスタQn11は、ノードN5を接続中点
として、電源電圧Vccと基準電位との間にドレイン−
ソース端子が直列に接続されている。また、ゲートがと
もにノードN6に接続されている。p型MOSトランジ
スタQp4およびn型MOSトランジスタQn12は、
ノードN6を接続中点として、電源電圧Vccと基準電
位との間にドレイン−ソース端子が直列に接続されてい
る。また、ゲートがともにノードN5に接続されてい
る。p型MOSトランジスタQp3およびn型MOSト
ランジスタQn11と、p型MOSトランジスタQp4
およびn型MOSトランジスタQn12とは、ともにC
MOSインバータを構成しており、このCMOSインバ
ータの入力と出力とがリング状に接続されて、第2の記
憶回路が構成されている。

【0019】n型MOSトランジスタQn13は、ビッ
ト線BLとノードN5との間にソース−ドレイン端子が
接続されており、ゲートがワード線WLbに接続されて
いる。n型MOSトランジスタQn14は、ビット線/
BLとノードN6との間にソース−ドレイン端子が接続
されており、ゲートがワード線WLbに接続されてい
る。

【0020】n型MOSトランジスタQn15およびn
型MOSトランジスタQn17は、ノードN7を接続中
点として、不一致検出線MLと基準電位との間にソース
−ドレイン端子が接続されている。n型MOSトランジ
スタQn15のゲートはノードN4に接続され、n型M
OSトランジスタQn17のゲートは検索データ線SL
に接続されている。n型MOSトランジスタQn16お
よびn型MOSトランジスタQn18は、ノードN8を
接続中点として、不一致検出線MLと基準電位との間に
ソース−ドレイン端子が接続されている。n型MOSト
ランジスタQn16のゲートはノードN5に接続され、
n型MOSトランジスタQn18のゲートは検索データ
線/SLに接続されている。

【0021】上述した構成を有する図7の3値CAMセ
ルの一致検索動作について説明する。なお、以降の説明
においては、3値CAMセルの記憶データが値‘1’の
場合にノードN3およびノードN5がハイレベル、ノー
ドN4およびノードN6がローレベルとなり、値‘0’
の場合には各々その逆のレベルとなり、値‘x’の場合
にはノードN4およびノードN5がローレベル、ノード
N3およびノードN6がハイレベルとなるものとする。
また、検索データが値‘1’の場合には検索データ線S
Lがハイレベル、検索データ線/SLがローレベルとな
り、値‘0’の場合には各々その逆のレベルになるもの
とする。さらに、不一致検出線MLの一端には定電流が
供給されているものとする。

【0022】CAMセルの記憶データと検索データとの
一致検索が行われる場合、ワード線WLaおよびワード
線WLbはローレベルに設定され、上述した第1の記憶
回路および第2の記憶回路は記憶データが保持される状
態に設定される。

【0023】記憶データが論理値’0’で検索データが
論理値’1’の場合、ノードN4がハイレベルとなって
n型MOSトランジスタQn15はオン状態のとなり、
ノードN5がローレベルとなってn型MOSトランジス
タQn16はオフ状態となる。また、検索データ線SL
がハイレベルなのでn型MOSトランジスタQn17は
オン状態となり、検索データ線/SLがローレベルなの
でn型MOSトランジスタQn18はオフ状態となる。
したがって、n型MOSトランジスタQn15およびn
型MOSトランジスタQn17がともにオン状態とな
り、不一致検出線MLはローレベルとなる。検索データ
が論理値’0’で記憶データが論理値’1’の場合に
は、n型MOSトランジスタQn16およびn型MOS
トランジスタQn18がともにオン状態となり、不一致
検出線MLは同様にローレベルとなる。

【0024】検索データおよび記憶データがともに論理
値’1’の場合には、n型MOSトランジスタQn15
およびn型MOSトランジスタQn18がオフ状態とな
るため、不一致検出線MLはハイレベルに保持される。
検索データおよび記憶データがともに論理値’0’の場
合には、n型MOSトランジスタQn17およびn型M
OSトランジスタQn16がともにオフ状態となるた
め、不一致検出線MLは同様にハイレベルに保持され
る。

【0025】また、3値CAMセルの記憶データが論理
値’x’の場合には、ノードN4およびノードN5がと
もにローレベルとなって、n型MOSトランジスタQn
15およびn型MOSトランジスタQn16がともにオ
フ状態となる。したがって、検索データの値にかかわら
ず、不一致検出線MLはハイレベルに保持される。

【0026】このように、記憶データと検索データとが
不一致の場合に不一致検出線MLはローレベルとなり、
一致している場合にはハイレベルに保持される。また、
共通の不一致検出線MLと、これに並列接続された複数
のCAMセルのn型MOSトランジスタQn15〜n型
MOSトランジスタQn18とによって一種のNOR回
路が形成されており、この複数のCAMセルに1つでも
記憶データと検索データとが不一致になるCAMセルが
あると、共通の不一致検出線MLはローレベルになる。
したがって、各ワード線WLに対応するアドレスごとに
不一致検出線MLのレベルを判定することにより、検索
データと一致する記憶データのアドレスを検索すること
ができる。さらに、3値CAMセルに論理値’x’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線MLはハイレベルに保持され、検索データ
と記憶データとが一致しているものとして判定される。
以上が、図16に示す3値CAMセルの一致検索動作の
説明である。

【0027】

【発明が解決しようとする課題】ところで、図15に示
すDRAM型の3値CAMセルにおいては1つのメモリ
セルに6個のトランジスタと2つのキャパシタが必要で
あり、図16に示すSRAM型の3値CAMでは16個
のトランジスタが必要である。これは1メモリセルあた
り1トランジスタと1キャパシタで済むDRAMや、6
トランジスタで済むSRAMと比べると2倍以上の素子
数である。このように、従来のCAMは通常のRAMに
比べて多くの素子を必要とし、集積度が低い問題があ
る。したがって、CAMのメモリセルにおける素子数を
できるだけ減らし、集積度を向上させることが従来より
望まれていた。

【0028】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、従来に比べて少ない素子数で構成
できる半導体記憶装置を提供することにある。

【0029】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の第1の観点にかかる半導体記憶装置は、第
1の検索データ線および第2の検索データ線に入力され
る検索データと記憶データとの不一致の検出が可能な半
導体記憶装置であって、不一致検出線と、第1の記憶デ
ータの記憶時において第1の抵抗に設定され、第2の記
憶データの記憶時において上記第1の抵抗と異なる第2
の抵抗に設定され、第3の記憶データの記憶時におい
て、上記第1の抵抗または上記第2の抵抗に設定され、
上記不一致検出線に第1の端子が接続される第1の可変
抵抗素子と、第1の記憶データの記憶時において上記第
2の抵抗に設定され、第2の記憶データの記憶時におい
て上記第1の抵抗に設定され、第3の記憶データの記憶
時において上記第1の可変抵抗素子と同一の抵抗に設定
され、上記不一致検出線に第1の端子が接続される第2
の可変抵抗素子と、上記第1の可変抵抗素子の第2の端
子と基準電位との間に入出力端子が接続され、制御端子
が上記第1の検索データ線に接続される第1のスイッチ
と、上記第2の可変抵抗素子の第2の端子と上記基準電
位との間に入出力端子が接続され、制御端子が上記第2
の検索データ線に接続される第2のスイッチと、上記不
一致検出線と上記基準電位との間のインピーダンスと基
準インピーダンスとの比較結果に応じて、上記不一致を
検出する不一致検出回路とを有する。

【0030】本発明の第1の観点にかかる半導体記憶装
置によれば、上記記憶データは上記第1の可変抵抗素子
および上記第2の可変抵抗素子に設定される抵抗の組み
合わせに応じて設定される。また、上記検索データに応
じて、上記第1の可変抵抗素子および上記第2の可変抵
抗素子がそれぞれ上記第1のスイッチおよび上記第2の
スイッチを介して上記不一致検出線と上記基準電位との
間に接続される。したがって、上記検索データと上記記
憶データとの組み合わせに応じて上記不一致検出線と上
記基準電位との間のインピーダンスが変化する。上記不
一致検出回路において、当該変化するインピーダンスと
上記基準インピーダンスとが比較され、当該比較結果に
応じて上記不一致が検出される。

【0031】また、上記不一致検出回路は、上記不一致
検出線に第1の電流を供給する第1の電流供給回路と、
基準電流を出力する基準電流出力回路と、第1の入力端
子が上記不一致検出線に接続され、第2の入力端子に上
記基準電流を入力し、上記第1の入力端子と上記第2の
入力端子との入力電流の差に応じた不一致検出信号を出
力する電流差検出回路とを含んでも良い。この場合、上
記基準電流出力回路は、基準電流出力線と、上記基準電
流出力線に第2の電流を供給する第2の電流供給回路
と、第1の端子が上記基準電流出力線に接続され、上記
第1の抵抗または上記第2の抵抗に設定される第3の可
変抵抗素子および第4の可変抵抗素子と、上記第3の可
変抵抗素子の第2の端子と上記基準電位との間に入出力
端子が接続され、制御端子が上記第1の検索データ線に
接続される第3のスイッチと、上記第4の可変抵抗素子
の第2の端子と上記基準電位との間に入出力端子が接続
され、制御端子が上記第2の検索データ線に接続される
第4のスイッチとを含んでも良い。あるいは、上記基準
電流出力回路は、基準電流出力線と、上記基準電流出力
線に第2の電流を供給する第2の電流供給回路と、第1
の端子が上記基準電流出力線に接続され、上記第1の抵
抗または上記第2の抵抗に設定される第5の可変抵抗素
子と、上記第5の可変抵抗素子の第2の端子と上記基準
電位との間に入出力端子が接続され、上記不一致の検出
を行なう時に導通状態に設定される第5のスイッチとを
含んでも良い。

【0032】また、第1のビット線および第2のビット
線を有し、上記第1の可変抵抗素子は、上記第1のビッ
ト線および上記不一致検出線に流れる電流が発生する磁
界を受けて、当該電流の極性に応じた方向に磁化され、
当該磁化の方向に応じて上記第1の抵抗または上記第2
の抵抗に設定され、上記第2の可変抵抗素子は、上記第
2のビット線および上記不一致検出線に流れる電流が発
生する磁界を受けて、当該電流の極性に応じた方向に磁
化され、当該磁化の方向に応じて上記第1の抵抗または
上記第2の抵抗に設定されても良い。

【0033】本発明の第2の観点にかかる半導体記憶装
置は、第1の検索データ線および第2の検索データ線に
入力される検索データと記憶データとの不一致が検出可
能な半導体記憶装置であって、不一致検出線と、第1の
記憶データの記憶時において第1の抵抗に設定され、第
2の記憶データの記憶時において上記第1の抵抗と異な
る第2の抵抗に設定され、第3の記憶データの記憶時に
おいて、上記第1の抵抗または上記第2の抵抗に設定さ
れ、上記不一致検出線に第1の端子が接続される第1の
可変抵抗素子と、第1の記憶データの記憶時において上
記第2の抵抗に設定され、第2の記憶データの記憶時に
おいて上記第1の抵抗に設定され、第3の記憶データの
記憶時において上記第1の可変抵抗素子と同一の抵抗に
設定され、上記不一致検出線に第1の端子が接続される
第2の可変抵抗素子と、入出力端子が上記第1の可変抵
抗素子と直列接続され、制御端子が上記第1の検索デー
タ線に接続される第1のスイッチと、入出力端子が上記
第2の可変抵抗素子と直列接続され、制御端子が上記第
2の検索データ線に接続される第2のスイッチと、上記
不一致検出線の両端間のインピーダンスと基準インピー
ダンスとの比較結果に応じて、上記不一致を検出する不
一致検出回路とを有し、上記第1の可変抵抗素子と上記
第1のスイッチ回路との直列接続回路と、上記第2の可
変抵抗素子と上記第2のスイッチ回路との直列接続回路
とが並列接続され、当該並列接続回路が上記不一致検出
線に挿入される。

【0034】本発明の第2の観点にかかる半導体記憶装
置によれば、上記記憶データは上記第1の可変抵抗素子
および上記第2の可変抵抗素子に設定される抵抗の組み
合わせに応じて設定される。また、上記検索データに応
じて、上記第1の可変抵抗素子および上記第2の可変抵
抗素子がそれぞれ上記第1のスイッチおよび上記第2の
スイッチを介して上記不一致検出線に挿入される。した
がって、上記検索データと上記記憶データとの組み合わ
せに応じて上記不一致検出線の両端間のインピーダンス
が変化する。上記不一致検出回路において、当該変化す
るインピーダンスと上記基準インピーダンスとが比較さ
れ、当該比較結果に応じて上記不一致が検出される。

【0035】本発明の第3の観点にかかる半導体記憶装
置は、マトリクス状に配列される複数のメモリセルと、
上記マトリクスの同一行のメモリセルに接続される複数
の不一致検出線と、上記マトリクスの同一列のメモリセ
ルに接続される複数の第1の検索データ線および第2の
検索データ線と、上記不一致検出線と基準電位との間の
インピーダンスと基準インピーダンスとの比較結果に応
じて、上記第1の検索データ線および上記第2の検索デ
ータ線に入力される検索データと上記メモリセルの記憶
データとの不一致を検出する不一致検出回路とを有し、
上記メモリセルは、第1の記憶データの記憶時において
第1の抵抗に設定され、第2の記憶データの記憶時にお
いて上記第1の抵抗と異なる第2の抵抗に設定され、第
3の記憶データの記憶時において、上記第1の抵抗また
は上記第2の抵抗に設定され、上記不一致検出線に第1
の端子が接続される第1の可変抵抗素子と、第1の記憶
データの記憶時において上記第2の抵抗に設定され、第
2の記憶データの記憶時において上記第1の抵抗に設定
され、第3の記憶データの記憶時において上記第1の可
変抵抗素子と同一の抵抗に設定され、上記不一致検出線
に第1の端子が接続される第2の可変抵抗素子と、上記
第1の可変抵抗素子の第2の端子と基準電位との間に入
出力端子が接続され、制御端子が上記第1の検索データ
線に接続される第1のスイッチと、上記第2の可変抵抗
素子の第2の端子と上記基準電位との間に入出力端子が
接続され、制御端子が上記第2の検索データ線に接続さ
れる第2のスイッチとを有する。

【0036】本発明の第4の観点にかかる半導体記憶装
置は、マトリクス状に配列される複数のメモリセルと、
上記マトリクスの同一行のメモリセルに接続される複数
の不一致検出線と、上記マトリクスの同一列のメモリセ
ルに接続される複数の第1の検索データ線および第2の
検索データ線と、上記不一致検出線と基準電位との間の
インピーダンスと、基準インピーダンスとの比較結果に
応じて、上記第1の検索データ線および上記第2の検索
データ線に入力される検索データと上記メモリセルの記
憶データとの不一致を検出する不一致検出回路とを有
し、上記メモリセルは、第1の記憶データの記憶時にお
いて第1の抵抗に設定され、第2の記憶データの記憶時
において上記第1の抵抗と異なる第2の抵抗に設定さ
れ、第3の記憶データの記憶時において、上記第1の抵
抗または上記第2の抵抗に設定され、上記不一致検出線
に第1の端子が接続される第1の可変抵抗素子と、第1
の記憶データの記憶時において上記第2の抵抗に設定さ
れ、第2の記憶データの記憶時において上記第1の抵抗
に設定され、第3の記憶データの記憶時において上記第
1の可変抵抗素子と同一の抵抗に設定され、上記不一致
検出線に第1の端子が接続される第2の可変抵抗素子
と、入出力端子が上記第1の可変抵抗素子と直列接続さ
れ、制御端子が上記第1の検索データ線に接続される第
1のスイッチと、入出力端子が上記第2の可変抵抗素子
と直列接続され、制御端子が上記第2の検索データ線に
接続される第2のスイッチと、上記不一致検出線の両端
間のインピーダンスと基準インピーダンスとの比較結果
に応じて、上記不一致を検出する不一致検出回路とを有
し、上記第1の可変抵抗素子と上記第1のスイッチ回路
との直列接続回路と、上記第2の可変抵抗素子と上記第
2のスイッチ回路との直列接続回路とが並列接続され、
当該並列接続回路が上記不一致検出線に挿入される。

【0037】

【発明の実施の形態】<第1の実施形態>以下、本発明
の第1の実施形態について、図1〜図8を参照して説明
する。図1は、本発明に係る連想メモリの一構成例を示
す概略的なブロック図である。図1に示す連想メモリ
は、アドレス制御部1、CAMセルアレイ2、データ入
力部3、不一致検出部4、検索結果レジスタ5およびプ
ライオリティエンコーダ6を有する。

【0038】アドレス制御部1は、外部から入力される
アドレスデータEX_ADDまたはプライオリティエン
コーダ6において選択された検索結果のアドレスデータ
M_ADDを入力し、データの書き込み時や一致検索時
において、この入力したアドレスデータに対応する不一
致検出線MLi(iは1≦i≦mの任意の自然数を示
す)を選択して電流を流す。

【0039】CAMセルアレイ2は、後述する図2のC
AMセルがマトリクス状に配列されたm行n列のメモリ
セルアレイである。各CAMセルは、マトリクスの各行
に対応する不一致検出線ML1〜不一致検出MLmにそ
れぞれ接続されている。また各CAMセルは、マトリク
スの各列に対応するビット線対(BL1,/BL1)〜
ビット線対(BLn,/BLn)、検索データ線対(S
L1,/SL1)〜検索データ線対(SLn,/SL
n)にそれぞれ接続されている。データの書き込み時に
は、アドレス制御部1の選択によって電流が流れる不一
致検出線に接続される各CAMセルのみが書き込み可能
状態となり、入力部3から供給されるビット線対の電流
極性に応じた3値データがこれらのCAMセルに書き込
まれる。一致検索時には、データ入力部3から各検索デ
ータ線対に出力される検索データと、1行のCAMセル
に記憶されるデータとの一致または不一致を行ごとに判
定する。そして、検索データと記憶データの一致または
不一致に応じて各行に対応する不一致検出線と所定の基
準電位(例えば回路のグランド電位)との間のインピー
ダンス、あるいは不一致検出線の両端間のインピーダン
スを変化させる。

【0040】データ入力部3は、CAMセルアレイ2に
書き込みデータや検索データを入力するためのブロック
である。データの書き込み時には、書き込みデータの各
ビット値に応じて、各ビット線対に供給する書き込み電
流の極性を設定する。例えば、ビット値が‘1’のとき
のビット線BLjおよびビット線/BLj(jは1≦j
≦nの任意の自然数)の電流極性をそれぞれ正方向およ
び負方向とした場合、ビット値が‘0’のときの電流極
性をそれぞれ負方向および正方向に反転させる。これに
より、ビット値が‘1’の場合と‘0’の場合とで異な
った方向の磁界が、各CAMセルの磁気抵抗素子に印加
される。また一致検索時には、各ビット線対の電流を遮
断あるいは所定値以下に低減させるとともに、検索デー
タの各ビット値に応じた信号を各検索データ線対に供給
する。例えば、ビット値が‘1’のときに検索データ線
SLjおよび検索データ線/SLjをそれぞれハイレベ
ルおよびローレベルに設定し、‘0’のときにそれぞれ
ローレベルおよびハイレベルに設定する。

【0041】不一致検出部4は、各不一致検出線と基準
電位との間のインピーダンス、あるいは各不一致検出線
の両端間のインピーダンスを基準のインピーダンスと比
較する。そして、この比較結果に基づいて、各不一致検
出に接続されるCAMセルの記憶データと検索データと
の一致または不一致を判定し、判定結果に応じた一致検
索信号SM1〜一致検索信号SMmを出力する。

【0042】検索結果レジスタ5は、一致検索時に一致
検索線から出力される一致検索信号SM1〜一致検索信
号SMmを一時的に保持する。プライオリティエンコー
ダ6は、検索結果レジスタ4に保持された一致検索信号
の判定結果から一致が判定された行を抽出するととも
に、抽出される行が複数の場合、あらかじめ設定された
優先順位に基づいてこの複数行から1つの行を選択す
る。そして、選択した行をアドレスデータに変換し、検
索結果アドレスM_ADDとしてアドレスラインに出力
する。

【0043】上述した構成を有する図1の連想メモリに
よれば、データの書き込み時において、外部から供給さ
れるアドレスデータEX_ADDあるいは検索結果のア
ドレスデータM_ADDに応じた不一致検出線MLiが
アドレス制御部1により選択され、この選択された不一
致検出線MLiに電流が流れる。これにより、この不一
致検出線に接続されるCAMセルが書き込み可能状態と
なる。この状態で、データ入力部3により書き込みデー
タの各ビット値に応じた極性の電流が各ビット線対に供
給され、不一致検出線MLiの電流による磁界とビット
線対の電流による磁界との合成磁界が、各CAMセルの
後述する磁気抵抗素子に印加される。磁気抵抗素子は、
この合成磁界によって磁化され、磁化の方向に応じた抵
抗値に設定される。

【0044】一致検索時には、全てのビット線対の電流
が遮断あるいは低減された状態で、データ入力部3から
各検索データ線対に検索データが出力され、この検索デ
ータと1行のCAMセルの記憶データとの一致または不
一致が判定される。一致が判定される行と不一致が判定
される行とでは、不一致検出線と基準電位間のインピー
ダンス、あるいは不一致検出線両端間のインピーダンス
が異なる。1行の全てのCAMセルにおいて一致が判定
される場合と、1つでも不一致を判定するCAMセルが
含まれる場合とにおける上述のインピーダンスの違い
が、不一致検出部4において検出され、この検出結果に
応じた一致検索信号SMiが行ごとに生成される。この
一致検索信号SMiは検索結果レジスタ4に保持され、
一致する行のアドレスデータが検索結果アドレスM_A
DDとしてプライマリエンコーダ6から出力される。一
致する行が複数ある場合には、所定の優先順位に基づい
て選択された行のアドレスデータが出力される。

【0045】次に、上述したCAMセルアレイ2を構成
するCAMセルと、不一致検出部4の構成例について、
図2〜図4を参照して詳細に説明する。図2は、本発明
の第1の実施形態に係る連想メモリのメモリセル(CA
Mセル)の構成例を示す第1の回路図である。図2に示
すCAMセルは、n型MOSトランジスタQn101〜
n型MOSトランジスタQn104、および磁気抵抗素
子TR101〜磁気抵抗素子TR104を有する。

【0046】磁気抵抗素子TR101は、一方の端子が
不一致検出線MLに接続され、他方の端子がn型MOS
トランジスタQn101のドレインに接続されている。
n型MOSトランジスタQn101のソースは基準電位
に接続され、ゲートは検索データ線SLに接続されてい
る。磁気抵抗素子TR102は、一方の端子が不一致検
出線MLに接続され、他方の端子がn型MOSトランジ
スタQn102のドレインに接続されている。n型MO
SトランジスタQn102のソースは基準電位に接続さ
れ、ゲートは検索データ線/SLに接続されている。

【0047】磁気抵抗素子TR103は、一方の端子が
基準電流出力線MSLに接続され、他方の端子がn型M
OSトランジスタQn103のドレインに接続されてい
る。n型MOSトランジスタQn103のソースは基準
電位に接続され、ゲートは検索データ線SLに接続され
ている。磁気抵抗素子TR104は、一方の端子が不一
致検出線MSLに接続され、他方の端子がn型MOSト
ランジスタQn104のドレインに接続されている。n
型MOSトランジスタQn104のソースは基準電位に
接続され、ゲートは検索データ線/SLに接続されてい
る。

【0048】図3は、磁気抵抗素子を用いた記憶回路の
一例を説明するための断面図である。図2と同一の符号
はそれぞれ対応する構成要素を示しており、例えば、図
2における磁気抵抗素子TR101、n型MOSトラン
ジスタQn101、不一致検出線MLおよびビット線B
Lからなる回路ブロックの断面図に対応する。

【0049】p型シリコン基板11の表面層上に、n型
MOSトランジスタのドレインとなるn+拡散層12
と、このソースとなるn+拡散層13とがp型のチャネ
ル領域を挟んで対向して形成されている。このp型チャ
ネル領域上には酸化絶縁膜14を介してゲート電極15
が設けられている。n+拡散層13は、コンタクト16
を介して第1層の金属配線17に接続されており、この
金属配線17は回路のグランドに接地されている。また
n+拡散層12は、コンタクト18を介して第1層の金
属配線19に接続され、この金属配線19はコンタクト
20を介して第2層の金属配線21に接続される。さら
にこの金属配線21はコンタクト22、配線23を介し
て磁気抵抗素子24の下面に接続されている。磁気抵抗
素子24の上面は、紙面の水平方向に延びる不一致検出
線MLと接続され、磁気抵抗素子24の下面近傍には、
非磁性体である配線23、絶縁体25を介して紙面の垂
直方向に延びるビット線BLが配置されている。

【0050】磁気抵抗素子24は、例えばMRAM(Ma
gnetoresistive Random Access Memory)に用いられる
TMR(Tunnel Magnetoresistive)膜によって構成さ
れる。TMR膜は、例えばFeやCo、Niなどの成分
からなる2つの強磁性層でアルミナなどの非磁性体の絶
縁膜を挟んだ構造を有しており、2つの強磁性層の磁化
方向に応じて膜の垂直方向に流れるトンネル電流の抵抗
が変化する性質を有している。すなわち、2つの強磁性
層の磁化方向が同一の場合に抵抗値が減少し、反対の場
合に抵抗値が増大する。

【0051】そこで、不一致検出線ML側の強磁性層の
磁化方向を固定化させ、ビット線BL(またはビット線
/BL)側の強磁性層の磁化方向をビット線電流による
磁界に応じて変化させることにより、TMR膜の抵抗を
小さい抵抗Rまたは大きい抵抗(R+ΔR)に変化させ
ることができる。

【0052】磁化方向が固定される不一致検出線ML側
の強磁性層には、例えばFeMnなどの反磁性層が面に
接して設けられる。これにより磁性層の保持力が強化さ
れ、ビット線電流の磁界に影響されずに磁化方向が固定
される。また、磁化方向が変化するビット線BL側の強
磁性層は、ビット線電流の磁界のみでは磁化方向が反転
されず、不一致検出線電流の磁界とビット線電流の磁界
との合成磁界によって磁化方向が反転されるように、適
切な保持力に設定される。これにより、複数の行のうち
不一致検出線に電流が流れる行のCAMセルのみをデー
タ書き換え可能状態に設定できる。

【0053】なお、上述とは逆に、ビット線側の強磁性
層の磁化方向を固定化させ、不一致検出線側の強磁性層
の磁化方向を不一致検出線電流の磁界に応じて変化させ
ても良い。この場合にも、不一致検出線に電流が流れる
行のCAMセルのみを記憶データ書き換え可能状態に設
定できる。

【0054】図4は、共通の不一致検出線に接続される
図2のCAMセルおよび不一致検出部4の一構成例を示
す回路図であり、図4と図2の同一符号は同一の構成要
素を示す。また、この不一致検出線に接続される不一致
検出部4の回路ブロックは、p型MOSトランジスタQ
p101、p型MOSトランジスタQp102、差動増
幅回路100および定電流回路101を有する。

【0055】図4に示す回路図においては、共通の不一
致検出線MLiおよび基準電流出力線MSLiに図2の
CAMセルがn個接続されている。不一致検出線MLi
および基準電流出力線MSLiの一端には、それぞれp
型MOSトランジスタQp102およびp型MOSトラ
ンジスタQp101のドレイン−ソース端子を介して電
源電圧Vccから一定の電流Ipが供給されている。p
型MOSトランジスタQp101およびp型MOSトラ
ンジスタQp102のゲートは、いずれも一致検索時お
よびデータ書き込み時にローレベルとなるプルアップ信
号線/Spに接続されている。p型MOSトランジスタ
Qp101およびp型MOSトランジスタQp102の
ドレインはそれぞれ差動増幅回路100の2つの入力端
子に接続され、差動増幅回路100の出力端子からは一
致検索信号SMiが出力されている。また、p型MOS
トランジスタQp102の一端と基準電位との間には定
電流回路101が接続され、電流Ipの一部がこの定電
流回路100の電流Isとして基準電位に流れている。

【0056】上述した構成を有する図2〜図4に示した
CAMセルおよび不一致検出部4のデータ書き込み時お
よび一致検索時における動作について説明する。データ
書き込み時において、各検索データ線対はいずれもロー
レベルに設定され、n型MOSトランジスタQn101
〜n型MOSトランジスタQn104は全てオフ状態に
設定される。またプルアップ信号/Spはローレベルに
設定されてp型MOSトランジスタQp101およびp
型MOSトランジスタQp102が導通し、不一致検出
線および基準電流出力線は不一致検出部4側において電
源電圧Vccにプルアップされる。

【0057】この状態で、書き込みアドレスに応じて選
択された不一致検出線MLiの一端がアドレス制御部1
によりプルダウンされ、選択された不一致検出線MLi
電流が供給される。電流が供給された不一致検出線に接
続されるCAMセルは、書き込み可能状態に設定され
る。また、データ入力部3において、書き込みデータの
各ビット値に応じて極性が設定された電流が、各ビット
線対に供給される。ビット線対に流れる電流の極性に応
じて、書き込み可能状態に設定されたCAMセルの磁気
抵抗素子TR101および磁気抵抗素子TR102は抵
抗Rまたは抵抗(R+ΔR)に設定される。各CAMセ
ルには、これらの磁気抵抗素子に設定される抵抗の組み
合わせに応じた3値のデータが記憶される。

【0058】なお、磁気抵抗素子TR103および磁気
抵抗素子TR104の抵抗は、後述するように、書き込
みデータとは無関係に抵抗Rまたは抵抗(R+ΔR)に
固定される。したがって、ビット線対に電流が流れるデ
ータ書き込み時には、この固定化された抵抗が変化しな
いように各基準電流出力線の電流が遮断または所定値以
下に低減される。これらの磁気抵抗素子に対する抵抗の
設定は、アドレス制御部1による不一致検出線MLiの
プルダウンが解除され、全ての不一致検出線の電流が遮
断された状態において、磁気抵抗素子TR101および
磁気抵抗素子TR102と同様に行なわれる。または、
ビット線対および不一致検出線の電流による磁界で抵抗
が変化しないように、上述したTMR膜における強磁性
層の磁化方向を所定の方向に固定させても良い。

【0059】一致検索時において、プルアップ信号/S
pは、データ書き込み時と同様にローレベルに設定さ
れ、これにより不一致検出線MLiおよび基準電流出力
線MSLiは不一致検出部4側において電源電圧Vcc
にプルアップされる。また、各検索データ線対の信号レ
ベルは、データ入力部3によって検索データの各ビット
値に応じたレベルに設定される。例えば、ビット値が
‘1’の場合に検索データ線SLjがハイレベル、検索
データ線/SLjがローレベルに設定され、‘0’の場
合にはそれぞれその逆のレベルに設定される。これによ
り、n型MOSトランジスタQn101およびn型MO
SトランジスタQn103、またはn型MOSトランジ
スタQn102およびn型MOSトランジスタQn10
4の何れか一方が導通状態になる。

【0060】図5は、図4に示すCAMセルおよび不一
致検出部4による一致検索動作について説明するための
図である。図5の例においては、記憶データが‘0’の
場合には磁気抵抗素子TR101が抵抗(R+ΔR)、
磁気抵抗素子TR102が抵抗Rに設定され、記憶デー
タが‘1’の場合にはその逆に設定され、記憶データが
‘x’の場合には磁気抵抗素子TR101および磁気抵
抗素子TR102がいずれも抵抗Rに設定される。磁気
抵抗素子TR103および磁気抵抗素子TR104の抵
抗は、いずれも抵抗Rに固定される。

【0061】また図5の例においては、導通するn型M
OSトランジスタに接続される磁気抵抗素子が抵抗Rに
設定されている場合、磁気抵抗素子には電流Iが流れ、
抵抗(R+ΔR)に設定されている場合には電流Iより
も電流ΔIだけ小さい電流(I−ΔI)が流れる。した
がって、1つのCAMセルに対して、不一致検出線ML
iから基準電位には電流Iまたは電流(I−ΔI)が流
れ、基準電流出力線MSLiから基準電位は一定の電流
Iが流れる。

【0062】図5aに示すように、記憶データが‘0’
で検索データが‘1’の場合には、抵抗(R+ΔR)に
設定された磁気抵抗素子TR101に接続されるn型M
OSトランジスタQn101が導通するので、不一致検
出線MLiから基準電位に電流(I−ΔI)が流れる。
記憶データが‘0’で検索データが‘0’の場合には電
流Iが流れる。また図5bに示すように、記憶データが
‘1’で検索データが‘0’の場合には、抵抗(R+Δ
R)に設定された磁気抵抗素子TR102に接続される
n型MOSトランジスタQn102が導通するので、不
一致検出線MLiから基準電位に電流(I−ΔI)が流
れる。記憶データが‘1’で検索データが‘1’の場合
には電流Iが流れる。また図5cに示すように、記憶デ
ータが‘x’の場合には、検索データの値に依らず抵抗
Rに設定された磁気抵抗素子に電流が流れるため、不一
致検出線MLiから基準電位には電流Iが流れる。すな
わち、記憶データと検索データとが一致するCAMセ
ル、および記憶データが‘x’のCAMセルにおいて
は、不一致検出線MLiから基準電位に電流Iが流れ、
一致しないCAMセルにおいては電流(I−ΔI)が流
れる。

【0063】図4において、基準電流出力線MSLiか
ら差動増幅回路100に流れ込む電流I1は、次式のよ
うに表すことができる。

【0064】

【数1】I1 = Ip−n×I ・・・(1)

【0065】また、不一致検出線MLiから差動増幅回
路100に流れ込む電流I2は、不一致を判定するCA
Mセルがk個ある場合において、次式のように表すこと
ができる。

【0066】

【数2】 I2 = Ip−(n−k)×I−k×(I−ΔI)−Is ・・・(2)

【0067】したがって、式(1)および式(2)よ
り、差動増幅回路100に入力される差動電流Idは、
次式のように表すことができる。

【0068】

【数3】 Id = I1−I2 = Is−k×ΔI ・・・(3)

【0069】不一致検出線MLiに接続される全てのC
AMセルにおいて記憶データと検索データとの一致が判
定される場合、すなわちk=0の場合には、式(3)よ
り差動電流Idが電流Isと等しくなる。また、1つで
も不一致を判定するCAMセルがある場合、すなわちk
≧1の場合には、電流Isが電流ΔIより小さく設定さ
れている(すなわちIs<ΔI)とすると、k=0の場
合に対して差動電流Idの極性が反転する。したがっ
て、差動電流Idが差動増幅回路100の大きな増幅率
で増幅されることにより、差動電流Idの極性に応じて
ハイレベルまたはローレベルとなる一致検索信号SMi
が生成される。この一致検索信号SMiのレベルに基づ
いて、1行のCAMセルの記憶データと検索データとが
完全に一致しているか否かを判定できる。

【0070】定電流回路101による電流Isは、上述
のようにk=0の場合とk≧1の場合とで差動電流Id
の極性を反転させるための電流であり、抵抗Rと抵抗
(R+ΔR)との抵抗差ΔRに応じた電流差ΔIよりも
十分小さな電流に設定されるとともに、増幅回路100
の出力レベルを確定させる最小の差動電流よりも大きな
電流に設定される。

【0071】一般にTMR膜は抵抗値のばらつきが大き
いことが知られているので、抵抗Rと抵抗(R+ΔR)
との抵抗差ΔRが小さい場合には、抵抗値のばらつきと
抵抗差ΔRとを識別することが難しくなり、一致・不一
致の判定を誤る確率が高くなる。この抵抗値のばらつき
の影響を小さくするために、図2のCAMセルにおいて
は、一致判定時に不一致検出線MLから基準電位へ流れ
る電流Iと同等の電流を基準電流出力線MSLから基準
電位へ流すための回路ブロックとして、磁気抵抗素子T
R103、n型MOSトランジスタQn103、磁気抵
抗素子TR104およびn型MOSトランジスタQn1
04を各CAMセルに設けている。この回路ブロックに
よって、一行の全CAMセルで一致判定される場合に不
一致検出線MLと基準電位との間に挿入されるインピー
ダンスと近似する基準インピーダンスが、基準電流出力
線MSLと基準電位との間に挿入される。この基準イン
ピーダンスに応じた基準電流I1が差動増幅回路100
に入力され、不一致検出線ML−基準電位間のインピー
ダンスに応じた電流I2と比較され、この比較結果に基
づいて1行のCAMセルの記憶データと検索データとの
一致判定が行われる。すなわち、基準電流出力線MSL
−基準電位間の基準インピーダンスと、不一致検出線M
L−基準電位間のインピーダンスとの比較により一致判
定が行われる。

【0072】このように、各CAMセルには、データを
記憶するための磁気抵抗素子とトランジスタとからなる
回路ブロックに加えて、抵抗差ΔRを検出する際の基準
となるインピーダンスを基準電流出力線MSL−基準電
位間に挿入するための回路ブロックが設けられている。
図2においては、データ記憶用の回路ブロックと、基準
インピーダンス生成用の回路ブロックとが同一セル内に
近接して配置され、さらに同一の構成を有しているた
め、基準インピーダンスの近似精度が高められている。

【0073】図2のCAMセルには上述のような利点が
ある一方で、CAMセルを構成する素子数が多くなって
しまう問題点もある。基準インピーダンスの精度を幾分
落とすことが可能な場合には、図6に示す構成のCAM
セルを用いて素子数を削減させても良い。図6は、第1
の実施形態に係るCAMセルの構成例を示す第2の回路
図であり、図6と図2の同一符号は同一の構成要素を示
している。この図に示すCAMセルは、図2のCAMセ
ルに対して、基準インピーダンス生成用の回路ブロック
における磁気抵抗素子およびn型MOSトランジスタが
それぞれ1つずつ削減されている。そして、この削減さ
れた回路ブロックの代わりに、基準電流出力線MSLに
一方の端子が接続され、ビット線BLの電流に応じて抵
抗値が可変される磁気抵抗素子TR105と、この磁気
抵抗素子TR105の他方の端子と基準電位との間にド
レイン−ソース端子が接続されたn型MOSトランジス
タQn105とからなる回路ブロックが設けられてい
る。n型MOSトランジスタQn105のゲートには、
一致検索時にハイレベルとなる信号Ssが入力されてい
る。

【0074】図6の磁気抵抗素子TR105およびn型
MOSトランジスタQn105からなる回路ブロック
も、図2と同様な基準インピーダンスを生成する回路ブ
ロックであるが、図6の回路ブロックの場合、図2のよ
うに検索データ線SLおよび検索データ線/SLのレベ
ルに応じて2つの磁気抵抗素子を切り換える構成ではな
く、1つの磁気抵抗素子を用いて基準インピーダンスを
生成する構成となっている点が図2の回路ブロックと異
なっている。これにより、同一セル内の磁気抵抗素子T
R101および磁気抵抗素子TR102と近似する基準
インピーダンスを生成できるとともに、図2のCAMセ
ルと比べて回路の素子数を削減できる。

【0075】なお、磁気抵抗素子TR105は、図2の
磁気抵抗素子TR103および磁気抵抗素子TR104
と同様に抵抗Rまたは抵抗(R+ΔR)に固定されるの
で、データ書き込み時において基準電流出力線MSLの
電流は遮断されるか、または所定値以下に低減される。
この磁気抵抗素子TR105に対する抵抗の設定は、逆
に不一致検出線MLの電流が遮断、または所定値以下に
低減された状態で、磁気抵抗素子TR101および磁気
抵抗素子TR102と同様に行われる。または、ビット
線対および不一致検出線MLの電流による磁界で抵抗が
変化しないように、上述したTMR膜における強磁性層
の磁化方向を所定の方向に固定化させても良い。

【0076】抵抗差ΔRが磁気抵抗素子の抵抗ばらつき
に対して十分大きい場合には、図2および図6のCAM
セルにおける基準インピーダンス生成用の回路ブロック
を全て削除し、その代わりに、共通の不一致検出線ML
に接続されるCAMセルに対して共通の基準インピーダ
ンス生成用の回路ブロックをCAMセル外部に設けた図
7および図8に示すCAMセルおよび不一致検出部を用
いても良い。図7は、第1の実施形態に係るCAMセル
の構成例を示す第3の回路図であり、この図7に示すC
AMセルは、図2のCAMセルにおける基準データ生成
用の回路ブロック(磁気抵抗素子TR103、磁気抵抗
素子TR104、n型MOSトランジスタQn103、
n型MOSトランジスタQn104)が削除された構成
を有している。

【0077】図8は、共通の不一致検出線MLiに接続
される図7のCAMセルと不一致検出部4の一構成例を
示す回路図であり、図4と図8の同一符号は同一の構成
要素を示す。図8に示すように、共通の不一致検出線M
Liに図7のCAMセルがn個接続されている。不一致
検出線MLiの一端には、p型MOSトランジスタQp
102のドレイン−ソース端子を介して電源電圧Vcc
から一定の電流Ipが供給され、この電流Ipの一部は
定電流回路101の電流Isとして基準電位に流れてい
る。この不一致検出線MLiの一端は、差動増幅回路1
00の一方の入力端子に接続されている。差動増幅回路
100の他方の入力端子には、p型MOSトランジスタ
Qp101のドレイン−ソース端子を介して電源電圧V
ccから一定の電流Ipが供給され、この電流の一部は
定電流回路102の電流(n×I)として基準電位に流
れている。電流Iは、各CAMセルの磁気抵抗素子の抵
抗Rによって不一致検出線MLiから基準電位に流れる
電流であり、電流(n×I)は、全てのCAMセルにお
いて一致が判定された場合に不一致検出線MLiからC
AMセルを介して基準電位に流れる電流に近似する基準
電流である。p型MOSトランジスタQp101および
p型MOSトランジスタQp102のゲートは、いずれ
も一致検索時およびデータ書き込み時にローレベルとな
るプルアップ信号線/Spに接続されている。

【0078】図7・図8に示すCAMセルおよび不一致
検出部は、一致判定時において不一致検出線MLから基
準電位に流れる電流を近似する基準電流をCAMセル外
部に設けた定電流回路102によって各セル共通に生成
している点を除けば、図3・図4に示すCAMセルおよ
び不一致検出部と同様なデータ書き込み動作および一致
検索動作を行なう。図4の不一致検出部4に比べて基準
電流の精度が低下するが、CAMセルを構成する素子の
数を削減できる利点がある。

【0079】<第2の実施形態>次に、本発明の第2の
実施形態について、図9〜図14を参照して説明する。
第1の実施形態と第2の実施形態との違いは、第1の実
施形態のCAMセルにおいてデータ記憶用の磁気抵抗素
子が不一致検出線と基準電位との間に接続されているの
に対し、第2の実施形態において磁気抵抗素子が不一致
検出線に直列に挿入されていることにある。連想メモリ
の全体構成については図1と同様であるのでこれについ
ての説明は割愛し、以下、第1の実施形態と異なるCA
Mセルおよび不一致検出部4の構成および動作について
説明する。

【0080】図9は、本発明の第2の実施形態に係るC
AMセルの構成例を示す第1の回路図である。図9に示
すCAMセルは、n型MOSトランジスタQn201〜
n型MOSトランジスタQn204、および磁気抵抗素
子TR201〜磁気抵抗素子TR204を有する。

【0081】磁気抵抗素子TR201とn型MOSトラ
ンジスタQn201のソース−ドレイン端子との直列接
続回路は、磁気抵抗素子TR202とn型MOSトラン
ジスタQn202のソース−ドレイン端子との直列接続
回路と並列接続されており、この並列接続回路が不一致
検出線MLに直列に挿入されている。また、磁気抵抗素
子TR203とn型MOSトランジスタQn203のソ
ース−ドレイン端子との直列接続回路は、磁気抵抗素子
TR204とn型MOSトランジスタQn204のソー
ス−ドレイン端子との直列接続回路と並列接続されてお
り、この並列接続回路が基準電流出力線MSLに直列に
挿入されている。n型MOSトランジスタQn201お
よびn型MOSトランジスタQn203のゲートは検索
データ線SLに接続され、n型MOSトランジスタQn
202およびn型MOSトランジスタQn204のゲー
トは検索データ線/SLに接続されている。

【0082】また、磁気抵抗素子TR201は、ビット
線/BLとワード線WLとの交点の近傍に配置され、磁
気抵抗素子TR202は、ビット線BLとワード線WL
との交点の近傍に配置されている。磁気抵抗素子TR2
03は、ビット線/BLとワード線WSLとの交点の近
傍に配置され、磁気抵抗素子TR204は、ビット線B
Lとワード線WSLとの交点の近傍に配置されている。

【0083】図10は、共通の不一致検出線MLiに接
続される図9のCAMセルおよび不一致検出部の一構成
例を示す回路図である。図10に示す回路図において
は、共通の不一致検出線MLiおよび基準電流出力線M
SLiに図2のCAMセルがn個直列に挿入されてい
る。不一致検出線MLiおよび基準電流出力線MSLi
の一端には、それぞれp型MOSトランジスタQp20
2およびp型MOSトランジスタQp201のドレイン
−ソース端子を介して電源電圧Vccから一定の電流I
pが供給されている。p型MOSトランジスタQp20
1およびp型MOSトランジスタQp202のゲート
は、いずれも一致検索時にローレベルとなるプルアップ
信号線/Spに接続されている。p型MOSトランジス
タQp201およびp型MOSトランジスタQp202
のドレインはそれぞれ差動増幅回路200の2つの入力
端子に接続され、差動増幅回路100の出力端子からは
一致検索信号SMiが出力されている。また、基準電流
出力線MSLの一端には、n個のCAMセルと直列に抵
抗Rsの抵抗素子201が挿入されている。

【0084】上述した構成を有する図9および図10に
示したCAMセルおよび不一致検出部4の、データ書き
込み時および一致検索時における動作について説明す
る。

【0085】データ書き込み時において、書き込みアド
レスに応じて選択されたワード線WLiに、アドレス制
御部1によって電流が供給される。このワード線WLi
の電流が発生する磁界により、ワード線WLi上のCA
Mセルが書き込み可能状態に設定される。

【0086】また、書き込みデータの各ビット値に応じ
て極性が設定された電流が、データ入力部3によって各
ビット線対に供給される。ビット線対に流れる電流の極
性に応じて、書き込み可能状態に設定されたCAMセル
の磁気抵抗素子TR201および磁気抵抗素子TR20
2は抵抗Rまたは抵抗(R+ΔR)に設定される。各C
AMセルには、これらの磁気抵抗素子に設定される抵抗
の組み合わせに応じた3値のデータが記憶される。

【0087】なお、磁気抵抗素子TR303および磁気
抵抗素子TR304の抵抗は、書き込みデータとは無関
係に抵抗Rまたは抵抗(R+ΔR)に固定される。した
がって、データの書き込み時には、磁気抵抗素子TR3
03および磁気抵抗素子TR304の抵抗が変化しない
ように、基準電流出力線MSLの電流は遮断または所定
値以下に低減される。

【0088】また、磁気抵抗素子TR303および磁気
抵抗素子TR304に対する抵抗の設定は、ワード線W
SLに所定の電流を流すとともに、各ビット線対に所定
の電流を流すことにより行なわれる。磁気抵抗素子TR
303および磁気抵抗素子TR304の抵抗値は固定値
なので、例えば、ビット線対および不一致検出線の電流
による磁界で抵抗が変化しないように、上述したTMR
膜における強磁性層の磁化方向を所定の方向にあらかじ
め固定化させて、抵抗値を固定化させても良い。

【0089】一致検索時においては、プルアップ信号/
Spはローレベルに設定されて不一致検出線MLiおよ
び基準電流出力線MSLiの不一致検出部4側の端は電
源電圧Vccにプルアップされ、アドレス制御部1側の
端は基準電位(あるいは他の所定電位)にプルダウンさ
れる。また、各検索データ線対の信号レベルは、データ
入力部3によって、検索データの各ビット値に応じたレ
ベルに設定される。例えば、ビット値が‘1’の場合に
検索データ線SLjがハイレベル、検索データ線/SL
jがローレベルに設定され、‘0’の場合にはそれぞれ
その逆のレベルに設定される。これにより、n型MOS
トランジスタQn201およびn型MOSトランジスタ
Qn203、またはn型MOSトランジスタQn202
およびn型MOSトランジスタQn204の何れか一方
が導通状態になる。

【0090】図11は、図10に示すCAMセルおよび
不一致検出部による一致検索動作について説明するため
の図である。図11の例において、記憶データが‘0’
の場合には磁気抵抗素子TR201が抵抗(R+Δ
R)、磁気抵抗素子TR202が抵抗Rに設定され、記
憶データが‘1’の場合にはその逆に設定され、記憶デ
ータが‘x’の場合には磁気抵抗素子TR201および
磁気抵抗素子TR202がいずれも抵抗Rに設定され
る。磁気抵抗素子TR203および磁気抵抗素子TR2
04の抵抗は、いずれも抵抗Rに固定される。

【0091】図11aに示すように、記憶データが
‘0’で検索データが‘1’の場合には、抵抗(R+Δ
R)に設定された磁気抵抗素子TR201と直列に接続
されるn型MOSトランジスタQn201が導通するの
で、不一致検出線MLに挿入される抵抗は、n型MOS
トランジスタの導通抵抗Rtonと抵抗(R+ΔR)と
の直列抵抗になる。記憶データが‘0’で検索データが
‘0’の場合には、抵抗Rtonと抵抗Rとの直列抵抗
となる。また図11bに示すように、記憶データが
‘1’で検索データが‘0’の場合には、抵抗(R+Δ
R)に設定された磁気抵抗素子TR202と直列接続さ
れるn型MOSトランジスタQn202が導通するの
で、不一致検出線MLに挿入される抵抗は、抵抗Rto
nと抵抗(R+ΔR)との直列抵抗となる。記憶データ
が‘1’で検索データが‘1’の場合には、抵抗Rto
nと抵抗Rとの直列抵抗となる。また図11cに示すよ
うに、記憶データが‘x’の場合には、検索データの値
に依らず不一致検出線MLには抵抗Rが挿入される。す
なわち、記憶データと検索データとが一致するCAMセ
ル、および記憶データが‘x’のCAMセルにより不一
致検出線MLには抵抗(Rton+R+ΔR)が挿入さ
れ、一致しないCAMセルにより抵抗(Rton+R)
が挿入される。

【0092】図10において、不一致を判定するCAM
セルがk個ある場合、基準電流出力線MSLiに挿入さ
れる全抵抗R1、n個のCAMセルにより不一致検出線
MLiに挿入される全抵抗R2、この抵抗R1と抵抗R
2との差の抵抗Rdは、それぞれ次式のように表すこと
ができる。

【0093】

【数4】 R1 = N×R+Rs ・・・(4) R2 = (N−k)×R+k×(R+ΔR) ・・・(5) Rd = R2−R1 = Rs−k×ΔR ・・・(6)

【0094】不一致検出線MLiに接続される全てのC
AMセルにおいて記憶データと検索データとの一致が判
定される場合、すなわちk=0の場合には、式(6)よ
り基準電流出力線MSLiの抵抗が不一致検出線MLi
に比べて抵抗Rsだけ大きくなる。このため、不一致検
出線MLiに流れる電流は基準電流出力線MSLiより
大きくなり、電流I2は電流I1より小さくなって、差
動増幅回路200に入力される差動電流Id(=I1−
I2)は正となる。また、1つでも不一致を判定するC
AMセルがある場合、すなわちk≧1の場合には、抵抗
Rsが抵抗ΔRより小さく設定されている(すなわちR
s<ΔR)とすると、k=0の場合に対して差動電流I
dの極性が反転する。したがって、差動電流Idが差動
増幅回路200の大きな増幅率で増幅されることによ
り、差動電流Idの極性に応じてハイレベルまたはロー
レベルとなる一致検索信号SMiが生成される。この一
致検索信号SMiのレベルに基づいて、1行のCAMセ
ルの記憶データと検索データとが完全に一致しているか
否かを判定できる。

【0095】なお、抵抗素子201は、上述のようにk
=0の場合とk≧1の場合とで差動電流Idの極性を反
転させるための抵抗素子であり、抵抗差ΔRよりも十分
小さな抵抗に設定されるとともに、この抵抗Rsによる
差動電流Idが増幅回路200の出力レベルを確定させ
る最小の差動電流よりも大きくなるように設定される。

【0096】図9のCAMセルにおいては、一致判定時
に不一致検出線MLに挿入される抵抗と同等の抵抗を基
準電流出力線MSLに挿入するための回路ブロックとし
て、磁気抵抗素子TR203、n型MOSトランジスタ
Qn203、磁気抵抗素子TR204およびn型MOS
トランジスタQn204を各CAMセルに設けている。
この回路ブロックによって、一行の全CAMセルで一致
判定される場合に不一致検出線MLに挿入されるインピ
ーダンスと近似する基準インピーダンスが、基準電流出
力線MSLに挿入される。この基準インピーダンスに応
じた基準電流I1が差動増幅回路200に入力され、不
一致検出線MLのインピーダンスに応じた電流I2と比
較され、この比較結果に基づいて1行のCAMセルの記
憶データと検索データとの一致判定が行われる。すなわ
ち、基準電流出力線MSLの両端間の基準インピーダン
スと、不一致検出線MLの両端間のインピーダンスとの
比較により一致判定が行われる。

【0097】このように、各CAMセルには、データを
記憶するための磁気抵抗素子とトランジスタとからなる
回路ブロックに加えて、抵抗差ΔRを検出する際の基準
となるインピーダンスを基準電流出力線MSLに挿入す
るための回路ブロックが設けられている。図9において
は、データ記憶用の回路ブロックと、基準インピーダン
ス生成用の回路ブロックとが同一セル内に近接して配置
され、さらに同一の構成を有しているため、基準インピ
ーダンスの近似精度が高められている。

【0098】ところで、図9のCAMセルには上述のよ
うな利点があるものの、CAMセルを構成する素子数が
多くなってしまう問題点もある。そこで、基準インピー
ダンスの精度を幾分落とすことが可能な場合には、図1
2に示す構成のCAMセルを用いて素子数を削減させて
も良い。図12は、第2の実施形態に係るCAMセルの
構成例を示す第2の回路図であり、図12と図9の同一
符号は同一の構成要素を示している。この図に示すCA
Mセルは、図9のCAMセルに対して、基準インピーダ
ンス生成用の回路ブロックにおける磁気抵抗素子および
n型MOSトランジスタがそれぞれ1つずつ削減されて
いる。そして、この削減された回路ブロックの代わり
に、n型MOSトランジスタQn205のソース−ドレ
イン端子と磁気抵抗素子TR205との直列接続回路が
基準電流出力線MSLに直列に挿入されている。n型M
OSトランジスタQn205のゲートには、一致検索時
にハイレベルとなる信号Ssが入力されている。

【0099】図12の磁気抵抗素子TR205およびn
型MOSトランジスタQn205からなる回路ブロック
も、図9と同様な基準インピーダンスを生成する回路ブ
ロックであるが、図12の回路ブロックの場合、図9の
ように検索データ線SLおよび検索データ線/SLのレ
ベルに応じて2つの磁気抵抗素子を切り換える構成では
なく、1つの磁気抵抗素子を用いて基準インピーダンス
を生成する構成となっている点が図9の回路ブロックと
異なっている。これにより、同一セル内の磁気抵抗素子
TR101および磁気抵抗素子TR102と近似する基
準インピーダンスを生成できるとともに、図2のCAM
セルと比べて回路の素子数を削減できる。

【0100】なお、磁気抵抗素子TR205は、図9の
磁気抵抗素子TR203および磁気抵抗素子TR204
と同様に抵抗Rまたは抵抗(R+ΔR)に固定化される
ので、データ書き込み時において基準電流出力線MSL
の電流は遮断または所定値以下に低減される。

【0101】磁気抵抗素子TR205に対する抵抗の設
定は、ワード線WSLに所定の電流を流すとともに、各
ビット線対に所定の電流を流すことにより行なわれる。
磁気抵抗素子TR205の抵抗値は固定値なので、例え
ば、ビット線対および不一致検出線の電流による磁界で
抵抗が変化しないように、上述したTMR膜における強
磁性層の磁化方向を所定の方向にあらかじめ固定化させ
て、抵抗値を固定化させても良い。

【0102】また、抵抗差ΔRが磁気抵抗素子の抵抗ば
らつきに対して十分大きい場合には、図9および図12
のCAMセルにおける基準インピーダンス生成用の回路
ブロックを全て削除し、その代わりに、共通の不一致検
出線MLに接続されるCAMセルに対して共通の基準イ
ンピーダンス生成用の回路ブロックをCAMセル外部に
設けた図13および図14に示すCAMセルおよび不一
致検出部を用いても良い。

【0103】図13は、第2の実施形態に係るCAMセ
ルの構成例を示す第3の回路図であり、この図13に示
すCAMセルは、図9のCAMセルにおける基準データ
生成用の回路ブロック(磁気抵抗素子TR203、磁気
抵抗素子TR204、n型MOSトランジスタQn20
3、n型MOSトランジスタQn204)が削除された
構成を有している。

【0104】図14は、共通の不一致検出線MLiに接
続される図13のCAMセルと不一致検出部4の一構成
例を示す回路図であり、図13と図10の同一符号は同
一の構成要素を示す。図14に示すように、共通の不一
致検出線MLiに図13のCAMセルがn個接続されて
いる。不一致検出線MLiの一端には、p型MOSトラ
ンジスタQp202のドレイン−ソース端子を介して電
源電圧Vccから一定の電流Ipが供給されているとと
もに、差動増幅回路200の一方の入力端子に接続され
ている。差動増幅回路200の他方の入力端子には、p
型MOSトランジスタQp201のドレイン−ソース端
子を介して電源電圧Vccから一定の電流Ipが供給さ
れ、この電流の一部は抵抗素子201から定電流回路2
02を経て基準電位に流れている。定電流回路202
は、全てのCAMセルで一致判定される場合に不一致検
出線MLiに流れる電流に近似した電流を抵抗素子20
1に流す。p型MOSトランジスタQp201およびp
型MOSトランジスタQp202のゲートは、いずれも
一致検索時およびデータ書き込み時にローレベルとなる
プルアップ信号線/Spに接続されている。

【0105】図13・図14に示すCAMセルおよび不
一致検出部は、一致判定時において不一致検出線MLか
ら基準電位に流れる電流を近似する基準電流をCAMセ
ル外部に設けた定電流回路202によって各セル共通に
生成している点を除けば、図9・図10に示すCAMセ
ルおよび不一致検出部と同様なデータ書き込み動作およ
び一致検索動作を行なう。図10の不一致検出部4に比
べて基準電流の精度が低下するが、CAMセルを構成す
る素子の数を削減できる利点がある。

【0106】以上説明したように、本発明の実施形態に
かかる連想メモリによれば、1つのCAMセルに使用す
る素子数がトランジスタと磁気抵抗素子を合わせて4〜
8個で済み、従来の連想メモリに比べて高集積化が可能
になる。また、TMR膜による磁気抵抗素子を用いるこ
とにより記憶データが不揮発になるため、ユーザの利便
性が向上する。

【0107】なお、本発明は上述した実施形態に限定さ
れない。例えば、本発明の可変抵抗素子はTMR膜など
の磁気抵抗素子に限定されず、例えば相変化に応じて抵
抗が変わる相変化膜など、他の種々の抵抗素子を適用す
ることも可能である。また、上述した実施形態の例で
は、いずれも不一致検出部4において、不一致検出線の
電流と基準電流との差動電流を増幅回路によって増幅し
て一致検索信号を生成しているが、本発明はこの例に限
定されず、例えば不一致検出線の電圧と基準電圧との差
動電圧を増幅回路によって増幅して一致検索信号を生成
することもできる。

【0108】

【発明の効果】本発明によれば、従来に比べてメモリセ
ルの素子数を削減でき、回路の集積度を高めることがで
きる。

【図面の簡単な説明】

【図1】本発明に係る連想メモリの一構成例を示す概略
的なブロック図である。

【図2】本発明の第1の実施形態に係る連想メモリのメ
モリセルの構成例を示す第1の回路図である。

【図3】磁気抵抗素子を用いた記憶回路の一例を説明す
るための断面図である。

【図4】共通の不一致検出線に接続される図2のメモリ
セルおよび不一致検出部の一構成例を示す回路図であ
る。

【図5】図4に示すメモリセルおよび不一致検出部によ
る一致検索動作について説明するための図である。

【図6】第1の実施形態に係る連想メモリのメモリセル
の構成例を示す第2の回路図である。

【図7】第1の実施形態に係る連想メモリのメモリセル
の構成例を示す第3の回路図である。

【図8】共通の不一致検出線に接続される図7のメモリ
セルおよび不一致検出部の一構成例を示す回路図であ
る。

【図9】本発明の第2の実施形態に係る連想メモリのメ
モリセルの構成例を示す第1の回路図である。

【図10】共通の不一致検出線に接続される図9のメモ
リセルおよび不一致検出部の一構成例を示す回路図であ
る。

【図11】図10に示すメモリセルおよび不一致検出部
による一致検索動作について説明するための図である。

【図12】第2の実施形態に係る連想メモリのメモリセ
ルの構成例を示す第2の回路図である。

【図13】第3の実施形態に係る連想メモリのメモリセ
ルの構成例そ示す第3の回路図である。

【図14】共通の不一致検出線に接続される図13のメ
モリセルおよび不一致検出部の一構成例を示す回路図で
ある。

【図15】DRAM型の記憶回路を有する従来の3値C
AMの構成例を示す回路図である。

【図16】SRAM型の記憶回路を有する従来の3値C
AMの構成例を示す回路図である。

【符号の説明】

1…アドレス制御部、2…CAMセルアレイ、3…デー
タ入力部、4…不一致検出部、5…検索結果レジスタ、
6…プライオリティエンコーダ、Qn101〜Qn10
5,Qn201〜Qn205…n型MOSトランジス
タ、Qp101,Qp102,Qp201,Qp202
…p型MOSトランジスタ、TR101〜TR105,
TR201〜TR205…磁気抵抗素子、100,20
0…差動増幅回路、101,102,202…定電流回
路、201…抵抗素子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/105 H01L 27/10 447

Claims (28)

    【特許請求の範囲】
  1. 【請求項1】 第1の検索データ線および第2の検索デ
    ータ線に入力される検索データと記憶データとの不一致
    の検出が可能な半導体記憶装置であって、 不一致検出線と、 第1の記憶データの記憶時において第1の抵抗に設定さ
    れ、第2の記憶データの記憶時において上記第1の抵抗
    と異なる第2の抵抗に設定され、第3の記憶データの記
    憶時において、上記第1の抵抗または上記第2の抵抗に
    設定され、上記不一致検出線に第1の端子が接続される
    第1の可変抵抗素子と、 第1の記憶データの記憶時において上記第2の抵抗に設
    定され、第2の記憶データの記憶時において上記第1の
    抵抗に設定され、第3の記憶データの記憶時において上
    記第1の可変抵抗素子と同一の抵抗に設定され、上記不
    一致検出線に第1の端子が接続される第2の可変抵抗素
    子と、 上記第1の可変抵抗素子の第2の端子と基準電位との間
    に入出力端子が接続され、制御端子が上記第1の検索デ
    ータ線に接続される第1のスイッチと、 上記第2の可変抵抗素子の第2の端子と上記基準電位と
    の間に入出力端子が接続され、制御端子が上記第2の検
    索データ線に接続される第2のスイッチと、 上記不一致検出線と上記基準電位との間のインピーダン
    スと基準インピーダンスとの比較結果に応じて、上記不
    一致を検出する不一致検出回路とを有する半導体記憶装
    置。
  2. 【請求項2】 上記不一致検出回路は、 上記不一致検出線に第1の電流を供給する第1の電流供
    給回路と、 基準電流を出力する基準電流出力回路と、 第1の入力端子が上記不一致検出線に接続され、第2の
    入力端子に上記基準電流を入力し、上記第1の入力端子
    と上記第2の入力端子との入力電流の差に応じた不一致
    検出信号を出力する電流差検出回路とを含む、 請求項1に記載の半導体記憶装置。
  3. 【請求項3】 上記基準電流出力回路は、 基準電流出力線と、 上記基準電流出力線に第2の電流を供給する第2の電流
    供給回路と、 第1の端子が上記基準電流出力線に接続され、上記第1
    の抵抗または上記第2の抵抗に設定される第3の可変抵
    抗素子および第4の可変抵抗素子と、 上記第3の可変抵抗素子の第2の端子と上記基準電位と
    の間に入出力端子が接続され、制御端子が上記第1の検
    索データ線に接続される第3のスイッチと、 上記第4の可変抵抗素子の第2の端子と上記基準電位と
    の間に入出力端子が接続され、制御端子が上記第2の検
    索データ線に接続される第4のスイッチとを含む、 請求項2に記載の半導体記憶装置。
  4. 【請求項4】 上記基準電流出力回路は、 基準電流出力線と、 上記基準電流出力線に第2の電流を供給する第2の電流
    供給回路と、 第1の端子が上記基準電流出力線に接続され、上記第1
    の抵抗または上記第2の抵抗に設定される第5の可変抵
    抗素子と、 上記第5の可変抵抗素子の第2の端子と上記基準電位と
    の間に入出力端子が接続され、上記不一致の検出を行な
    う時に導通状態に設定される第5のスイッチとを含む、 請求項2に記載の半導体記憶装置。
  5. 【請求項5】 上記不一致検出回路は、 上記不一致検出線に第1の電流を供給する第1の電流供
    給回路と、 基準電圧を出力する基準電圧出力回路と、 第1の入力端子が上記不一致検出線に接続され、第2の
    入力端子に上記基準電圧を入力し、上記第1の入力端子
    と上記第2の入力端子との入力電圧の差に応じた不一致
    検出信号を出力する電圧差検出回路とを含む、 請求項1に記載の半導体記憶装置。
  6. 【請求項6】 第1のビット線および第2のビット線を
    有し、 上記第1の可変抵抗素子は、上記第1のビット線および
    上記不一致検出線に流れる電流が発生する磁界を受け
    て、当該電流の極性に応じた方向に磁化され、当該磁化
    の方向に応じて上記第1の抵抗または上記第2の抵抗に
    設定され、 上記第2の可変抵抗素子は、上記第2のビット線および
    上記不一致検出線に流れる電流が発生する磁界を受け
    て、当該電流の極性に応じた方向に磁化され、当該磁化
    の方向に応じて上記第1の抵抗または上記第2の抵抗に
    設定される、 請求項1に記載の半導体記憶装置。
  7. 【請求項7】 記憶データの書き込み時において、上記
    不一致検出線に所定の電流を供給するとともに、書き込
    みデータに応じて極性が設定される所定の電流を上記第
    1のビット線および上記第2のビット線に供給する制御
    回路を有する、 請求項6に記載の半導体記憶装置。
  8. 【請求項8】 第1の検索データ線および第2の検索デ
    ータ線に入力される検索データと記憶データとの不一致
    が検出可能な半導体記憶装置であって、 不一致検出線と、 第1の記憶データの記憶時において第1の抵抗に設定さ
    れ、第2の記憶データの記憶時において上記第1の抵抗
    と異なる第2の抵抗に設定され、第3の記憶データの記
    憶時において、上記第1の抵抗または上記第2の抵抗に
    設定され、上記不一致検出線に第1の端子が接続される
    第1の可変抵抗素子と、 第1の記憶データの記憶時において上記第2の抵抗に設
    定され、第2の記憶データの記憶時において上記第1の
    抵抗に設定され、第3の記憶データの記憶時において上
    記第1の可変抵抗素子と同一の抵抗に設定され、上記不
    一致検出線に第1の端子が接続される第2の可変抵抗素
    子と、 入出力端子が上記第1の可変抵抗素子と直列接続され、
    制御端子が上記第1の検索データ線に接続される第1の
    スイッチと、 入出力端子が上記第2の可変抵抗素子と直列接続され、
    制御端子が上記第2の検索データ線に接続される第2の
    スイッチと、 上記不一致検出線の両端間のインピーダンスと基準イン
    ピーダンスとの比較結果に応じて、上記不一致を検出す
    る不一致検出回路とを有し、 上記第1の可変抵抗素子と上記第1のスイッチ回路との
    直列接続回路と、上記第2の可変抵抗素子と上記第2の
    スイッチ回路との直列接続回路とが並列接続され、当該
    並列接続回路が上記不一致検出線に挿入される半導体記
    憶装置。
  9. 【請求項9】 上記不一致検出回路は、 上記不一致検出線に第1の電流を供給する第1の電流供
    給回路と、 基準電流を出力する基準電流出力回路と、 第1の入力端子が上記不一致検出線に接続され、第2の
    入力端子に上記基準電流を入力し、上記第1の入力端子
    と上記第2の入力端子との入力電流の差に応じた不一致
    検出信号を出力する電流差検出回路とを含む、 請求項8に記載の半導体記憶装置。
  10. 【請求項10】 上記基準電流出力回路は、 基準電流出力線と、 上記基準電流出力線に第2の電流を供給する第2の電流
    供給回路と、 上記第1の抵抗または上記第2の抵抗に設定される第3
    の可変抵抗素子および第4の可変抵抗素子と、 入出力端子が上記第3の可変抵抗素子と直列接続され、
    制御端子が上記第1の検索データ線に接続される第3の
    スイッチと、 入出力端子が上記第4の可変抵抗素子と直列接続され、
    制御端子が上記第2の検索データ線に接続される第4の
    スイッチとを含み、 上記第3の可変抵抗素子と上記第3のスイッチ回路との
    直列接続回路と、上記第4の可変抵抗素子と上記第4の
    スイッチ回路との直列接続回路とが並列接続され、当該
    並列接続回路が上記基準電流出力線に挿入される、 請求項9に記載の半導体記憶装置。
  11. 【請求項11】 上記基準電流出力回路は、 基準電流出力線と、 上記基準電流出力線に第2の電流を供給する第2の電流
    供給回路と、 上記第1の抵抗または上記第2の抵抗に設定される第5
    の可変抵抗素子と、 入出力端子が上記第5の可変抵抗素子と直列接続され、
    上記不一致の検出を行なう時に導通状態に設定される第
    5のスイッチとを含み、 上記第5の可変抵抗素子と上記第5のスイッチとの直列
    接続回路が上記基準電流出力線に挿入される、 請求項9に記載の半導体記憶装置。
  12. 【請求項12】 上記不一致検出回路は、 上記不一致検出線に第1の電流を供給する第1の電流供
    給回路と、 基準電圧を出力する基準電圧出力回路と、 第1の入力端子が上記不一致検出線に接続され、第2の
    入力端子に上記基準電圧を入力し、上記第1の入力端子
    と上記第2の入力端子との入力電圧の差に応じた不一致
    検出信号を出力する電圧差検出回路とを含む、 請求項8に記載の半導体記憶装置。
  13. 【請求項13】 第1のビット線および第2のビット線
    と、 ワード線とを有し、 上記第1の可変抵抗素子は、上記第1のビット線および
    上記ワード線に流れる電流が発生する磁界を受けて、当
    該電流の極性に応じた方向に磁化され、当該磁化の方向
    に応じて上記第1の抵抗または上記第2の抵抗に設定さ
    れ、 上記第2の可変抵抗素子は、上記第2のビット線および
    上記ワード線に流れる電流が発生する磁界を受けて、当
    該電流の極性に応じた方向に磁化され、当該磁化の方向
    に応じて上記第1の抵抗または上記第2の抵抗に設定さ
    れる、 請求項8に記載の半導体記憶装置。
  14. 【請求項14】 記憶データの書き込み時において、上
    記ワード線に所定の電流を供給するとともに、書き込み
    データに応じて極性が設定される所定の電流を上記第1
    のビット線および上記第2のビット線に供給する制御回
    路を有する、 請求項12に記載の半導体記憶装置。
  15. 【請求項15】 マトリクス状に配列される複数のメモ
    リセルと、 上記マトリクスの同一行のメモリセルに接続される複数
    の不一致検出線と、 上記マトリクスの同一列のメモリセルに接続される複数
    の第1の検索データ線および第2の検索データ線と、 上記不一致検出線と基準電位との間のインピーダンスと
    基準インピーダンスとの比較結果に応じて、上記第1の
    検索データ線および上記第2の検索データ線に入力され
    る検索データと上記メモリセルの記憶データとの不一致
    を検出する不一致検出回路とを有し、 上記メモリセルは、 第1の記憶データの記憶時において第1の抵抗に設定さ
    れ、第2の記憶データの記憶時において上記第1の抵抗
    と異なる第2の抵抗に設定され、第3の記憶データの記
    憶時において、上記第1の抵抗または上記第2の抵抗に
    設定され、上記不一致検出線に第1の端子が接続される
    第1の可変抵抗素子と、 第1の記憶データの記憶時において上記第2の抵抗に設
    定され、第2の記憶データの記憶時において上記第1の
    抵抗に設定され、第3の記憶データの記憶時において上
    記第1の可変抵抗素子と同一の抵抗に設定され、上記不
    一致検出線に第1の端子が接続される第2の可変抵抗素
    子と、 上記第1の可変抵抗素子の第2の端子と基準電位との間
    に入出力端子が接続され、制御端子が上記第1の検索デ
    ータ線に接続される第1のスイッチと、 上記第2の可変抵抗素子の第2の端子と上記基準電位と
    の間に入出力端子が接続され、制御端子が上記第2の検
    索データ線に接続される第2のスイッチと、 を有する半導体記憶装置。
  16. 【請求項16】 上記不一致検出回路は、 上記複数の不一致検出線に第1の電流を供給する複数の
    第1の電流供給回路と、 上記マトリクスの各行に対応する基準電流を出力する複
    数の基準電流出力回路と、 第1の入力端子が上記不一致検出線に接続され、第2の
    入力端子に上記基準電流を入力し、上記第1の入力端子
    と上記第2の入力端子との入力電流の差に応じた不一致
    検出信号を出力する複数の電流差検出回路とを含む、 請求項15に記載の半導体記憶装置。
  17. 【請求項17】 上記基準電流出力回路は、 対応する行のメモリセルに接続される基準電流出力線
    と、 上記基準電流出力線に第2の電流を供給する第2の電流
    供給回路とを有し、 上記メモリセルは、 第1の端子が上記基準電流出力線に接続され、上記第1
    の抵抗または上記第2の抵抗に設定される第3の可変抵
    抗素子および第4の可変抵抗素子と、 上記第3の可変抵抗素子の第2の端子と上記基準電位と
    の間に入出力端子が接続され、制御端子が上記第1の検
    索データ線に接続される第3のスイッチと、 上記第4の可変抵抗素子の第2の端子と上記基準電位と
    の間に入出力端子が接続され、制御端子が上記第2の検
    索データ線に接続される第4のスイッチとを含む、 請求項16に記載の半導体記憶装置。
  18. 【請求項18】 上記基準電流出力回路は、 対応する行のメモリセルに接続される基準電流出力線
    と、 上記基準電流出力線に第2の電流を供給する第2の電流
    供給回路とを有し、 上記メモリセルは、 第1の端子が上記基準電流出力線に接続され、上記第1
    の抵抗または上記第2の抵抗に設定される第5の可変抵
    抗素子と、 上記第5の可変抵抗素子の第2の端子と上記基準電位と
    の間に入出力端子が接続され、上記不一致の検出を行な
    う時に導通状態に設定される第5のスイッチとを含む、 請求項16に記載の半導体記憶装置。
  19. 【請求項19】 上記不一致検出回路は、 上記複数の不一致検出線に第1の電流を供給する複数の
    第1の電流供給回路と、 上記マトリクスの各行に対応する基準電圧を出力する複
    数の基準電圧出力回路と、 第1の入力端子が上記不一致検出線に接続され、第2の
    入力端子に上記基準電流を入力し、上記第1の入力端子
    と上記第2の入力端子との入力電圧の差に応じた不一致
    検出信号を出力する電圧差検出回路とを含む、 請求項15に記載の半導体記憶装置。
  20. 【請求項20】 上記マトリクスの同一列のメモリセル
    に接続される複数の第1のビット線および第2のビット
    線を有し、 上記第1の可変抵抗素子は、上記第1のビット線および
    上記不一致検出線に流れる電流が発生する磁界を受け
    て、当該電流の極性に応じた方向に磁化され、当該磁化
    の方向に応じて上記第1の抵抗または上記第2の抵抗に
    設定され、 上記第2の可変抵抗素子は、上記第2のビット線および
    上記不一致検出線に流れる電流が発生する磁界を受け
    て、当該電流の極性に応じた方向に磁化され、当該磁化
    の方向に応じて上記第1の抵抗または上記第2の抵抗に
    設定される、 請求項15に記載の半導体記憶装置。
  21. 【請求項21】 記憶データの書き込み時において、書
    き込みアドレスに応じて選択した上記不一致検出線に所
    定の電流を供給するとともに、書き込みデータの各ビッ
    トデータに応じて極性が設定される所定の電流を上記第
    1のビット線および上記第2のビット線に供給する制御
    回路を有する、 請求項20に記載の半導体記憶装置。
  22. 【請求項22】 マトリクス状に配列される複数のメモ
    リセルと、 上記マトリクスの同一行のメモリセルに接続される複数
    の不一致検出線と、 上記マトリクスの同一列のメモリセルに接続される複数
    の第1の検索データ線および第2の検索データ線と、 上記不一致検出線と基準電位との間のインピーダンス
    と、基準インピーダンスとの比較結果に応じて、上記第
    1の検索データ線および上記第2の検索データ線に入力
    される検索データと上記メモリセルの記憶データとの不
    一致を検出する不一致検出回路とを有し、 上記メモリセルは、 第1の記憶データの記憶時において第1の抵抗に設定さ
    れ、第2の記憶データの記憶時において上記第1の抵抗
    と異なる第2の抵抗に設定され、第3の記憶データの記
    憶時において、上記第1の抵抗または上記第2の抵抗に
    設定され、上記不一致検出線に第1の端子が接続される
    第1の可変抵抗素子と、 第1の記憶データの記憶時において上記第2の抵抗に設
    定され、第2の記憶データの記憶時において上記第1の
    抵抗に設定され、第3の記憶データの記憶時において上
    記第1の可変抵抗素子と同一の抵抗に設定され、上記不
    一致検出線に第1の端子が接続される第2の可変抵抗素
    子と、 入出力端子が上記第1の可変抵抗素子と直列接続され、
    制御端子が上記第1の検索データ線に接続される第1の
    スイッチと、 入出力端子が上記第2の可変抵抗素子と直列接続され、
    制御端子が上記第2の検索データ線に接続される第2の
    スイッチと、 上記不一致検出線の両端間のインピーダンスと基準イン
    ピーダンスとの比較結果に応じて、上記不一致を検出す
    る不一致検出回路とを有し、 上記第1の可変抵抗素子と上記第1のスイッチ回路との
    直列接続回路と、上記第2の可変抵抗素子と上記第2の
    スイッチ回路との直列接続回路とが並列接続され、当該
    並列接続回路が上記不一致検出線に挿入される半導体記
    憶装置。
  23. 【請求項23】 上記不一致検出回路は、 上記複数の不一致検出線に第1の電流を供給する複数の
    第1の電流供給回路と、 上記マトリクスの各行に対応する基準電流を出力する複
    数の基準電流出力回路と、 第1の入力端子が上記不一致検出線に接続され、第2の
    入力端子に上記基準電流を入力し、上記第1の入力端子
    と上記第2の入力端子との入力電流の差に応じた不一致
    検出信号を出力する複数の電流差検出回路とを含む、 請求項22に記載の半導体記憶装置。
  24. 【請求項24】 上記基準電流出力回路は、 対応する行のメモリセルに接続される基準電流出力線
    と、 上記基準電流出力線に第2の電流を供給する第2の電流
    供給回路とを有し、 上記メモリセルは、 上記第1の抵抗または上記第2の抵抗に設定される第3
    の可変抵抗素子および第4の可変抵抗素子と、 入出力端子が上記第3の可変抵抗素子と直列接続され、
    制御端子が上記第1の検索データ線に接続される第3の
    スイッチと、 入出力端子が上記第4の可変抵抗素子と直列接続され、
    制御端子が上記第2の検索データ線に接続される第4の
    スイッチとを含み、 上記第3の可変抵抗素子と上記第3のスイッチ回路との
    直列接続回路と、上記第4の可変抵抗素子と上記第4の
    スイッチ回路との直列接続回路とが並列接続され、当該
    並列接続回路が上記基準電流出力線に挿入される、 請求項23に記載の半導体記憶装置。
  25. 【請求項25】 上記基準電流出力回路は、 対応する行のメモリセルに接続される基準電流出力線
    と、 上記基準電流出力線に第2の電流を供給する第2の電流
    供給回路とを有し、 上記メモリセルは、 上記第1の抵抗または上記第2の抵抗に設定される第5
    の可変抵抗素子と、 入出力端子が上記第5の可変抵抗素子と直列接続され、
    上記不一致の検出を行なう時に導通状態に設定される第
    5のスイッチとを含み、 上記第5の可変抵抗素子と上記第5のスイッチとの直列
    接続回路が上記基準電流出力線に挿入される、 請求項23に記載の半導体記憶装置。
  26. 【請求項26】 上記不一致検出回路は、 上記複数の不一致検出線に第1の電流を供給する複数の
    第1の電流供給回路と、 上記マトリクスの各行に対応する基準電圧を出力する複
    数の基準電圧出力回路と、 第1の入力端子が上記不一致検出線に接続され、第2の
    入力端子に上記基準電圧を入力し、上記第1の入力端子
    と上記第2の入力端子との入力電圧の差に応じた不一致
    検出信号を出力する複数の電圧差検出回路とを含む、 請求項22に記載の半導体記憶装置。
  27. 【請求項27】 上記マトリクスの同一列のメモリセル
    に接続される複数の第1のビット線および第2のビット
    線と、 上記マトリクスの同一行のメモリセルに接続される複数
    のワード線とを有し、 上記第1の可変抵抗素子は、上記第1のビット線および
    上記ワード線に流れる電流が発生する磁界を受けて、当
    該電流の極性に応じた方向に磁化され、当該磁化の方向
    に応じて上記第1の抵抗または上記第2の抵抗に設定さ
    れ、 上記第2の可変抵抗素子は、上記第2のビット線および
    上記ワード線に流れる電流が発生する磁界を受けて、当
    該電流の極性に応じた方向に磁化され、当該磁化の方向
    に応じて上記第1の抵抗または上記第2の抵抗に設定さ
    れる、 請求項22に記載の半導体記憶装置。
  28. 【請求項28】 記憶データの書き込み時において、書
    き込みアドレスに応じて選択した上記ワード線に所定の
    電流を供給するとともに、書き込みデータの各ビットデ
    ータに応じて極性が設定される所定の電流を上記第1の
    ビット線および上記第2のビット線に供給する制御回路
    を有する、 請求項27に記載の半導体記憶装置。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327028A (ja) * 2003-04-25 2004-11-18 Samsung Electronics Co Ltd カラム欠陥復旧が可能なcam及びカラム欠陥復旧方法
US6829158B2 (en) * 2001-08-22 2004-12-07 Motorola, Inc. Magnetoresistive level generator and method
JP2004363586A (ja) * 2003-06-04 2004-12-24 Samsung Electronics Co Ltd 相変換メモリ装置
JP2005235307A (ja) * 2004-02-19 2005-09-02 Tohoku Techno Arch Co Ltd 磁気抵抗効果素子を用いたロジックインメモリ回路
KR100814165B1 (ko) 2004-09-16 2008-03-14 인더스트리얼 테크놀로지 리서치 인스티튜트 자기저항 트랜지스터 및 그 방법
US7714399B2 (en) 2007-02-15 2010-05-11 Kabushiki Kaisha Toshiba Magnetic memory element and magnetic memory apparatus
JP2010113795A (ja) * 2008-11-04 2010-05-20 Crocus Technology Sa 三値連想磁気抵抗ランダムアクセスメモリセル
WO2010100000A1 (en) 2009-03-06 2010-09-10 International Business Machines Corporation Ternary content addressable memory using phase change devices
WO2010137573A1 (ja) * 2009-05-29 2010-12-02 日本電気株式会社 不揮発性cam
JP2011096363A (ja) * 2010-12-16 2011-05-12 Hitachi Ltd 半導体装置
JP2012089205A (ja) * 2010-10-20 2012-05-10 Renesas Electronics Corp 連想記憶装置
JP2012518860A (ja) * 2009-02-24 2012-08-16 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation センス・マージンを向上させた連想メモリ・デバイスとその動作方法およびコンピュータ・プログラム(連想メモリにおいてセンス・マージンを向上させるための符号化技法)
JP2012174330A (ja) * 2011-02-24 2012-09-10 Toshiba Corp 連想メモリ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53136447A (en) * 1977-05-02 1978-11-29 Nippon Telegr & Teleph Corp <Ntt> Associative memory
JP2000331473A (ja) * 1999-03-15 2000-11-30 Toshiba Corp 磁気メモリ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53136447A (en) * 1977-05-02 1978-11-29 Nippon Telegr & Teleph Corp <Ntt> Associative memory
JP2000331473A (ja) * 1999-03-15 2000-11-30 Toshiba Corp 磁気メモリ装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829158B2 (en) * 2001-08-22 2004-12-07 Motorola, Inc. Magnetoresistive level generator and method
JP2004327028A (ja) * 2003-04-25 2004-11-18 Samsung Electronics Co Ltd カラム欠陥復旧が可能なcam及びカラム欠陥復旧方法
JP2004363586A (ja) * 2003-06-04 2004-12-24 Samsung Electronics Co Ltd 相変換メモリ装置
JP4554991B2 (ja) * 2003-06-04 2010-09-29 三星電子株式会社Samsung Electronics Co.,Ltd. 相変換メモリ装置
JP2005235307A (ja) * 2004-02-19 2005-09-02 Tohoku Techno Arch Co Ltd 磁気抵抗効果素子を用いたロジックインメモリ回路
JP4631090B2 (ja) * 2004-02-19 2011-02-23 株式会社 東北テクノアーチ 磁気抵抗効果素子を用いたロジックインメモリ回路
KR100814165B1 (ko) 2004-09-16 2008-03-14 인더스트리얼 테크놀로지 리서치 인스티튜트 자기저항 트랜지스터 및 그 방법
US7714399B2 (en) 2007-02-15 2010-05-11 Kabushiki Kaisha Toshiba Magnetic memory element and magnetic memory apparatus
JP2010113795A (ja) * 2008-11-04 2010-05-20 Crocus Technology Sa 三値連想磁気抵抗ランダムアクセスメモリセル
JP2012518860A (ja) * 2009-02-24 2012-08-16 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation センス・マージンを向上させた連想メモリ・デバイスとその動作方法およびコンピュータ・プログラム(連想メモリにおいてセンス・マージンを向上させるための符号化技法)
WO2010100000A1 (en) 2009-03-06 2010-09-10 International Business Machines Corporation Ternary content addressable memory using phase change devices
CN102341863A (zh) * 2009-03-06 2012-02-01 国际商业机器公司 使用相变器件的三元内容可寻址存储器
WO2010137573A1 (ja) * 2009-05-29 2010-12-02 日本電気株式会社 不揮発性cam
JP5483265B2 (ja) * 2009-05-29 2014-05-07 日本電気株式会社 不揮発性cam
JP2012089205A (ja) * 2010-10-20 2012-05-10 Renesas Electronics Corp 連想記憶装置
JP2011096363A (ja) * 2010-12-16 2011-05-12 Hitachi Ltd 半導体装置
JP2012174330A (ja) * 2011-02-24 2012-09-10 Toshiba Corp 連想メモリ

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