JP2002334585A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】記憶回路の素子数を削減した半導体記憶装置を
提供する。 【解決手段】図２に示す連想メモリセルにおいて磁気抵
抗素子ＴＲ１０１〜ＴＲ１０４はＭＲＡＭに用いられる
ＴＭＲ膜であり、ビット線対（ＢＬ，／ＢＬ）、不一致
検出線ＭＬおよび基準電流出力線ＭＳＬの電流磁界によ
る磁化方向に応じた抵抗値を有する。このメモリセルの
記憶データは磁気抵抗素子ＴＲ１０１およびＴＲ１０２
に設定される抵抗の組み合わせに応じて設定される。磁
気抵抗素子ＴＲ１０３およびＴＲ１０４は、磁気抵抗素
子の抵抗変化を検出するための比較基準用の一定抵抗で
ある。検索データ線対（ＳＬ，／ＳＬ）に入力される検
索データに応じて、トランジスタＱｎ１０１、Ｑｎ１０
３またはトランジスタＱｎ１０２、Ｑｎ１０４が導通
し、検索データと記憶データとが不一致の場合、不一致
検出線ＭＬおよび基準電流出力線の基準電位に対する抵
抗が不一致となる。
提供する。 【解決手段】図２に示す連想メモリセルにおいて磁気抵
抗素子ＴＲ１０１〜ＴＲ１０４はＭＲＡＭに用いられる
ＴＭＲ膜であり、ビット線対（ＢＬ，／ＢＬ）、不一致
検出線ＭＬおよび基準電流出力線ＭＳＬの電流磁界によ
る磁化方向に応じた抵抗値を有する。このメモリセルの
記憶データは磁気抵抗素子ＴＲ１０１およびＴＲ１０２
に設定される抵抗の組み合わせに応じて設定される。磁
気抵抗素子ＴＲ１０３およびＴＲ１０４は、磁気抵抗素
子の抵抗変化を検出するための比較基準用の一定抵抗で
ある。検索データ線対（ＳＬ，／ＳＬ）に入力される検
索データに応じて、トランジスタＱｎ１０１、Ｑｎ１０
３またはトランジスタＱｎ１０２、Ｑｎ１０４が導通
し、検索データと記憶データとが不一致の場合、不一致
検出線ＭＬおよび基準電流出力線の基準電位に対する抵
抗が不一致となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、例えば、磁気抵抗素子によってデータを記憶するＣ
ＡＭセルを有する半導体記憶装置に関するものである。
り、例えば、磁気抵抗素子によってデータを記憶するＣ
ＡＭセルを有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】データの検索を高速に処理できる機能を
有したメモリとして、連想メモリ（Associative Memor
y）が知られている。連想メモリは内容参照メモリ（Con
tent Addressable Memory：ＣＡＭ）とも呼ばれ、デー
タの書き込みや読み出しといった通常のＲＡＭ（Random
Access Memory）が有する記憶機能のほかに、外部から
入力されたデータと一致するデータをメモリ内から検索
して、そのアドレスを出力する検索機能を有するメモリ
である。
有したメモリとして、連想メモリ（Associative Memor
y）が知られている。連想メモリは内容参照メモリ（Con
tent Addressable Memory：ＣＡＭ）とも呼ばれ、デー
タの書き込みや読み出しといった通常のＲＡＭ（Random
Access Memory）が有する記憶機能のほかに、外部から
入力されたデータと一致するデータをメモリ内から検索
して、そのアドレスを出力する検索機能を有するメモリ
である。
【０００３】ＣＡＭによれば、全記憶データの中から検
索対象のデータを僅か数クロック程度で検索可能であ
り、ソフトウェアに比べて検索速度は極めて高速である
ため、高速なデータ検索を行う種々の処理にＣＡＭが利
用されている。例えば、ルーターにおいてメモリにキャ
ッシュされたＩＰアドレスを検索する用途や、仮想記憶
システムにおける仮想アドレスから物理アドレスへのア
ドレス変換を行なうＴＬＢ（Translation Lookaside Bu
ffer）、顔や指紋などのパターン認識を行う人工知能マ
シン、画像データの圧縮伸長処理など、さまざまな分野
にＣＡＭが利用されている。
索対象のデータを僅か数クロック程度で検索可能であ
り、ソフトウェアに比べて検索速度は極めて高速である
ため、高速なデータ検索を行う種々の処理にＣＡＭが利
用されている。例えば、ルーターにおいてメモリにキャ
ッシュされたＩＰアドレスを検索する用途や、仮想記憶
システムにおける仮想アドレスから物理アドレスへのア
ドレス変換を行なうＴＬＢ（Translation Lookaside Bu
ffer）、顔や指紋などのパターン認識を行う人工知能マ
シン、画像データの圧縮伸長処理など、さまざまな分野
にＣＡＭが利用されている。
【０００４】ＣＡＭは、一般のメモリと同様に、マトリ
クス状に配列されたメモリセルの集合体（ＣＡＭセルア
レイ）を有しており、その各メモリセルはＳＲＡＭ（St
aticRAM）型やＤＲＡＭ（Dynamic RAM）型のデータ記憶
回路に加えて、検索データと記憶データとの一致または
不一致を判定する論理回路（例えば排他的ＯＲ回路）な
どを含んでいる。またＣＡＭには、メモリセルに論理
値’１’または論理値’０’の２値データが記憶される
２値ＣＡＭ（Binary CAM）と、論理値’１’，論理値’
０’または論理値’ｘ’（don't care）の３値データが
記憶される３値ＣＡＭ（Ternary CAM）の２種類があ
る。３値ＣＡＭにおける論理値’ｘ’は、データの検索
時において常に一致が判定される値である。
クス状に配列されたメモリセルの集合体（ＣＡＭセルア
レイ）を有しており、その各メモリセルはＳＲＡＭ（St
aticRAM）型やＤＲＡＭ（Dynamic RAM）型のデータ記憶
回路に加えて、検索データと記憶データとの一致または
不一致を判定する論理回路（例えば排他的ＯＲ回路）な
どを含んでいる。またＣＡＭには、メモリセルに論理
値’１’または論理値’０’の２値データが記憶される
２値ＣＡＭ（Binary CAM）と、論理値’１’，論理値’
０’または論理値’ｘ’（don't care）の３値データが
記憶される３値ＣＡＭ（Ternary CAM）の２種類があ
る。３値ＣＡＭにおける論理値’ｘ’は、データの検索
時において常に一致が判定される値である。
【０００５】以下、ＤＲＡＭ型およびＳＲＡＭ型の記憶
回路を有する従来の３値ＣＡＭについて、図１５および
図１６を参照しながら説明する。
回路を有する従来の３値ＣＡＭについて、図１５および
図１６を参照しながら説明する。
【０００６】図１５は、ＤＲＡＭ型の記憶回路を有する
従来の３値ＣＡＭの構成例を示す回路図である。図１５
に示す３値ＣＡＭセルは、ｎ型ＭＯＳトランジスタＱｎ
１〜ｎ型ＭＯＳトランジスタＱｎ６、キャパシタＣ１お
よびキャパシタＣ２を有する。
従来の３値ＣＡＭの構成例を示す回路図である。図１５
に示す３値ＣＡＭセルは、ｎ型ＭＯＳトランジスタＱｎ
１〜ｎ型ＭＯＳトランジスタＱｎ６、キャパシタＣ１お
よびキャパシタＣ２を有する。
【０００７】キャパシタＣ１は、一方の端子が電源電圧
Ｖｃｃに、他方の端子がノードＮ１に接続されている。
キャパシタＣ２は、一方の端子が電源電圧Ｖｃｃに、他
方の端子がノードＮ２に接続されている。
Ｖｃｃに、他方の端子がノードＮ１に接続されている。
キャパシタＣ２は、一方の端子が電源電圧Ｖｃｃに、他
方の端子がノードＮ２に接続されている。
【０００８】ｎ型ＭＯＳトランジスタＱｎ１は、ビット
線ＢＬとノードＮ１との間にソース−ドレイン端子が接
続され、ワード線ＷＬにゲートが接続されている。ｎ型
ＭＯＳトランジスタＱｎ２は、ビット線／ＢＬとノード
Ｎ２との間にソース−ドレイン端子が接続され、ワード
線ＷＬにゲートが接続されている。
線ＢＬとノードＮ１との間にソース−ドレイン端子が接
続され、ワード線ＷＬにゲートが接続されている。ｎ型
ＭＯＳトランジスタＱｎ２は、ビット線／ＢＬとノード
Ｎ２との間にソース−ドレイン端子が接続され、ワード
線ＷＬにゲートが接続されている。
【０００９】ｎ型ＭＯＳトランジスタＱｎ３およびｎ型
ＭＯＳトランジスタＱｎ４は、不一致検出線ＭＬとグラ
ンド線ＧＮＤとの間にソース−ドレイン端子が直列接続
されている。ｎ型ＭＯＳトランジスタＱｎ３のゲートは
ノードＮ１に接続され、ｎ型ＭＯＳトランジスタＱｎ４
のゲートは検索データ線／ＳＬに接続されている。ｎ型
ＭＯＳトランジスタＱｎ５およびｎ型ＭＯＳトランジス
タＱｎ６は、不一致検出線ＭＬとグランド線ＧＮＤとの
間にソース−ドレイン端子が直列接続されている。ｎ型
ＭＯＳトランジスタＱｎ５のゲートはノードＮ２に接続
され、ｎ型ＭＯＳトランジスタＱｎ６のゲートは検索デ
ータ線ＳＬに接続されている。
ＭＯＳトランジスタＱｎ４は、不一致検出線ＭＬとグラ
ンド線ＧＮＤとの間にソース−ドレイン端子が直列接続
されている。ｎ型ＭＯＳトランジスタＱｎ３のゲートは
ノードＮ１に接続され、ｎ型ＭＯＳトランジスタＱｎ４
のゲートは検索データ線／ＳＬに接続されている。ｎ型
ＭＯＳトランジスタＱｎ５およびｎ型ＭＯＳトランジス
タＱｎ６は、不一致検出線ＭＬとグランド線ＧＮＤとの
間にソース−ドレイン端子が直列接続されている。ｎ型
ＭＯＳトランジスタＱｎ５のゲートはノードＮ２に接続
され、ｎ型ＭＯＳトランジスタＱｎ６のゲートは検索デ
ータ線ＳＬに接続されている。
【００１０】上述した構成を有する図１５の３値ＣＡＭ
セルの一致検索動作について説明する。なお、以降の説
明においては、３値ＣＡＭセルの記憶データが値‘１’
の場合にノードＮ１がハイレベル、ノードＮ２がローレ
ベルとなり、値‘０’の場合には各々その逆のレベルと
なり、値‘ｘ’の場合にはノードＮ１およびノードＮ２
がともにローレベルとなるものとする。また、検索デー
タが値‘１’の場合には検索データ線ＳＬがハイレベ
ル、検索データ線／ＳＬがローレベルとなり、値‘０’
の場合には各々その逆のレベルになるものとする。
セルの一致検索動作について説明する。なお、以降の説
明においては、３値ＣＡＭセルの記憶データが値‘１’
の場合にノードＮ１がハイレベル、ノードＮ２がローレ
ベルとなり、値‘０’の場合には各々その逆のレベルと
なり、値‘ｘ’の場合にはノードＮ１およびノードＮ２
がともにローレベルとなるものとする。また、検索デー
タが値‘１’の場合には検索データ線ＳＬがハイレベ
ル、検索データ線／ＳＬがローレベルとなり、値‘０’
の場合には各々その逆のレベルになるものとする。
【００１１】記憶データが値‘１’で検索データが値
‘０’の場合、ｎ型ＭＯＳトランジスタＱｎ３およびｎ
型ＭＯＳトランジスタＱｎ４のゲートがともにハイレベ
ルとなり、不一致検出線ＭＬはこのｎ型ＭＯＳトランジ
スタＱｎ３およびｎ型ＭＯＳトランジスタＱｎ４を介し
てグランド線ＧＮＤに接続される。記憶データが値
‘０’、検索データが値‘１’の場合には、ｎ型ＭＯＳ
トランジスタＱｎ５およびｎ型ＭＯＳトランジスタＱｎ
６のゲートがともにハイレベルとなるので、不一致検出
線ＭＬはグランド線ＧＮＤに接続される。
‘０’の場合、ｎ型ＭＯＳトランジスタＱｎ３およびｎ
型ＭＯＳトランジスタＱｎ４のゲートがともにハイレベ
ルとなり、不一致検出線ＭＬはこのｎ型ＭＯＳトランジ
スタＱｎ３およびｎ型ＭＯＳトランジスタＱｎ４を介し
てグランド線ＧＮＤに接続される。記憶データが値
‘０’、検索データが値‘１’の場合には、ｎ型ＭＯＳ
トランジスタＱｎ５およびｎ型ＭＯＳトランジスタＱｎ
６のゲートがともにハイレベルとなるので、不一致検出
線ＭＬはグランド線ＧＮＤに接続される。
【００１２】また、記憶データおよび検索データがとも
に値‘１’の場合、ｎ型ＭＯＳトランジスタＱｎ４およ
びｎ型ＭＯＳトランジスタＱｎ５のゲートがローレベル
となってこれらのトランジスタが非導通状態となるた
め、不一致検出線ＭＬはグランド線ＧＮＤに接続されな
い。記憶データおよび検索データがともに値‘０’の場
合には、ｎ型ＭＯＳトランジスタＱｎ３およびｎ型ＭＯ
ＳトランジスタＱｎ６がともに非導通状態となるため、
不一致検出線ＭＬはグランド線に接続されない。
に値‘１’の場合、ｎ型ＭＯＳトランジスタＱｎ４およ
びｎ型ＭＯＳトランジスタＱｎ５のゲートがローレベル
となってこれらのトランジスタが非導通状態となるた
め、不一致検出線ＭＬはグランド線ＧＮＤに接続されな
い。記憶データおよび検索データがともに値‘０’の場
合には、ｎ型ＭＯＳトランジスタＱｎ３およびｎ型ＭＯ
ＳトランジスタＱｎ６がともに非導通状態となるため、
不一致検出線ＭＬはグランド線に接続されない。
【００１３】記憶データが値‘ｘ’の場合には、ｎ型Ｍ
ＯＳトランジスタＱｎ３およびｎ型ＭＯＳトランジスタ
Ｑｎ５のゲートがローレベルとなってこれらのトランジ
スタが非導通状態となるため、不一致検出線ＭＬはグラ
ンド線に接続されない。
ＯＳトランジスタＱｎ３およびｎ型ＭＯＳトランジスタ
Ｑｎ５のゲートがローレベルとなってこれらのトランジ
スタが非導通状態となるため、不一致検出線ＭＬはグラ
ンド線に接続されない。
【００１４】このように、不一致検出線は、記憶データ
と検索データとが不一致の場合にグランド線と接続さ
れ、一致する場合および記憶データが値‘ｘ’の場合に
はグランド線と接続されない。したがって、このメモリ
セルが複数接続された不一致検出線の一方の端から定電
流を供給した場合、接続されたメモリセルの中に１つで
も記憶データと検索データとが不一致のセルがあると、
この不一致検出線の他方の端の電圧はローレベルとな
り、全てが一致するとハイレベルとなる。すなわち、各
ワード線ＷＬに対応するアドレスごとに不一致検出線Ｍ
Ｌのレベルを判定することにより、検索データと一致す
る記憶データのアドレスを検索することができる。以上
が図１５に示す３値ＣＡＭセルによる一致検索動作の説
明である。
と検索データとが不一致の場合にグランド線と接続さ
れ、一致する場合および記憶データが値‘ｘ’の場合に
はグランド線と接続されない。したがって、このメモリ
セルが複数接続された不一致検出線の一方の端から定電
流を供給した場合、接続されたメモリセルの中に１つで
も記憶データと検索データとが不一致のセルがあると、
この不一致検出線の他方の端の電圧はローレベルとな
り、全てが一致するとハイレベルとなる。すなわち、各
ワード線ＷＬに対応するアドレスごとに不一致検出線Ｍ
Ｌのレベルを判定することにより、検索データと一致す
る記憶データのアドレスを検索することができる。以上
が図１５に示す３値ＣＡＭセルによる一致検索動作の説
明である。
【００１５】次に、ＳＲＡＭ型の記憶回路を有する従来
の３値ＣＡＭについて、図１６の回路図を参照しながら
説明する。図１６に示す３値ＣＡＭセルは、ｎ型ＭＯＳ
トランジスタＱｎ７〜ｎ型ＭＯＳトランジスタＱｎ１８
およびｐ型ＭＯＳトランジスタＱｐ１〜ｐ型ＭＯＳトラ
ンジスタＱｐ４を有する。
の３値ＣＡＭについて、図１６の回路図を参照しながら
説明する。図１６に示す３値ＣＡＭセルは、ｎ型ＭＯＳ
トランジスタＱｎ７〜ｎ型ＭＯＳトランジスタＱｎ１８
およびｐ型ＭＯＳトランジスタＱｐ１〜ｐ型ＭＯＳトラ
ンジスタＱｐ４を有する。
【００１６】ｐ型ＭＯＳトランジスタＱｐ１およびｎ型
ＭＯＳトランジスタＱｎ７は、ノードＮ３を接続中点と
して、電源電圧Ｖｃｃと基準電位との間にドレイン−ソ
ース端子が直列に接続されている。また、ゲートがとも
にノードＮ４に接続されている。ｐ型ＭＯＳトランジス
タＱｐ２およびｎ型ＭＯＳトランジスタＱｎ８は、ノー
ドＮ４を接続中点として、電源電圧Ｖｃｃと基準電位と
の間にドレイン−ソース端子が直列に接続されている。
また、ゲートがともにノードＮ３に接続されている。ｐ
型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジ
スタＱｎ７と、ｐ型ＭＯＳトランジスタＱｐ２およびｎ
型ＭＯＳトランジスタＱｎ８とは、ともにＣＭＯＳイン
バータを構成しており、このＣＭＯＳインバータの入力
と出力とがリング状に接続されて、第１の記憶回路が構
成されている。
ＭＯＳトランジスタＱｎ７は、ノードＮ３を接続中点と
して、電源電圧Ｖｃｃと基準電位との間にドレイン−ソ
ース端子が直列に接続されている。また、ゲートがとも
にノードＮ４に接続されている。ｐ型ＭＯＳトランジス
タＱｐ２およびｎ型ＭＯＳトランジスタＱｎ８は、ノー
ドＮ４を接続中点として、電源電圧Ｖｃｃと基準電位と
の間にドレイン−ソース端子が直列に接続されている。
また、ゲートがともにノードＮ３に接続されている。ｐ
型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジ
スタＱｎ７と、ｐ型ＭＯＳトランジスタＱｐ２およびｎ
型ＭＯＳトランジスタＱｎ８とは、ともにＣＭＯＳイン
バータを構成しており、このＣＭＯＳインバータの入力
と出力とがリング状に接続されて、第１の記憶回路が構
成されている。
【００１７】ｎ型ＭＯＳトランジスタＱｎ９は、ビット
線ＢＬとノードＮ３との間にソース−ドレイン端子が接
続されており、ゲートがワード線ＷＬａに接続されてい
る。ｎ型ＭＯＳトランジスタＱｎ１０は、ビット線／Ｂ
ＬとノードＮ４との間にソース−ドレイン端子が接続さ
れており、ゲートがワード線ＷＬａに接続されている。
線ＢＬとノードＮ３との間にソース−ドレイン端子が接
続されており、ゲートがワード線ＷＬａに接続されてい
る。ｎ型ＭＯＳトランジスタＱｎ１０は、ビット線／Ｂ
ＬとノードＮ４との間にソース−ドレイン端子が接続さ
れており、ゲートがワード線ＷＬａに接続されている。
【００１８】ｐ型ＭＯＳトランジスタＱｐ３およびｎ型
ＭＯＳトランジスタＱｎ１１は、ノードＮ５を接続中点
として、電源電圧Ｖｃｃと基準電位との間にドレイン−
ソース端子が直列に接続されている。また、ゲートがと
もにノードＮ６に接続されている。ｐ型ＭＯＳトランジ
スタＱｐ４およびｎ型ＭＯＳトランジスタＱｎ１２は、
ノードＮ６を接続中点として、電源電圧Ｖｃｃと基準電
位との間にドレイン−ソース端子が直列に接続されてい
る。また、ゲートがともにノードＮ５に接続されてい
る。ｐ型ＭＯＳトランジスタＱｐ３およびｎ型ＭＯＳト
ランジスタＱｎ１１と、ｐ型ＭＯＳトランジスタＱｐ４
およびｎ型ＭＯＳトランジスタＱｎ１２とは、ともにＣ
ＭＯＳインバータを構成しており、このＣＭＯＳインバ
ータの入力と出力とがリング状に接続されて、第２の記
憶回路が構成されている。
ＭＯＳトランジスタＱｎ１１は、ノードＮ５を接続中点
として、電源電圧Ｖｃｃと基準電位との間にドレイン−
ソース端子が直列に接続されている。また、ゲートがと
もにノードＮ６に接続されている。ｐ型ＭＯＳトランジ
スタＱｐ４およびｎ型ＭＯＳトランジスタＱｎ１２は、
ノードＮ６を接続中点として、電源電圧Ｖｃｃと基準電
位との間にドレイン−ソース端子が直列に接続されてい
る。また、ゲートがともにノードＮ５に接続されてい
る。ｐ型ＭＯＳトランジスタＱｐ３およびｎ型ＭＯＳト
ランジスタＱｎ１１と、ｐ型ＭＯＳトランジスタＱｐ４
およびｎ型ＭＯＳトランジスタＱｎ１２とは、ともにＣ
ＭＯＳインバータを構成しており、このＣＭＯＳインバ
ータの入力と出力とがリング状に接続されて、第２の記
憶回路が構成されている。
【００１９】ｎ型ＭＯＳトランジスタＱｎ１３は、ビッ
ト線ＢＬとノードＮ５との間にソース−ドレイン端子が
接続されており、ゲートがワード線ＷＬｂに接続されて
いる。ｎ型ＭＯＳトランジスタＱｎ１４は、ビット線／
ＢＬとノードＮ６との間にソース−ドレイン端子が接続
されており、ゲートがワード線ＷＬｂに接続されてい
る。
ト線ＢＬとノードＮ５との間にソース−ドレイン端子が
接続されており、ゲートがワード線ＷＬｂに接続されて
いる。ｎ型ＭＯＳトランジスタＱｎ１４は、ビット線／
ＢＬとノードＮ６との間にソース−ドレイン端子が接続
されており、ゲートがワード線ＷＬｂに接続されてい
る。
【００２０】ｎ型ＭＯＳトランジスタＱｎ１５およびｎ
型ＭＯＳトランジスタＱｎ１７は、ノードＮ７を接続中
点として、不一致検出線ＭＬと基準電位との間にソース
−ドレイン端子が接続されている。ｎ型ＭＯＳトランジ
スタＱｎ１５のゲートはノードＮ４に接続され、ｎ型Ｍ
ＯＳトランジスタＱｎ１７のゲートは検索データ線ＳＬ
に接続されている。ｎ型ＭＯＳトランジスタＱｎ１６お
よびｎ型ＭＯＳトランジスタＱｎ１８は、ノードＮ８を
接続中点として、不一致検出線ＭＬと基準電位との間に
ソース−ドレイン端子が接続されている。ｎ型ＭＯＳト
ランジスタＱｎ１６のゲートはノードＮ５に接続され、
ｎ型ＭＯＳトランジスタＱｎ１８のゲートは検索データ
線／ＳＬに接続されている。
型ＭＯＳトランジスタＱｎ１７は、ノードＮ７を接続中
点として、不一致検出線ＭＬと基準電位との間にソース
−ドレイン端子が接続されている。ｎ型ＭＯＳトランジ
スタＱｎ１５のゲートはノードＮ４に接続され、ｎ型Ｍ
ＯＳトランジスタＱｎ１７のゲートは検索データ線ＳＬ
に接続されている。ｎ型ＭＯＳトランジスタＱｎ１６お
よびｎ型ＭＯＳトランジスタＱｎ１８は、ノードＮ８を
接続中点として、不一致検出線ＭＬと基準電位との間に
ソース−ドレイン端子が接続されている。ｎ型ＭＯＳト
ランジスタＱｎ１６のゲートはノードＮ５に接続され、
ｎ型ＭＯＳトランジスタＱｎ１８のゲートは検索データ
線／ＳＬに接続されている。
【００２１】上述した構成を有する図７の３値ＣＡＭセ
ルの一致検索動作について説明する。なお、以降の説明
においては、３値ＣＡＭセルの記憶データが値‘１’の
場合にノードＮ３およびノードＮ５がハイレベル、ノー
ドＮ４およびノードＮ６がローレベルとなり、値‘０’
の場合には各々その逆のレベルとなり、値‘ｘ’の場合
にはノードＮ４およびノードＮ５がローレベル、ノード
Ｎ３およびノードＮ６がハイレベルとなるものとする。
また、検索データが値‘１’の場合には検索データ線Ｓ
Ｌがハイレベル、検索データ線／ＳＬがローレベルとな
り、値‘０’の場合には各々その逆のレベルになるもの
とする。さらに、不一致検出線ＭＬの一端には定電流が
供給されているものとする。
ルの一致検索動作について説明する。なお、以降の説明
においては、３値ＣＡＭセルの記憶データが値‘１’の
場合にノードＮ３およびノードＮ５がハイレベル、ノー
ドＮ４およびノードＮ６がローレベルとなり、値‘０’
の場合には各々その逆のレベルとなり、値‘ｘ’の場合
にはノードＮ４およびノードＮ５がローレベル、ノード
Ｎ３およびノードＮ６がハイレベルとなるものとする。
また、検索データが値‘１’の場合には検索データ線Ｓ
Ｌがハイレベル、検索データ線／ＳＬがローレベルとな
り、値‘０’の場合には各々その逆のレベルになるもの
とする。さらに、不一致検出線ＭＬの一端には定電流が
供給されているものとする。
【００２２】ＣＡＭセルの記憶データと検索データとの
一致検索が行われる場合、ワード線ＷＬａおよびワード
線ＷＬｂはローレベルに設定され、上述した第１の記憶
回路および第２の記憶回路は記憶データが保持される状
態に設定される。
一致検索が行われる場合、ワード線ＷＬａおよびワード
線ＷＬｂはローレベルに設定され、上述した第１の記憶
回路および第２の記憶回路は記憶データが保持される状
態に設定される。
【００２３】記憶データが論理値’０’で検索データが
論理値’１’の場合、ノードＮ４がハイレベルとなって
ｎ型ＭＯＳトランジスタＱｎ１５はオン状態のとなり、
ノードＮ５がローレベルとなってｎ型ＭＯＳトランジス
タＱｎ１６はオフ状態となる。また、検索データ線ＳＬ
がハイレベルなのでｎ型ＭＯＳトランジスタＱｎ１７は
オン状態となり、検索データ線／ＳＬがローレベルなの
でｎ型ＭＯＳトランジスタＱｎ１８はオフ状態となる。
したがって、ｎ型ＭＯＳトランジスタＱｎ１５およびｎ
型ＭＯＳトランジスタＱｎ１７がともにオン状態とな
り、不一致検出線ＭＬはローレベルとなる。検索データ
が論理値’０’で記憶データが論理値’１’の場合に
は、ｎ型ＭＯＳトランジスタＱｎ１６およびｎ型ＭＯＳ
トランジスタＱｎ１８がともにオン状態となり、不一致
検出線ＭＬは同様にローレベルとなる。
論理値’１’の場合、ノードＮ４がハイレベルとなって
ｎ型ＭＯＳトランジスタＱｎ１５はオン状態のとなり、
ノードＮ５がローレベルとなってｎ型ＭＯＳトランジス
タＱｎ１６はオフ状態となる。また、検索データ線ＳＬ
がハイレベルなのでｎ型ＭＯＳトランジスタＱｎ１７は
オン状態となり、検索データ線／ＳＬがローレベルなの
でｎ型ＭＯＳトランジスタＱｎ１８はオフ状態となる。
したがって、ｎ型ＭＯＳトランジスタＱｎ１５およびｎ
型ＭＯＳトランジスタＱｎ１７がともにオン状態とな
り、不一致検出線ＭＬはローレベルとなる。検索データ
が論理値’０’で記憶データが論理値’１’の場合に
は、ｎ型ＭＯＳトランジスタＱｎ１６およびｎ型ＭＯＳ
トランジスタＱｎ１８がともにオン状態となり、不一致
検出線ＭＬは同様にローレベルとなる。
【００２４】検索データおよび記憶データがともに論理
値’１’の場合には、ｎ型ＭＯＳトランジスタＱｎ１５
およびｎ型ＭＯＳトランジスタＱｎ１８がオフ状態とな
るため、不一致検出線ＭＬはハイレベルに保持される。
検索データおよび記憶データがともに論理値’０’の場
合には、ｎ型ＭＯＳトランジスタＱｎ１７およびｎ型Ｍ
ＯＳトランジスタＱｎ１６がともにオフ状態となるた
め、不一致検出線ＭＬは同様にハイレベルに保持され
る。
値’１’の場合には、ｎ型ＭＯＳトランジスタＱｎ１５
およびｎ型ＭＯＳトランジスタＱｎ１８がオフ状態とな
るため、不一致検出線ＭＬはハイレベルに保持される。
検索データおよび記憶データがともに論理値’０’の場
合には、ｎ型ＭＯＳトランジスタＱｎ１７およびｎ型Ｍ
ＯＳトランジスタＱｎ１６がともにオフ状態となるた
め、不一致検出線ＭＬは同様にハイレベルに保持され
る。
【００２５】また、３値ＣＡＭセルの記憶データが論理
値’ｘ’の場合には、ノードＮ４およびノードＮ５がと
もにローレベルとなって、ｎ型ＭＯＳトランジスタＱｎ
１５およびｎ型ＭＯＳトランジスタＱｎ１６がともにオ
フ状態となる。したがって、検索データの値にかかわら
ず、不一致検出線ＭＬはハイレベルに保持される。
値’ｘ’の場合には、ノードＮ４およびノードＮ５がと
もにローレベルとなって、ｎ型ＭＯＳトランジスタＱｎ
１５およびｎ型ＭＯＳトランジスタＱｎ１６がともにオ
フ状態となる。したがって、検索データの値にかかわら
ず、不一致検出線ＭＬはハイレベルに保持される。
【００２６】このように、記憶データと検索データとが
不一致の場合に不一致検出線ＭＬはローレベルとなり、
一致している場合にはハイレベルに保持される。また、
共通の不一致検出線ＭＬと、これに並列接続された複数
のＣＡＭセルのｎ型ＭＯＳトランジスタＱｎ１５〜ｎ型
ＭＯＳトランジスタＱｎ１８とによって一種のＮＯＲ回
路が形成されており、この複数のＣＡＭセルに１つでも
記憶データと検索データとが不一致になるＣＡＭセルが
あると、共通の不一致検出線ＭＬはローレベルになる。
したがって、各ワード線ＷＬに対応するアドレスごとに
不一致検出線ＭＬのレベルを判定することにより、検索
データと一致する記憶データのアドレスを検索すること
ができる。さらに、３値ＣＡＭセルに論理値’ｘ’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線ＭＬはハイレベルに保持され、検索データ
と記憶データとが一致しているものとして判定される。
以上が、図１６に示す３値ＣＡＭセルの一致検索動作の
説明である。
不一致の場合に不一致検出線ＭＬはローレベルとなり、
一致している場合にはハイレベルに保持される。また、
共通の不一致検出線ＭＬと、これに並列接続された複数
のＣＡＭセルのｎ型ＭＯＳトランジスタＱｎ１５〜ｎ型
ＭＯＳトランジスタＱｎ１８とによって一種のＮＯＲ回
路が形成されており、この複数のＣＡＭセルに１つでも
記憶データと検索データとが不一致になるＣＡＭセルが
あると、共通の不一致検出線ＭＬはローレベルになる。
したがって、各ワード線ＷＬに対応するアドレスごとに
不一致検出線ＭＬのレベルを判定することにより、検索
データと一致する記憶データのアドレスを検索すること
ができる。さらに、３値ＣＡＭセルに論理値’ｘ’が記
憶されている場合には、検索データの値にかかわらず、
不一致検出線ＭＬはハイレベルに保持され、検索データ
と記憶データとが一致しているものとして判定される。
以上が、図１６に示す３値ＣＡＭセルの一致検索動作の
説明である。
【００２７】
【発明が解決しようとする課題】ところで、図１５に示
すＤＲＡＭ型の３値ＣＡＭセルにおいては１つのメモリ
セルに６個のトランジスタと２つのキャパシタが必要で
あり、図１６に示すＳＲＡＭ型の３値ＣＡＭでは１６個
のトランジスタが必要である。これは１メモリセルあた
り１トランジスタと１キャパシタで済むＤＲＡＭや、６
トランジスタで済むＳＲＡＭと比べると２倍以上の素子
数である。このように、従来のＣＡＭは通常のＲＡＭに
比べて多くの素子を必要とし、集積度が低い問題があ
る。したがって、ＣＡＭのメモリセルにおける素子数を
できるだけ減らし、集積度を向上させることが従来より
望まれていた。
すＤＲＡＭ型の３値ＣＡＭセルにおいては１つのメモリ
セルに６個のトランジスタと２つのキャパシタが必要で
あり、図１６に示すＳＲＡＭ型の３値ＣＡＭでは１６個
のトランジスタが必要である。これは１メモリセルあた
り１トランジスタと１キャパシタで済むＤＲＡＭや、６
トランジスタで済むＳＲＡＭと比べると２倍以上の素子
数である。このように、従来のＣＡＭは通常のＲＡＭに
比べて多くの素子を必要とし、集積度が低い問題があ
る。したがって、ＣＡＭのメモリセルにおける素子数を
できるだけ減らし、集積度を向上させることが従来より
望まれていた。
【００２８】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、従来に比べて少ない素子数で構成
できる半導体記憶装置を提供することにある。
であり、その目的は、従来に比べて少ない素子数で構成
できる半導体記憶装置を提供することにある。
【００２９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の第１の観点にかかる半導体記憶装置は、第
１の検索データ線および第２の検索データ線に入力され
る検索データと記憶データとの不一致の検出が可能な半
導体記憶装置であって、不一致検出線と、第１の記憶デ
ータの記憶時において第１の抵抗に設定され、第２の記
憶データの記憶時において上記第１の抵抗と異なる第２
の抵抗に設定され、第３の記憶データの記憶時におい
て、上記第１の抵抗または上記第２の抵抗に設定され、
上記不一致検出線に第１の端子が接続される第１の可変
抵抗素子と、第１の記憶データの記憶時において上記第
２の抵抗に設定され、第２の記憶データの記憶時におい
て上記第１の抵抗に設定され、第３の記憶データの記憶
時において上記第１の可変抵抗素子と同一の抵抗に設定
され、上記不一致検出線に第１の端子が接続される第２
の可変抵抗素子と、上記第１の可変抵抗素子の第２の端
子と基準電位との間に入出力端子が接続され、制御端子
が上記第１の検索データ線に接続される第１のスイッチ
と、上記第２の可変抵抗素子の第２の端子と上記基準電
位との間に入出力端子が接続され、制御端子が上記第２
の検索データ線に接続される第２のスイッチと、上記不
一致検出線と上記基準電位との間のインピーダンスと基
準インピーダンスとの比較結果に応じて、上記不一致を
検出する不一致検出回路とを有する。
め、本発明の第１の観点にかかる半導体記憶装置は、第
１の検索データ線および第２の検索データ線に入力され
る検索データと記憶データとの不一致の検出が可能な半
導体記憶装置であって、不一致検出線と、第１の記憶デ
ータの記憶時において第１の抵抗に設定され、第２の記
憶データの記憶時において上記第１の抵抗と異なる第２
の抵抗に設定され、第３の記憶データの記憶時におい
て、上記第１の抵抗または上記第２の抵抗に設定され、
上記不一致検出線に第１の端子が接続される第１の可変
抵抗素子と、第１の記憶データの記憶時において上記第
２の抵抗に設定され、第２の記憶データの記憶時におい
て上記第１の抵抗に設定され、第３の記憶データの記憶
時において上記第１の可変抵抗素子と同一の抵抗に設定
され、上記不一致検出線に第１の端子が接続される第２
の可変抵抗素子と、上記第１の可変抵抗素子の第２の端
子と基準電位との間に入出力端子が接続され、制御端子
が上記第１の検索データ線に接続される第１のスイッチ
と、上記第２の可変抵抗素子の第２の端子と上記基準電
位との間に入出力端子が接続され、制御端子が上記第２
の検索データ線に接続される第２のスイッチと、上記不
一致検出線と上記基準電位との間のインピーダンスと基
準インピーダンスとの比較結果に応じて、上記不一致を
検出する不一致検出回路とを有する。
【００３０】本発明の第１の観点にかかる半導体記憶装
置によれば、上記記憶データは上記第１の可変抵抗素子
および上記第２の可変抵抗素子に設定される抵抗の組み
合わせに応じて設定される。また、上記検索データに応
じて、上記第１の可変抵抗素子および上記第２の可変抵
抗素子がそれぞれ上記第１のスイッチおよび上記第２の
スイッチを介して上記不一致検出線と上記基準電位との
間に接続される。したがって、上記検索データと上記記
憶データとの組み合わせに応じて上記不一致検出線と上
記基準電位との間のインピーダンスが変化する。上記不
一致検出回路において、当該変化するインピーダンスと
上記基準インピーダンスとが比較され、当該比較結果に
応じて上記不一致が検出される。
置によれば、上記記憶データは上記第１の可変抵抗素子
および上記第２の可変抵抗素子に設定される抵抗の組み
合わせに応じて設定される。また、上記検索データに応
じて、上記第１の可変抵抗素子および上記第２の可変抵
抗素子がそれぞれ上記第１のスイッチおよび上記第２の
スイッチを介して上記不一致検出線と上記基準電位との
間に接続される。したがって、上記検索データと上記記
憶データとの組み合わせに応じて上記不一致検出線と上
記基準電位との間のインピーダンスが変化する。上記不
一致検出回路において、当該変化するインピーダンスと
上記基準インピーダンスとが比較され、当該比較結果に
応じて上記不一致が検出される。
【００３１】また、上記不一致検出回路は、上記不一致
検出線に第１の電流を供給する第１の電流供給回路と、
基準電流を出力する基準電流出力回路と、第１の入力端
子が上記不一致検出線に接続され、第２の入力端子に上
記基準電流を入力し、上記第１の入力端子と上記第２の
入力端子との入力電流の差に応じた不一致検出信号を出
力する電流差検出回路とを含んでも良い。この場合、上
記基準電流出力回路は、基準電流出力線と、上記基準電
流出力線に第２の電流を供給する第２の電流供給回路
と、第１の端子が上記基準電流出力線に接続され、上記
第１の抵抗または上記第２の抵抗に設定される第３の可
変抵抗素子および第４の可変抵抗素子と、上記第３の可
変抵抗素子の第２の端子と上記基準電位との間に入出力
端子が接続され、制御端子が上記第１の検索データ線に
接続される第３のスイッチと、上記第４の可変抵抗素子
の第２の端子と上記基準電位との間に入出力端子が接続
され、制御端子が上記第２の検索データ線に接続される
第４のスイッチとを含んでも良い。あるいは、上記基準
電流出力回路は、基準電流出力線と、上記基準電流出力
線に第２の電流を供給する第２の電流供給回路と、第１
の端子が上記基準電流出力線に接続され、上記第１の抵
抗または上記第２の抵抗に設定される第５の可変抵抗素
子と、上記第５の可変抵抗素子の第２の端子と上記基準
電位との間に入出力端子が接続され、上記不一致の検出
を行なう時に導通状態に設定される第５のスイッチとを
含んでも良い。
検出線に第１の電流を供給する第１の電流供給回路と、
基準電流を出力する基準電流出力回路と、第１の入力端
子が上記不一致検出線に接続され、第２の入力端子に上
記基準電流を入力し、上記第１の入力端子と上記第２の
入力端子との入力電流の差に応じた不一致検出信号を出
力する電流差検出回路とを含んでも良い。この場合、上
記基準電流出力回路は、基準電流出力線と、上記基準電
流出力線に第２の電流を供給する第２の電流供給回路
と、第１の端子が上記基準電流出力線に接続され、上記
第１の抵抗または上記第２の抵抗に設定される第３の可
変抵抗素子および第４の可変抵抗素子と、上記第３の可
変抵抗素子の第２の端子と上記基準電位との間に入出力
端子が接続され、制御端子が上記第１の検索データ線に
接続される第３のスイッチと、上記第４の可変抵抗素子
の第２の端子と上記基準電位との間に入出力端子が接続
され、制御端子が上記第２の検索データ線に接続される
第４のスイッチとを含んでも良い。あるいは、上記基準
電流出力回路は、基準電流出力線と、上記基準電流出力
線に第２の電流を供給する第２の電流供給回路と、第１
の端子が上記基準電流出力線に接続され、上記第１の抵
抗または上記第２の抵抗に設定される第５の可変抵抗素
子と、上記第５の可変抵抗素子の第２の端子と上記基準
電位との間に入出力端子が接続され、上記不一致の検出
を行なう時に導通状態に設定される第５のスイッチとを
含んでも良い。
【００３２】また、第１のビット線および第２のビット
線を有し、上記第１の可変抵抗素子は、上記第１のビッ
ト線および上記不一致検出線に流れる電流が発生する磁
界を受けて、当該電流の極性に応じた方向に磁化され、
当該磁化の方向に応じて上記第１の抵抗または上記第２
の抵抗に設定され、上記第２の可変抵抗素子は、上記第
２のビット線および上記不一致検出線に流れる電流が発
生する磁界を受けて、当該電流の極性に応じた方向に磁
化され、当該磁化の方向に応じて上記第１の抵抗または
上記第２の抵抗に設定されても良い。
線を有し、上記第１の可変抵抗素子は、上記第１のビッ
ト線および上記不一致検出線に流れる電流が発生する磁
界を受けて、当該電流の極性に応じた方向に磁化され、
当該磁化の方向に応じて上記第１の抵抗または上記第２
の抵抗に設定され、上記第２の可変抵抗素子は、上記第
２のビット線および上記不一致検出線に流れる電流が発
生する磁界を受けて、当該電流の極性に応じた方向に磁
化され、当該磁化の方向に応じて上記第１の抵抗または
上記第２の抵抗に設定されても良い。
【００３３】本発明の第２の観点にかかる半導体記憶装
置は、第１の検索データ線および第２の検索データ線に
入力される検索データと記憶データとの不一致が検出可
能な半導体記憶装置であって、不一致検出線と、第１の
記憶データの記憶時において第１の抵抗に設定され、第
２の記憶データの記憶時において上記第１の抵抗と異な
る第２の抵抗に設定され、第３の記憶データの記憶時に
おいて、上記第１の抵抗または上記第２の抵抗に設定さ
れ、上記不一致検出線に第１の端子が接続される第１の
可変抵抗素子と、第１の記憶データの記憶時において上
記第２の抵抗に設定され、第２の記憶データの記憶時に
おいて上記第１の抵抗に設定され、第３の記憶データの
記憶時において上記第１の可変抵抗素子と同一の抵抗に
設定され、上記不一致検出線に第１の端子が接続される
第２の可変抵抗素子と、入出力端子が上記第１の可変抵
抗素子と直列接続され、制御端子が上記第１の検索デー
タ線に接続される第１のスイッチと、入出力端子が上記
第２の可変抵抗素子と直列接続され、制御端子が上記第
２の検索データ線に接続される第２のスイッチと、上記
不一致検出線の両端間のインピーダンスと基準インピー
ダンスとの比較結果に応じて、上記不一致を検出する不
一致検出回路とを有し、上記第１の可変抵抗素子と上記
第１のスイッチ回路との直列接続回路と、上記第２の可
変抵抗素子と上記第２のスイッチ回路との直列接続回路
とが並列接続され、当該並列接続回路が上記不一致検出
線に挿入される。
置は、第１の検索データ線および第２の検索データ線に
入力される検索データと記憶データとの不一致が検出可
能な半導体記憶装置であって、不一致検出線と、第１の
記憶データの記憶時において第１の抵抗に設定され、第
２の記憶データの記憶時において上記第１の抵抗と異な
る第２の抵抗に設定され、第３の記憶データの記憶時に
おいて、上記第１の抵抗または上記第２の抵抗に設定さ
れ、上記不一致検出線に第１の端子が接続される第１の
可変抵抗素子と、第１の記憶データの記憶時において上
記第２の抵抗に設定され、第２の記憶データの記憶時に
おいて上記第１の抵抗に設定され、第３の記憶データの
記憶時において上記第１の可変抵抗素子と同一の抵抗に
設定され、上記不一致検出線に第１の端子が接続される
第２の可変抵抗素子と、入出力端子が上記第１の可変抵
抗素子と直列接続され、制御端子が上記第１の検索デー
タ線に接続される第１のスイッチと、入出力端子が上記
第２の可変抵抗素子と直列接続され、制御端子が上記第
２の検索データ線に接続される第２のスイッチと、上記
不一致検出線の両端間のインピーダンスと基準インピー
ダンスとの比較結果に応じて、上記不一致を検出する不
一致検出回路とを有し、上記第１の可変抵抗素子と上記
第１のスイッチ回路との直列接続回路と、上記第２の可
変抵抗素子と上記第２のスイッチ回路との直列接続回路
とが並列接続され、当該並列接続回路が上記不一致検出
線に挿入される。
【００３４】本発明の第２の観点にかかる半導体記憶装
置によれば、上記記憶データは上記第１の可変抵抗素子
および上記第２の可変抵抗素子に設定される抵抗の組み
合わせに応じて設定される。また、上記検索データに応
じて、上記第１の可変抵抗素子および上記第２の可変抵
抗素子がそれぞれ上記第１のスイッチおよび上記第２の
スイッチを介して上記不一致検出線に挿入される。した
がって、上記検索データと上記記憶データとの組み合わ
せに応じて上記不一致検出線の両端間のインピーダンス
が変化する。上記不一致検出回路において、当該変化す
るインピーダンスと上記基準インピーダンスとが比較さ
れ、当該比較結果に応じて上記不一致が検出される。
置によれば、上記記憶データは上記第１の可変抵抗素子
および上記第２の可変抵抗素子に設定される抵抗の組み
合わせに応じて設定される。また、上記検索データに応
じて、上記第１の可変抵抗素子および上記第２の可変抵
抗素子がそれぞれ上記第１のスイッチおよび上記第２の
スイッチを介して上記不一致検出線に挿入される。した
がって、上記検索データと上記記憶データとの組み合わ
せに応じて上記不一致検出線の両端間のインピーダンス
が変化する。上記不一致検出回路において、当該変化す
るインピーダンスと上記基準インピーダンスとが比較さ
れ、当該比較結果に応じて上記不一致が検出される。
【００３５】本発明の第３の観点にかかる半導体記憶装
置は、マトリクス状に配列される複数のメモリセルと、
上記マトリクスの同一行のメモリセルに接続される複数
の不一致検出線と、上記マトリクスの同一列のメモリセ
ルに接続される複数の第１の検索データ線および第２の
検索データ線と、上記不一致検出線と基準電位との間の
インピーダンスと基準インピーダンスとの比較結果に応
じて、上記第１の検索データ線および上記第２の検索デ
ータ線に入力される検索データと上記メモリセルの記憶
データとの不一致を検出する不一致検出回路とを有し、
上記メモリセルは、第１の記憶データの記憶時において
第１の抵抗に設定され、第２の記憶データの記憶時にお
いて上記第１の抵抗と異なる第２の抵抗に設定され、第
３の記憶データの記憶時において、上記第１の抵抗また
は上記第２の抵抗に設定され、上記不一致検出線に第１
の端子が接続される第１の可変抵抗素子と、第１の記憶
データの記憶時において上記第２の抵抗に設定され、第
２の記憶データの記憶時において上記第１の抵抗に設定
され、第３の記憶データの記憶時において上記第１の可
変抵抗素子と同一の抵抗に設定され、上記不一致検出線
に第１の端子が接続される第２の可変抵抗素子と、上記
第１の可変抵抗素子の第２の端子と基準電位との間に入
出力端子が接続され、制御端子が上記第１の検索データ
線に接続される第１のスイッチと、上記第２の可変抵抗
素子の第２の端子と上記基準電位との間に入出力端子が
接続され、制御端子が上記第２の検索データ線に接続さ
れる第２のスイッチとを有する。
置は、マトリクス状に配列される複数のメモリセルと、
上記マトリクスの同一行のメモリセルに接続される複数
の不一致検出線と、上記マトリクスの同一列のメモリセ
ルに接続される複数の第１の検索データ線および第２の
検索データ線と、上記不一致検出線と基準電位との間の
インピーダンスと基準インピーダンスとの比較結果に応
じて、上記第１の検索データ線および上記第２の検索デ
ータ線に入力される検索データと上記メモリセルの記憶
データとの不一致を検出する不一致検出回路とを有し、
上記メモリセルは、第１の記憶データの記憶時において
第１の抵抗に設定され、第２の記憶データの記憶時にお
いて上記第１の抵抗と異なる第２の抵抗に設定され、第
３の記憶データの記憶時において、上記第１の抵抗また
は上記第２の抵抗に設定され、上記不一致検出線に第１
の端子が接続される第１の可変抵抗素子と、第１の記憶
データの記憶時において上記第２の抵抗に設定され、第
２の記憶データの記憶時において上記第１の抵抗に設定
され、第３の記憶データの記憶時において上記第１の可
変抵抗素子と同一の抵抗に設定され、上記不一致検出線
に第１の端子が接続される第２の可変抵抗素子と、上記
第１の可変抵抗素子の第２の端子と基準電位との間に入
出力端子が接続され、制御端子が上記第１の検索データ
線に接続される第１のスイッチと、上記第２の可変抵抗
素子の第２の端子と上記基準電位との間に入出力端子が
接続され、制御端子が上記第２の検索データ線に接続さ
れる第２のスイッチとを有する。
【００３６】本発明の第４の観点にかかる半導体記憶装
置は、マトリクス状に配列される複数のメモリセルと、
上記マトリクスの同一行のメモリセルに接続される複数
の不一致検出線と、上記マトリクスの同一列のメモリセ
ルに接続される複数の第１の検索データ線および第２の
検索データ線と、上記不一致検出線と基準電位との間の
インピーダンスと、基準インピーダンスとの比較結果に
応じて、上記第１の検索データ線および上記第２の検索
データ線に入力される検索データと上記メモリセルの記
憶データとの不一致を検出する不一致検出回路とを有
し、上記メモリセルは、第１の記憶データの記憶時にお
いて第１の抵抗に設定され、第２の記憶データの記憶時
において上記第１の抵抗と異なる第２の抵抗に設定さ
れ、第３の記憶データの記憶時において、上記第１の抵
抗または上記第２の抵抗に設定され、上記不一致検出線
に第１の端子が接続される第１の可変抵抗素子と、第１
の記憶データの記憶時において上記第２の抵抗に設定さ
れ、第２の記憶データの記憶時において上記第１の抵抗
に設定され、第３の記憶データの記憶時において上記第
１の可変抵抗素子と同一の抵抗に設定され、上記不一致
検出線に第１の端子が接続される第２の可変抵抗素子
と、入出力端子が上記第１の可変抵抗素子と直列接続さ
れ、制御端子が上記第１の検索データ線に接続される第
１のスイッチと、入出力端子が上記第２の可変抵抗素子
と直列接続され、制御端子が上記第２の検索データ線に
接続される第２のスイッチと、上記不一致検出線の両端
間のインピーダンスと基準インピーダンスとの比較結果
に応じて、上記不一致を検出する不一致検出回路とを有
し、上記第１の可変抵抗素子と上記第１のスイッチ回路
との直列接続回路と、上記第２の可変抵抗素子と上記第
２のスイッチ回路との直列接続回路とが並列接続され、
当該並列接続回路が上記不一致検出線に挿入される。
置は、マトリクス状に配列される複数のメモリセルと、
上記マトリクスの同一行のメモリセルに接続される複数
の不一致検出線と、上記マトリクスの同一列のメモリセ
ルに接続される複数の第１の検索データ線および第２の
検索データ線と、上記不一致検出線と基準電位との間の
インピーダンスと、基準インピーダンスとの比較結果に
応じて、上記第１の検索データ線および上記第２の検索
データ線に入力される検索データと上記メモリセルの記
憶データとの不一致を検出する不一致検出回路とを有
し、上記メモリセルは、第１の記憶データの記憶時にお
いて第１の抵抗に設定され、第２の記憶データの記憶時
において上記第１の抵抗と異なる第２の抵抗に設定さ
れ、第３の記憶データの記憶時において、上記第１の抵
抗または上記第２の抵抗に設定され、上記不一致検出線
に第１の端子が接続される第１の可変抵抗素子と、第１
の記憶データの記憶時において上記第２の抵抗に設定さ
れ、第２の記憶データの記憶時において上記第１の抵抗
に設定され、第３の記憶データの記憶時において上記第
１の可変抵抗素子と同一の抵抗に設定され、上記不一致
検出線に第１の端子が接続される第２の可変抵抗素子
と、入出力端子が上記第１の可変抵抗素子と直列接続さ
れ、制御端子が上記第１の検索データ線に接続される第
１のスイッチと、入出力端子が上記第２の可変抵抗素子
と直列接続され、制御端子が上記第２の検索データ線に
接続される第２のスイッチと、上記不一致検出線の両端
間のインピーダンスと基準インピーダンスとの比較結果
に応じて、上記不一致を検出する不一致検出回路とを有
し、上記第１の可変抵抗素子と上記第１のスイッチ回路
との直列接続回路と、上記第２の可変抵抗素子と上記第
２のスイッチ回路との直列接続回路とが並列接続され、
当該並列接続回路が上記不一致検出線に挿入される。
【００３７】
【発明の実施の形態】＜第１の実施形態＞以下、本発明
の第１の実施形態について、図１〜図８を参照して説明
する。図１は、本発明に係る連想メモリの一構成例を示
す概略的なブロック図である。図１に示す連想メモリ
は、アドレス制御部１、ＣＡＭセルアレイ２、データ入
力部３、不一致検出部４、検索結果レジスタ５およびプ
ライオリティエンコーダ６を有する。
の第１の実施形態について、図１〜図８を参照して説明
する。図１は、本発明に係る連想メモリの一構成例を示
す概略的なブロック図である。図１に示す連想メモリ
は、アドレス制御部１、ＣＡＭセルアレイ２、データ入
力部３、不一致検出部４、検索結果レジスタ５およびプ
ライオリティエンコーダ６を有する。
【００３８】アドレス制御部１は、外部から入力される
アドレスデータＥＸ＿ＡＤＤまたはプライオリティエン
コーダ６において選択された検索結果のアドレスデータ
Ｍ＿ＡＤＤを入力し、データの書き込み時や一致検索時
において、この入力したアドレスデータに対応する不一
致検出線ＭＬｉ（ｉは１≦ｉ≦ｍの任意の自然数を示
す）を選択して電流を流す。
アドレスデータＥＸ＿ＡＤＤまたはプライオリティエン
コーダ６において選択された検索結果のアドレスデータ
Ｍ＿ＡＤＤを入力し、データの書き込み時や一致検索時
において、この入力したアドレスデータに対応する不一
致検出線ＭＬｉ（ｉは１≦ｉ≦ｍの任意の自然数を示
す）を選択して電流を流す。
【００３９】ＣＡＭセルアレイ２は、後述する図２のＣ
ＡＭセルがマトリクス状に配列されたｍ行ｎ列のメモリ
セルアレイである。各ＣＡＭセルは、マトリクスの各行
に対応する不一致検出線ＭＬ１〜不一致検出ＭＬｍにそ
れぞれ接続されている。また各ＣＡＭセルは、マトリク
スの各列に対応するビット線対（ＢＬ１，／ＢＬ１）〜
ビット線対（ＢＬｎ，／ＢＬｎ）、検索データ線対（Ｓ
Ｌ１，／ＳＬ１）〜検索データ線対（ＳＬｎ，／ＳＬ
ｎ）にそれぞれ接続されている。データの書き込み時に
は、アドレス制御部１の選択によって電流が流れる不一
致検出線に接続される各ＣＡＭセルのみが書き込み可能
状態となり、入力部３から供給されるビット線対の電流
極性に応じた３値データがこれらのＣＡＭセルに書き込
まれる。一致検索時には、データ入力部３から各検索デ
ータ線対に出力される検索データと、１行のＣＡＭセル
に記憶されるデータとの一致または不一致を行ごとに判
定する。そして、検索データと記憶データの一致または
不一致に応じて各行に対応する不一致検出線と所定の基
準電位（例えば回路のグランド電位）との間のインピー
ダンス、あるいは不一致検出線の両端間のインピーダン
スを変化させる。
ＡＭセルがマトリクス状に配列されたｍ行ｎ列のメモリ
セルアレイである。各ＣＡＭセルは、マトリクスの各行
に対応する不一致検出線ＭＬ１〜不一致検出ＭＬｍにそ
れぞれ接続されている。また各ＣＡＭセルは、マトリク
スの各列に対応するビット線対（ＢＬ１，／ＢＬ１）〜
ビット線対（ＢＬｎ，／ＢＬｎ）、検索データ線対（Ｓ
Ｌ１，／ＳＬ１）〜検索データ線対（ＳＬｎ，／ＳＬ
ｎ）にそれぞれ接続されている。データの書き込み時に
は、アドレス制御部１の選択によって電流が流れる不一
致検出線に接続される各ＣＡＭセルのみが書き込み可能
状態となり、入力部３から供給されるビット線対の電流
極性に応じた３値データがこれらのＣＡＭセルに書き込
まれる。一致検索時には、データ入力部３から各検索デ
ータ線対に出力される検索データと、１行のＣＡＭセル
に記憶されるデータとの一致または不一致を行ごとに判
定する。そして、検索データと記憶データの一致または
不一致に応じて各行に対応する不一致検出線と所定の基
準電位（例えば回路のグランド電位）との間のインピー
ダンス、あるいは不一致検出線の両端間のインピーダン
スを変化させる。
【００４０】データ入力部３は、ＣＡＭセルアレイ２に
書き込みデータや検索データを入力するためのブロック
である。データの書き込み時には、書き込みデータの各
ビット値に応じて、各ビット線対に供給する書き込み電
流の極性を設定する。例えば、ビット値が‘１’のとき
のビット線ＢＬｊおよびビット線／ＢＬｊ（ｊは１≦ｊ
≦ｎの任意の自然数）の電流極性をそれぞれ正方向およ
び負方向とした場合、ビット値が‘０’のときの電流極
性をそれぞれ負方向および正方向に反転させる。これに
より、ビット値が‘１’の場合と‘０’の場合とで異な
った方向の磁界が、各ＣＡＭセルの磁気抵抗素子に印加
される。また一致検索時には、各ビット線対の電流を遮
断あるいは所定値以下に低減させるとともに、検索デー
タの各ビット値に応じた信号を各検索データ線対に供給
する。例えば、ビット値が‘１’のときに検索データ線
ＳＬｊおよび検索データ線／ＳＬｊをそれぞれハイレベ
ルおよびローレベルに設定し、‘０’のときにそれぞれ
ローレベルおよびハイレベルに設定する。
書き込みデータや検索データを入力するためのブロック
である。データの書き込み時には、書き込みデータの各
ビット値に応じて、各ビット線対に供給する書き込み電
流の極性を設定する。例えば、ビット値が‘１’のとき
のビット線ＢＬｊおよびビット線／ＢＬｊ（ｊは１≦ｊ
≦ｎの任意の自然数）の電流極性をそれぞれ正方向およ
び負方向とした場合、ビット値が‘０’のときの電流極
性をそれぞれ負方向および正方向に反転させる。これに
より、ビット値が‘１’の場合と‘０’の場合とで異な
った方向の磁界が、各ＣＡＭセルの磁気抵抗素子に印加
される。また一致検索時には、各ビット線対の電流を遮
断あるいは所定値以下に低減させるとともに、検索デー
タの各ビット値に応じた信号を各検索データ線対に供給
する。例えば、ビット値が‘１’のときに検索データ線
ＳＬｊおよび検索データ線／ＳＬｊをそれぞれハイレベ
ルおよびローレベルに設定し、‘０’のときにそれぞれ
ローレベルおよびハイレベルに設定する。
【００４１】不一致検出部４は、各不一致検出線と基準
電位との間のインピーダンス、あるいは各不一致検出線
の両端間のインピーダンスを基準のインピーダンスと比
較する。そして、この比較結果に基づいて、各不一致検
出に接続されるＣＡＭセルの記憶データと検索データと
の一致または不一致を判定し、判定結果に応じた一致検
索信号ＳＭ１〜一致検索信号ＳＭｍを出力する。
電位との間のインピーダンス、あるいは各不一致検出線
の両端間のインピーダンスを基準のインピーダンスと比
較する。そして、この比較結果に基づいて、各不一致検
出に接続されるＣＡＭセルの記憶データと検索データと
の一致または不一致を判定し、判定結果に応じた一致検
索信号ＳＭ１〜一致検索信号ＳＭｍを出力する。
【００４２】検索結果レジスタ５は、一致検索時に一致
検索線から出力される一致検索信号ＳＭ１〜一致検索信
号ＳＭｍを一時的に保持する。プライオリティエンコー
ダ６は、検索結果レジスタ４に保持された一致検索信号
の判定結果から一致が判定された行を抽出するととも
に、抽出される行が複数の場合、あらかじめ設定された
優先順位に基づいてこの複数行から１つの行を選択す
る。そして、選択した行をアドレスデータに変換し、検
索結果アドレスＭ＿ＡＤＤとしてアドレスラインに出力
する。
検索線から出力される一致検索信号ＳＭ１〜一致検索信
号ＳＭｍを一時的に保持する。プライオリティエンコー
ダ６は、検索結果レジスタ４に保持された一致検索信号
の判定結果から一致が判定された行を抽出するととも
に、抽出される行が複数の場合、あらかじめ設定された
優先順位に基づいてこの複数行から１つの行を選択す
る。そして、選択した行をアドレスデータに変換し、検
索結果アドレスＭ＿ＡＤＤとしてアドレスラインに出力
する。
【００４３】上述した構成を有する図１の連想メモリに
よれば、データの書き込み時において、外部から供給さ
れるアドレスデータＥＸ＿ＡＤＤあるいは検索結果のア
ドレスデータＭ＿ＡＤＤに応じた不一致検出線ＭＬｉが
アドレス制御部１により選択され、この選択された不一
致検出線ＭＬｉに電流が流れる。これにより、この不一
致検出線に接続されるＣＡＭセルが書き込み可能状態と
なる。この状態で、データ入力部３により書き込みデー
タの各ビット値に応じた極性の電流が各ビット線対に供
給され、不一致検出線ＭＬｉの電流による磁界とビット
線対の電流による磁界との合成磁界が、各ＣＡＭセルの
後述する磁気抵抗素子に印加される。磁気抵抗素子は、
この合成磁界によって磁化され、磁化の方向に応じた抵
抗値に設定される。
よれば、データの書き込み時において、外部から供給さ
れるアドレスデータＥＸ＿ＡＤＤあるいは検索結果のア
ドレスデータＭ＿ＡＤＤに応じた不一致検出線ＭＬｉが
アドレス制御部１により選択され、この選択された不一
致検出線ＭＬｉに電流が流れる。これにより、この不一
致検出線に接続されるＣＡＭセルが書き込み可能状態と
なる。この状態で、データ入力部３により書き込みデー
タの各ビット値に応じた極性の電流が各ビット線対に供
給され、不一致検出線ＭＬｉの電流による磁界とビット
線対の電流による磁界との合成磁界が、各ＣＡＭセルの
後述する磁気抵抗素子に印加される。磁気抵抗素子は、
この合成磁界によって磁化され、磁化の方向に応じた抵
抗値に設定される。
【００４４】一致検索時には、全てのビット線対の電流
が遮断あるいは低減された状態で、データ入力部３から
各検索データ線対に検索データが出力され、この検索デ
ータと１行のＣＡＭセルの記憶データとの一致または不
一致が判定される。一致が判定される行と不一致が判定
される行とでは、不一致検出線と基準電位間のインピー
ダンス、あるいは不一致検出線両端間のインピーダンス
が異なる。１行の全てのＣＡＭセルにおいて一致が判定
される場合と、１つでも不一致を判定するＣＡＭセルが
含まれる場合とにおける上述のインピーダンスの違い
が、不一致検出部４において検出され、この検出結果に
応じた一致検索信号ＳＭｉが行ごとに生成される。この
一致検索信号ＳＭｉは検索結果レジスタ４に保持され、
一致する行のアドレスデータが検索結果アドレスＭ＿Ａ
ＤＤとしてプライマリエンコーダ６から出力される。一
致する行が複数ある場合には、所定の優先順位に基づい
て選択された行のアドレスデータが出力される。
が遮断あるいは低減された状態で、データ入力部３から
各検索データ線対に検索データが出力され、この検索デ
ータと１行のＣＡＭセルの記憶データとの一致または不
一致が判定される。一致が判定される行と不一致が判定
される行とでは、不一致検出線と基準電位間のインピー
ダンス、あるいは不一致検出線両端間のインピーダンス
が異なる。１行の全てのＣＡＭセルにおいて一致が判定
される場合と、１つでも不一致を判定するＣＡＭセルが
含まれる場合とにおける上述のインピーダンスの違い
が、不一致検出部４において検出され、この検出結果に
応じた一致検索信号ＳＭｉが行ごとに生成される。この
一致検索信号ＳＭｉは検索結果レジスタ４に保持され、
一致する行のアドレスデータが検索結果アドレスＭ＿Ａ
ＤＤとしてプライマリエンコーダ６から出力される。一
致する行が複数ある場合には、所定の優先順位に基づい
て選択された行のアドレスデータが出力される。
【００４５】次に、上述したＣＡＭセルアレイ２を構成
するＣＡＭセルと、不一致検出部４の構成例について、
図２〜図４を参照して詳細に説明する。図２は、本発明
の第１の実施形態に係る連想メモリのメモリセル（ＣＡ
Ｍセル）の構成例を示す第１の回路図である。図２に示
すＣＡＭセルは、ｎ型ＭＯＳトランジスタＱｎ１０１〜
ｎ型ＭＯＳトランジスタＱｎ１０４、および磁気抵抗素
子ＴＲ１０１〜磁気抵抗素子ＴＲ１０４を有する。
するＣＡＭセルと、不一致検出部４の構成例について、
図２〜図４を参照して詳細に説明する。図２は、本発明
の第１の実施形態に係る連想メモリのメモリセル（ＣＡ
Ｍセル）の構成例を示す第１の回路図である。図２に示
すＣＡＭセルは、ｎ型ＭＯＳトランジスタＱｎ１０１〜
ｎ型ＭＯＳトランジスタＱｎ１０４、および磁気抵抗素
子ＴＲ１０１〜磁気抵抗素子ＴＲ１０４を有する。
【００４６】磁気抵抗素子ＴＲ１０１は、一方の端子が
不一致検出線ＭＬに接続され、他方の端子がｎ型ＭＯＳ
トランジスタＱｎ１０１のドレインに接続されている。
ｎ型ＭＯＳトランジスタＱｎ１０１のソースは基準電位
に接続され、ゲートは検索データ線ＳＬに接続されてい
る。磁気抵抗素子ＴＲ１０２は、一方の端子が不一致検
出線ＭＬに接続され、他方の端子がｎ型ＭＯＳトランジ
スタＱｎ１０２のドレインに接続されている。ｎ型ＭＯ
ＳトランジスタＱｎ１０２のソースは基準電位に接続さ
れ、ゲートは検索データ線／ＳＬに接続されている。
不一致検出線ＭＬに接続され、他方の端子がｎ型ＭＯＳ
トランジスタＱｎ１０１のドレインに接続されている。
ｎ型ＭＯＳトランジスタＱｎ１０１のソースは基準電位
に接続され、ゲートは検索データ線ＳＬに接続されてい
る。磁気抵抗素子ＴＲ１０２は、一方の端子が不一致検
出線ＭＬに接続され、他方の端子がｎ型ＭＯＳトランジ
スタＱｎ１０２のドレインに接続されている。ｎ型ＭＯ
ＳトランジスタＱｎ１０２のソースは基準電位に接続さ
れ、ゲートは検索データ線／ＳＬに接続されている。
【００４７】磁気抵抗素子ＴＲ１０３は、一方の端子が
基準電流出力線ＭＳＬに接続され、他方の端子がｎ型Ｍ
ＯＳトランジスタＱｎ１０３のドレインに接続されてい
る。ｎ型ＭＯＳトランジスタＱｎ１０３のソースは基準
電位に接続され、ゲートは検索データ線ＳＬに接続され
ている。磁気抵抗素子ＴＲ１０４は、一方の端子が不一
致検出線ＭＳＬに接続され、他方の端子がｎ型ＭＯＳト
ランジスタＱｎ１０４のドレインに接続されている。ｎ
型ＭＯＳトランジスタＱｎ１０４のソースは基準電位に
接続され、ゲートは検索データ線／ＳＬに接続されてい
る。
基準電流出力線ＭＳＬに接続され、他方の端子がｎ型Ｍ
ＯＳトランジスタＱｎ１０３のドレインに接続されてい
る。ｎ型ＭＯＳトランジスタＱｎ１０３のソースは基準
電位に接続され、ゲートは検索データ線ＳＬに接続され
ている。磁気抵抗素子ＴＲ１０４は、一方の端子が不一
致検出線ＭＳＬに接続され、他方の端子がｎ型ＭＯＳト
ランジスタＱｎ１０４のドレインに接続されている。ｎ
型ＭＯＳトランジスタＱｎ１０４のソースは基準電位に
接続され、ゲートは検索データ線／ＳＬに接続されてい
る。
【００４８】図３は、磁気抵抗素子を用いた記憶回路の
一例を説明するための断面図である。図２と同一の符号
はそれぞれ対応する構成要素を示しており、例えば、図
２における磁気抵抗素子ＴＲ１０１、ｎ型ＭＯＳトラン
ジスタＱｎ１０１、不一致検出線ＭＬおよびビット線Ｂ
Ｌからなる回路ブロックの断面図に対応する。
一例を説明するための断面図である。図２と同一の符号
はそれぞれ対応する構成要素を示しており、例えば、図
２における磁気抵抗素子ＴＲ１０１、ｎ型ＭＯＳトラン
ジスタＱｎ１０１、不一致検出線ＭＬおよびビット線Ｂ
Ｌからなる回路ブロックの断面図に対応する。
【００４９】ｐ型シリコン基板１１の表面層上に、ｎ型
ＭＯＳトランジスタのドレインとなるｎ＋拡散層１２
と、このソースとなるｎ＋拡散層１３とがｐ型のチャネ
ル領域を挟んで対向して形成されている。このｐ型チャ
ネル領域上には酸化絶縁膜１４を介してゲート電極１５
が設けられている。ｎ＋拡散層１３は、コンタクト１６
を介して第１層の金属配線１７に接続されており、この
金属配線１７は回路のグランドに接地されている。また
ｎ＋拡散層１２は、コンタクト１８を介して第１層の金
属配線１９に接続され、この金属配線１９はコンタクト
２０を介して第２層の金属配線２１に接続される。さら
にこの金属配線２１はコンタクト２２、配線２３を介し
て磁気抵抗素子２４の下面に接続されている。磁気抵抗
素子２４の上面は、紙面の水平方向に延びる不一致検出
線ＭＬと接続され、磁気抵抗素子２４の下面近傍には、
非磁性体である配線２３、絶縁体２５を介して紙面の垂
直方向に延びるビット線ＢＬが配置されている。
ＭＯＳトランジスタのドレインとなるｎ＋拡散層１２
と、このソースとなるｎ＋拡散層１３とがｐ型のチャネ
ル領域を挟んで対向して形成されている。このｐ型チャ
ネル領域上には酸化絶縁膜１４を介してゲート電極１５
が設けられている。ｎ＋拡散層１３は、コンタクト１６
を介して第１層の金属配線１７に接続されており、この
金属配線１７は回路のグランドに接地されている。また
ｎ＋拡散層１２は、コンタクト１８を介して第１層の金
属配線１９に接続され、この金属配線１９はコンタクト
２０を介して第２層の金属配線２１に接続される。さら
にこの金属配線２１はコンタクト２２、配線２３を介し
て磁気抵抗素子２４の下面に接続されている。磁気抵抗
素子２４の上面は、紙面の水平方向に延びる不一致検出
線ＭＬと接続され、磁気抵抗素子２４の下面近傍には、
非磁性体である配線２３、絶縁体２５を介して紙面の垂
直方向に延びるビット線ＢＬが配置されている。
【００５０】磁気抵抗素子２４は、例えばＭＲＡＭ（Ma
gnetoresistive Random Access Memory）に用いられる
ＴＭＲ（Tunnel Magnetoresistive）膜によって構成さ
れる。ＴＭＲ膜は、例えばＦｅやＣｏ、Ｎｉなどの成分
からなる２つの強磁性層でアルミナなどの非磁性体の絶
縁膜を挟んだ構造を有しており、２つの強磁性層の磁化
方向に応じて膜の垂直方向に流れるトンネル電流の抵抗
が変化する性質を有している。すなわち、２つの強磁性
層の磁化方向が同一の場合に抵抗値が減少し、反対の場
合に抵抗値が増大する。
gnetoresistive Random Access Memory）に用いられる
ＴＭＲ（Tunnel Magnetoresistive）膜によって構成さ
れる。ＴＭＲ膜は、例えばＦｅやＣｏ、Ｎｉなどの成分
からなる２つの強磁性層でアルミナなどの非磁性体の絶
縁膜を挟んだ構造を有しており、２つの強磁性層の磁化
方向に応じて膜の垂直方向に流れるトンネル電流の抵抗
が変化する性質を有している。すなわち、２つの強磁性
層の磁化方向が同一の場合に抵抗値が減少し、反対の場
合に抵抗値が増大する。
【００５１】そこで、不一致検出線ＭＬ側の強磁性層の
磁化方向を固定化させ、ビット線ＢＬ（またはビット線
／ＢＬ）側の強磁性層の磁化方向をビット線電流による
磁界に応じて変化させることにより、ＴＭＲ膜の抵抗を
小さい抵抗Ｒまたは大きい抵抗（Ｒ＋ΔＲ）に変化させ
ることができる。
磁化方向を固定化させ、ビット線ＢＬ（またはビット線
／ＢＬ）側の強磁性層の磁化方向をビット線電流による
磁界に応じて変化させることにより、ＴＭＲ膜の抵抗を
小さい抵抗Ｒまたは大きい抵抗（Ｒ＋ΔＲ）に変化させ
ることができる。
【００５２】磁化方向が固定される不一致検出線ＭＬ側
の強磁性層には、例えばＦｅＭｎなどの反磁性層が面に
接して設けられる。これにより磁性層の保持力が強化さ
れ、ビット線電流の磁界に影響されずに磁化方向が固定
される。また、磁化方向が変化するビット線ＢＬ側の強
磁性層は、ビット線電流の磁界のみでは磁化方向が反転
されず、不一致検出線電流の磁界とビット線電流の磁界
との合成磁界によって磁化方向が反転されるように、適
切な保持力に設定される。これにより、複数の行のうち
不一致検出線に電流が流れる行のＣＡＭセルのみをデー
タ書き換え可能状態に設定できる。
の強磁性層には、例えばＦｅＭｎなどの反磁性層が面に
接して設けられる。これにより磁性層の保持力が強化さ
れ、ビット線電流の磁界に影響されずに磁化方向が固定
される。また、磁化方向が変化するビット線ＢＬ側の強
磁性層は、ビット線電流の磁界のみでは磁化方向が反転
されず、不一致検出線電流の磁界とビット線電流の磁界
との合成磁界によって磁化方向が反転されるように、適
切な保持力に設定される。これにより、複数の行のうち
不一致検出線に電流が流れる行のＣＡＭセルのみをデー
タ書き換え可能状態に設定できる。
【００５３】なお、上述とは逆に、ビット線側の強磁性
層の磁化方向を固定化させ、不一致検出線側の強磁性層
の磁化方向を不一致検出線電流の磁界に応じて変化させ
ても良い。この場合にも、不一致検出線に電流が流れる
行のＣＡＭセルのみを記憶データ書き換え可能状態に設
定できる。
層の磁化方向を固定化させ、不一致検出線側の強磁性層
の磁化方向を不一致検出線電流の磁界に応じて変化させ
ても良い。この場合にも、不一致検出線に電流が流れる
行のＣＡＭセルのみを記憶データ書き換え可能状態に設
定できる。
【００５４】図４は、共通の不一致検出線に接続される
図２のＣＡＭセルおよび不一致検出部４の一構成例を示
す回路図であり、図４と図２の同一符号は同一の構成要
素を示す。また、この不一致検出線に接続される不一致
検出部４の回路ブロックは、ｐ型ＭＯＳトランジスタＱ
ｐ１０１、ｐ型ＭＯＳトランジスタＱｐ１０２、差動増
幅回路１００および定電流回路１０１を有する。
図２のＣＡＭセルおよび不一致検出部４の一構成例を示
す回路図であり、図４と図２の同一符号は同一の構成要
素を示す。また、この不一致検出線に接続される不一致
検出部４の回路ブロックは、ｐ型ＭＯＳトランジスタＱ
ｐ１０１、ｐ型ＭＯＳトランジスタＱｐ１０２、差動増
幅回路１００および定電流回路１０１を有する。
【００５５】図４に示す回路図においては、共通の不一
致検出線ＭＬｉおよび基準電流出力線ＭＳＬｉに図２の
ＣＡＭセルがｎ個接続されている。不一致検出線ＭＬｉ
および基準電流出力線ＭＳＬｉの一端には、それぞれｐ
型ＭＯＳトランジスタＱｐ１０２およびｐ型ＭＯＳトラ
ンジスタＱｐ１０１のドレイン−ソース端子を介して電
源電圧Ｖｃｃから一定の電流Ｉｐが供給されている。ｐ
型ＭＯＳトランジスタＱｐ１０１およびｐ型ＭＯＳトラ
ンジスタＱｐ１０２のゲートは、いずれも一致検索時お
よびデータ書き込み時にローレベルとなるプルアップ信
号線／Ｓｐに接続されている。ｐ型ＭＯＳトランジスタ
Ｑｐ１０１およびｐ型ＭＯＳトランジスタＱｐ１０２の
ドレインはそれぞれ差動増幅回路１００の２つの入力端
子に接続され、差動増幅回路１００の出力端子からは一
致検索信号ＳＭｉが出力されている。また、ｐ型ＭＯＳ
トランジスタＱｐ１０２の一端と基準電位との間には定
電流回路１０１が接続され、電流Ｉｐの一部がこの定電
流回路１００の電流Ｉｓとして基準電位に流れている。
致検出線ＭＬｉおよび基準電流出力線ＭＳＬｉに図２の
ＣＡＭセルがｎ個接続されている。不一致検出線ＭＬｉ
および基準電流出力線ＭＳＬｉの一端には、それぞれｐ
型ＭＯＳトランジスタＱｐ１０２およびｐ型ＭＯＳトラ
ンジスタＱｐ１０１のドレイン−ソース端子を介して電
源電圧Ｖｃｃから一定の電流Ｉｐが供給されている。ｐ
型ＭＯＳトランジスタＱｐ１０１およびｐ型ＭＯＳトラ
ンジスタＱｐ１０２のゲートは、いずれも一致検索時お
よびデータ書き込み時にローレベルとなるプルアップ信
号線／Ｓｐに接続されている。ｐ型ＭＯＳトランジスタ
Ｑｐ１０１およびｐ型ＭＯＳトランジスタＱｐ１０２の
ドレインはそれぞれ差動増幅回路１００の２つの入力端
子に接続され、差動増幅回路１００の出力端子からは一
致検索信号ＳＭｉが出力されている。また、ｐ型ＭＯＳ
トランジスタＱｐ１０２の一端と基準電位との間には定
電流回路１０１が接続され、電流Ｉｐの一部がこの定電
流回路１００の電流Ｉｓとして基準電位に流れている。
【００５６】上述した構成を有する図２〜図４に示した
ＣＡＭセルおよび不一致検出部４のデータ書き込み時お
よび一致検索時における動作について説明する。データ
書き込み時において、各検索データ線対はいずれもロー
レベルに設定され、ｎ型ＭＯＳトランジスタＱｎ１０１
〜ｎ型ＭＯＳトランジスタＱｎ１０４は全てオフ状態に
設定される。またプルアップ信号／Ｓｐはローレベルに
設定されてｐ型ＭＯＳトランジスタＱｐ１０１およびｐ
型ＭＯＳトランジスタＱｐ１０２が導通し、不一致検出
線および基準電流出力線は不一致検出部４側において電
源電圧Ｖｃｃにプルアップされる。
ＣＡＭセルおよび不一致検出部４のデータ書き込み時お
よび一致検索時における動作について説明する。データ
書き込み時において、各検索データ線対はいずれもロー
レベルに設定され、ｎ型ＭＯＳトランジスタＱｎ１０１
〜ｎ型ＭＯＳトランジスタＱｎ１０４は全てオフ状態に
設定される。またプルアップ信号／Ｓｐはローレベルに
設定されてｐ型ＭＯＳトランジスタＱｐ１０１およびｐ
型ＭＯＳトランジスタＱｐ１０２が導通し、不一致検出
線および基準電流出力線は不一致検出部４側において電
源電圧Ｖｃｃにプルアップされる。
【００５７】この状態で、書き込みアドレスに応じて選
択された不一致検出線ＭＬｉの一端がアドレス制御部１
によりプルダウンされ、選択された不一致検出線ＭＬｉ
電流が供給される。電流が供給された不一致検出線に接
続されるＣＡＭセルは、書き込み可能状態に設定され
る。また、データ入力部３において、書き込みデータの
各ビット値に応じて極性が設定された電流が、各ビット
線対に供給される。ビット線対に流れる電流の極性に応
じて、書き込み可能状態に設定されたＣＡＭセルの磁気
抵抗素子ＴＲ１０１および磁気抵抗素子ＴＲ１０２は抵
抗Ｒまたは抵抗（Ｒ＋ΔＲ）に設定される。各ＣＡＭセ
ルには、これらの磁気抵抗素子に設定される抵抗の組み
合わせに応じた３値のデータが記憶される。
択された不一致検出線ＭＬｉの一端がアドレス制御部１
によりプルダウンされ、選択された不一致検出線ＭＬｉ
電流が供給される。電流が供給された不一致検出線に接
続されるＣＡＭセルは、書き込み可能状態に設定され
る。また、データ入力部３において、書き込みデータの
各ビット値に応じて極性が設定された電流が、各ビット
線対に供給される。ビット線対に流れる電流の極性に応
じて、書き込み可能状態に設定されたＣＡＭセルの磁気
抵抗素子ＴＲ１０１および磁気抵抗素子ＴＲ１０２は抵
抗Ｒまたは抵抗（Ｒ＋ΔＲ）に設定される。各ＣＡＭセ
ルには、これらの磁気抵抗素子に設定される抵抗の組み
合わせに応じた３値のデータが記憶される。
【００５８】なお、磁気抵抗素子ＴＲ１０３および磁気
抵抗素子ＴＲ１０４の抵抗は、後述するように、書き込
みデータとは無関係に抵抗Ｒまたは抵抗（Ｒ＋ΔＲ）に
固定される。したがって、ビット線対に電流が流れるデ
ータ書き込み時には、この固定化された抵抗が変化しな
いように各基準電流出力線の電流が遮断または所定値以
下に低減される。これらの磁気抵抗素子に対する抵抗の
設定は、アドレス制御部１による不一致検出線ＭＬｉの
プルダウンが解除され、全ての不一致検出線の電流が遮
断された状態において、磁気抵抗素子ＴＲ１０１および
磁気抵抗素子ＴＲ１０２と同様に行なわれる。または、
ビット線対および不一致検出線の電流による磁界で抵抗
が変化しないように、上述したＴＭＲ膜における強磁性
層の磁化方向を所定の方向に固定させても良い。
抵抗素子ＴＲ１０４の抵抗は、後述するように、書き込
みデータとは無関係に抵抗Ｒまたは抵抗（Ｒ＋ΔＲ）に
固定される。したがって、ビット線対に電流が流れるデ
ータ書き込み時には、この固定化された抵抗が変化しな
いように各基準電流出力線の電流が遮断または所定値以
下に低減される。これらの磁気抵抗素子に対する抵抗の
設定は、アドレス制御部１による不一致検出線ＭＬｉの
プルダウンが解除され、全ての不一致検出線の電流が遮
断された状態において、磁気抵抗素子ＴＲ１０１および
磁気抵抗素子ＴＲ１０２と同様に行なわれる。または、
ビット線対および不一致検出線の電流による磁界で抵抗
が変化しないように、上述したＴＭＲ膜における強磁性
層の磁化方向を所定の方向に固定させても良い。
【００５９】一致検索時において、プルアップ信号／Ｓ
ｐは、データ書き込み時と同様にローレベルに設定さ
れ、これにより不一致検出線ＭＬｉおよび基準電流出力
線ＭＳＬｉは不一致検出部４側において電源電圧Ｖｃｃ
にプルアップされる。また、各検索データ線対の信号レ
ベルは、データ入力部３によって検索データの各ビット
値に応じたレベルに設定される。例えば、ビット値が
‘１’の場合に検索データ線ＳＬｊがハイレベル、検索
データ線／ＳＬｊがローレベルに設定され、‘０’の場
合にはそれぞれその逆のレベルに設定される。これによ
り、ｎ型ＭＯＳトランジスタＱｎ１０１およびｎ型ＭＯ
ＳトランジスタＱｎ１０３、またはｎ型ＭＯＳトランジ
スタＱｎ１０２およびｎ型ＭＯＳトランジスタＱｎ１０
４の何れか一方が導通状態になる。
ｐは、データ書き込み時と同様にローレベルに設定さ
れ、これにより不一致検出線ＭＬｉおよび基準電流出力
線ＭＳＬｉは不一致検出部４側において電源電圧Ｖｃｃ
にプルアップされる。また、各検索データ線対の信号レ
ベルは、データ入力部３によって検索データの各ビット
値に応じたレベルに設定される。例えば、ビット値が
‘１’の場合に検索データ線ＳＬｊがハイレベル、検索
データ線／ＳＬｊがローレベルに設定され、‘０’の場
合にはそれぞれその逆のレベルに設定される。これによ
り、ｎ型ＭＯＳトランジスタＱｎ１０１およびｎ型ＭＯ
ＳトランジスタＱｎ１０３、またはｎ型ＭＯＳトランジ
スタＱｎ１０２およびｎ型ＭＯＳトランジスタＱｎ１０
４の何れか一方が導通状態になる。
【００６０】図５は、図４に示すＣＡＭセルおよび不一
致検出部４による一致検索動作について説明するための
図である。図５の例においては、記憶データが‘０’の
場合には磁気抵抗素子ＴＲ１０１が抵抗（Ｒ＋ΔＲ）、
磁気抵抗素子ＴＲ１０２が抵抗Ｒに設定され、記憶デー
タが‘１’の場合にはその逆に設定され、記憶データが
‘ｘ’の場合には磁気抵抗素子ＴＲ１０１および磁気抵
抗素子ＴＲ１０２がいずれも抵抗Ｒに設定される。磁気
抵抗素子ＴＲ１０３および磁気抵抗素子ＴＲ１０４の抵
抗は、いずれも抵抗Ｒに固定される。
致検出部４による一致検索動作について説明するための
図である。図５の例においては、記憶データが‘０’の
場合には磁気抵抗素子ＴＲ１０１が抵抗（Ｒ＋ΔＲ）、
磁気抵抗素子ＴＲ１０２が抵抗Ｒに設定され、記憶デー
タが‘１’の場合にはその逆に設定され、記憶データが
‘ｘ’の場合には磁気抵抗素子ＴＲ１０１および磁気抵
抗素子ＴＲ１０２がいずれも抵抗Ｒに設定される。磁気
抵抗素子ＴＲ１０３および磁気抵抗素子ＴＲ１０４の抵
抗は、いずれも抵抗Ｒに固定される。
【００６１】また図５の例においては、導通するｎ型Ｍ
ＯＳトランジスタに接続される磁気抵抗素子が抵抗Ｒに
設定されている場合、磁気抵抗素子には電流Ｉが流れ、
抵抗（Ｒ＋ΔＲ）に設定されている場合には電流Ｉより
も電流ΔＩだけ小さい電流（Ｉ−ΔＩ）が流れる。した
がって、１つのＣＡＭセルに対して、不一致検出線ＭＬ
ｉから基準電位には電流Ｉまたは電流（Ｉ−ΔＩ）が流
れ、基準電流出力線ＭＳＬｉから基準電位は一定の電流
Ｉが流れる。
ＯＳトランジスタに接続される磁気抵抗素子が抵抗Ｒに
設定されている場合、磁気抵抗素子には電流Ｉが流れ、
抵抗（Ｒ＋ΔＲ）に設定されている場合には電流Ｉより
も電流ΔＩだけ小さい電流（Ｉ−ΔＩ）が流れる。した
がって、１つのＣＡＭセルに対して、不一致検出線ＭＬ
ｉから基準電位には電流Ｉまたは電流（Ｉ−ΔＩ）が流
れ、基準電流出力線ＭＳＬｉから基準電位は一定の電流
Ｉが流れる。
【００６２】図５ａに示すように、記憶データが‘０’
で検索データが‘１’の場合には、抵抗（Ｒ＋ΔＲ）に
設定された磁気抵抗素子ＴＲ１０１に接続されるｎ型Ｍ
ＯＳトランジスタＱｎ１０１が導通するので、不一致検
出線ＭＬｉから基準電位に電流（Ｉ−ΔＩ）が流れる。
記憶データが‘０’で検索データが‘０’の場合には電
流Ｉが流れる。また図５ｂに示すように、記憶データが
‘１’で検索データが‘０’の場合には、抵抗（Ｒ＋Δ
Ｒ）に設定された磁気抵抗素子ＴＲ１０２に接続される
ｎ型ＭＯＳトランジスタＱｎ１０２が導通するので、不
一致検出線ＭＬｉから基準電位に電流（Ｉ−ΔＩ）が流
れる。記憶データが‘１’で検索データが‘１’の場合
には電流Ｉが流れる。また図５ｃに示すように、記憶デ
ータが‘ｘ’の場合には、検索データの値に依らず抵抗
Ｒに設定された磁気抵抗素子に電流が流れるため、不一
致検出線ＭＬｉから基準電位には電流Ｉが流れる。すな
わち、記憶データと検索データとが一致するＣＡＭセ
ル、および記憶データが‘ｘ’のＣＡＭセルにおいて
は、不一致検出線ＭＬｉから基準電位に電流Ｉが流れ、
一致しないＣＡＭセルにおいては電流（Ｉ−ΔＩ）が流
れる。
で検索データが‘１’の場合には、抵抗（Ｒ＋ΔＲ）に
設定された磁気抵抗素子ＴＲ１０１に接続されるｎ型Ｍ
ＯＳトランジスタＱｎ１０１が導通するので、不一致検
出線ＭＬｉから基準電位に電流（Ｉ−ΔＩ）が流れる。
記憶データが‘０’で検索データが‘０’の場合には電
流Ｉが流れる。また図５ｂに示すように、記憶データが
‘１’で検索データが‘０’の場合には、抵抗（Ｒ＋Δ
Ｒ）に設定された磁気抵抗素子ＴＲ１０２に接続される
ｎ型ＭＯＳトランジスタＱｎ１０２が導通するので、不
一致検出線ＭＬｉから基準電位に電流（Ｉ−ΔＩ）が流
れる。記憶データが‘１’で検索データが‘１’の場合
には電流Ｉが流れる。また図５ｃに示すように、記憶デ
ータが‘ｘ’の場合には、検索データの値に依らず抵抗
Ｒに設定された磁気抵抗素子に電流が流れるため、不一
致検出線ＭＬｉから基準電位には電流Ｉが流れる。すな
わち、記憶データと検索データとが一致するＣＡＭセ
ル、および記憶データが‘ｘ’のＣＡＭセルにおいて
は、不一致検出線ＭＬｉから基準電位に電流Ｉが流れ、
一致しないＣＡＭセルにおいては電流（Ｉ−ΔＩ）が流
れる。
【００６３】図４において、基準電流出力線ＭＳＬｉか
ら差動増幅回路１００に流れ込む電流Ｉ１は、次式のよ
うに表すことができる。
ら差動増幅回路１００に流れ込む電流Ｉ１は、次式のよ
うに表すことができる。
【００６４】
【数１】Ｉ１ ＝ Ｉｐ−ｎ×Ｉ ・・・（１）
【００６５】また、不一致検出線ＭＬｉから差動増幅回
路１００に流れ込む電流Ｉ２は、不一致を判定するＣＡ
Ｍセルがｋ個ある場合において、次式のように表すこと
ができる。
路１００に流れ込む電流Ｉ２は、不一致を判定するＣＡ
Ｍセルがｋ個ある場合において、次式のように表すこと
ができる。
【００６６】
【数２】 Ｉ２ ＝ Ｉｐ−（ｎ−ｋ）×Ｉ−ｋ×（Ｉ−ΔＩ）−Ｉｓ ・・・（２）
【００６７】したがって、式（１）および式（２）よ
り、差動増幅回路１００に入力される差動電流Ｉｄは、
次式のように表すことができる。
り、差動増幅回路１００に入力される差動電流Ｉｄは、
次式のように表すことができる。
【００６８】
【数３】 Ｉｄ ＝ Ｉ１−Ｉ２ ＝ Ｉｓ−ｋ×ΔＩ ・・・（３）
【００６９】不一致検出線ＭＬｉに接続される全てのＣ
ＡＭセルにおいて記憶データと検索データとの一致が判
定される場合、すなわちｋ＝０の場合には、式（３）よ
り差動電流Ｉｄが電流Ｉｓと等しくなる。また、１つで
も不一致を判定するＣＡＭセルがある場合、すなわちｋ
≧１の場合には、電流Ｉｓが電流ΔＩより小さく設定さ
れている（すなわちＩｓ＜ΔＩ）とすると、ｋ＝０の場
合に対して差動電流Ｉｄの極性が反転する。したがっ
て、差動電流Ｉｄが差動増幅回路１００の大きな増幅率
で増幅されることにより、差動電流Ｉｄの極性に応じて
ハイレベルまたはローレベルとなる一致検索信号ＳＭｉ
が生成される。この一致検索信号ＳＭｉのレベルに基づ
いて、１行のＣＡＭセルの記憶データと検索データとが
完全に一致しているか否かを判定できる。
ＡＭセルにおいて記憶データと検索データとの一致が判
定される場合、すなわちｋ＝０の場合には、式（３）よ
り差動電流Ｉｄが電流Ｉｓと等しくなる。また、１つで
も不一致を判定するＣＡＭセルがある場合、すなわちｋ
≧１の場合には、電流Ｉｓが電流ΔＩより小さく設定さ
れている（すなわちＩｓ＜ΔＩ）とすると、ｋ＝０の場
合に対して差動電流Ｉｄの極性が反転する。したがっ
て、差動電流Ｉｄが差動増幅回路１００の大きな増幅率
で増幅されることにより、差動電流Ｉｄの極性に応じて
ハイレベルまたはローレベルとなる一致検索信号ＳＭｉ
が生成される。この一致検索信号ＳＭｉのレベルに基づ
いて、１行のＣＡＭセルの記憶データと検索データとが
完全に一致しているか否かを判定できる。
【００７０】定電流回路１０１による電流Ｉｓは、上述
のようにｋ＝０の場合とｋ≧１の場合とで差動電流Ｉｄ
の極性を反転させるための電流であり、抵抗Ｒと抵抗
（Ｒ＋ΔＲ）との抵抗差ΔＲに応じた電流差ΔＩよりも
十分小さな電流に設定されるとともに、増幅回路１００
の出力レベルを確定させる最小の差動電流よりも大きな
電流に設定される。
のようにｋ＝０の場合とｋ≧１の場合とで差動電流Ｉｄ
の極性を反転させるための電流であり、抵抗Ｒと抵抗
（Ｒ＋ΔＲ）との抵抗差ΔＲに応じた電流差ΔＩよりも
十分小さな電流に設定されるとともに、増幅回路１００
の出力レベルを確定させる最小の差動電流よりも大きな
電流に設定される。
【００７１】一般にＴＭＲ膜は抵抗値のばらつきが大き
いことが知られているので、抵抗Ｒと抵抗（Ｒ＋ΔＲ）
との抵抗差ΔＲが小さい場合には、抵抗値のばらつきと
抵抗差ΔＲとを識別することが難しくなり、一致・不一
致の判定を誤る確率が高くなる。この抵抗値のばらつき
の影響を小さくするために、図２のＣＡＭセルにおいて
は、一致判定時に不一致検出線ＭＬから基準電位へ流れ
る電流Ｉと同等の電流を基準電流出力線ＭＳＬから基準
電位へ流すための回路ブロックとして、磁気抵抗素子Ｔ
Ｒ１０３、ｎ型ＭＯＳトランジスタＱｎ１０３、磁気抵
抗素子ＴＲ１０４およびｎ型ＭＯＳトランジスタＱｎ１
０４を各ＣＡＭセルに設けている。この回路ブロックに
よって、一行の全ＣＡＭセルで一致判定される場合に不
一致検出線ＭＬと基準電位との間に挿入されるインピー
ダンスと近似する基準インピーダンスが、基準電流出力
線ＭＳＬと基準電位との間に挿入される。この基準イン
ピーダンスに応じた基準電流Ｉ１が差動増幅回路１００
に入力され、不一致検出線ＭＬ−基準電位間のインピー
ダンスに応じた電流Ｉ２と比較され、この比較結果に基
づいて１行のＣＡＭセルの記憶データと検索データとの
一致判定が行われる。すなわち、基準電流出力線ＭＳＬ
−基準電位間の基準インピーダンスと、不一致検出線Ｍ
Ｌ−基準電位間のインピーダンスとの比較により一致判
定が行われる。
いことが知られているので、抵抗Ｒと抵抗（Ｒ＋ΔＲ）
との抵抗差ΔＲが小さい場合には、抵抗値のばらつきと
抵抗差ΔＲとを識別することが難しくなり、一致・不一
致の判定を誤る確率が高くなる。この抵抗値のばらつき
の影響を小さくするために、図２のＣＡＭセルにおいて
は、一致判定時に不一致検出線ＭＬから基準電位へ流れ
る電流Ｉと同等の電流を基準電流出力線ＭＳＬから基準
電位へ流すための回路ブロックとして、磁気抵抗素子Ｔ
Ｒ１０３、ｎ型ＭＯＳトランジスタＱｎ１０３、磁気抵
抗素子ＴＲ１０４およびｎ型ＭＯＳトランジスタＱｎ１
０４を各ＣＡＭセルに設けている。この回路ブロックに
よって、一行の全ＣＡＭセルで一致判定される場合に不
一致検出線ＭＬと基準電位との間に挿入されるインピー
ダンスと近似する基準インピーダンスが、基準電流出力
線ＭＳＬと基準電位との間に挿入される。この基準イン
ピーダンスに応じた基準電流Ｉ１が差動増幅回路１００
に入力され、不一致検出線ＭＬ−基準電位間のインピー
ダンスに応じた電流Ｉ２と比較され、この比較結果に基
づいて１行のＣＡＭセルの記憶データと検索データとの
一致判定が行われる。すなわち、基準電流出力線ＭＳＬ
−基準電位間の基準インピーダンスと、不一致検出線Ｍ
Ｌ−基準電位間のインピーダンスとの比較により一致判
定が行われる。
【００７２】このように、各ＣＡＭセルには、データを
記憶するための磁気抵抗素子とトランジスタとからなる
回路ブロックに加えて、抵抗差ΔＲを検出する際の基準
となるインピーダンスを基準電流出力線ＭＳＬ−基準電
位間に挿入するための回路ブロックが設けられている。
図２においては、データ記憶用の回路ブロックと、基準
インピーダンス生成用の回路ブロックとが同一セル内に
近接して配置され、さらに同一の構成を有しているた
め、基準インピーダンスの近似精度が高められている。
記憶するための磁気抵抗素子とトランジスタとからなる
回路ブロックに加えて、抵抗差ΔＲを検出する際の基準
となるインピーダンスを基準電流出力線ＭＳＬ−基準電
位間に挿入するための回路ブロックが設けられている。
図２においては、データ記憶用の回路ブロックと、基準
インピーダンス生成用の回路ブロックとが同一セル内に
近接して配置され、さらに同一の構成を有しているた
め、基準インピーダンスの近似精度が高められている。
【００７３】図２のＣＡＭセルには上述のような利点が
ある一方で、ＣＡＭセルを構成する素子数が多くなって
しまう問題点もある。基準インピーダンスの精度を幾分
落とすことが可能な場合には、図６に示す構成のＣＡＭ
セルを用いて素子数を削減させても良い。図６は、第１
の実施形態に係るＣＡＭセルの構成例を示す第２の回路
図であり、図６と図２の同一符号は同一の構成要素を示
している。この図に示すＣＡＭセルは、図２のＣＡＭセ
ルに対して、基準インピーダンス生成用の回路ブロック
における磁気抵抗素子およびｎ型ＭＯＳトランジスタが
それぞれ１つずつ削減されている。そして、この削減さ
れた回路ブロックの代わりに、基準電流出力線ＭＳＬに
一方の端子が接続され、ビット線ＢＬの電流に応じて抵
抗値が可変される磁気抵抗素子ＴＲ１０５と、この磁気
抵抗素子ＴＲ１０５の他方の端子と基準電位との間にド
レイン−ソース端子が接続されたｎ型ＭＯＳトランジス
タＱｎ１０５とからなる回路ブロックが設けられてい
る。ｎ型ＭＯＳトランジスタＱｎ１０５のゲートには、
一致検索時にハイレベルとなる信号Ｓｓが入力されてい
る。
ある一方で、ＣＡＭセルを構成する素子数が多くなって
しまう問題点もある。基準インピーダンスの精度を幾分
落とすことが可能な場合には、図６に示す構成のＣＡＭ
セルを用いて素子数を削減させても良い。図６は、第１
の実施形態に係るＣＡＭセルの構成例を示す第２の回路
図であり、図６と図２の同一符号は同一の構成要素を示
している。この図に示すＣＡＭセルは、図２のＣＡＭセ
ルに対して、基準インピーダンス生成用の回路ブロック
における磁気抵抗素子およびｎ型ＭＯＳトランジスタが
それぞれ１つずつ削減されている。そして、この削減さ
れた回路ブロックの代わりに、基準電流出力線ＭＳＬに
一方の端子が接続され、ビット線ＢＬの電流に応じて抵
抗値が可変される磁気抵抗素子ＴＲ１０５と、この磁気
抵抗素子ＴＲ１０５の他方の端子と基準電位との間にド
レイン−ソース端子が接続されたｎ型ＭＯＳトランジス
タＱｎ１０５とからなる回路ブロックが設けられてい
る。ｎ型ＭＯＳトランジスタＱｎ１０５のゲートには、
一致検索時にハイレベルとなる信号Ｓｓが入力されてい
る。
【００７４】図６の磁気抵抗素子ＴＲ１０５およびｎ型
ＭＯＳトランジスタＱｎ１０５からなる回路ブロック
も、図２と同様な基準インピーダンスを生成する回路ブ
ロックであるが、図６の回路ブロックの場合、図２のよ
うに検索データ線ＳＬおよび検索データ線／ＳＬのレベ
ルに応じて２つの磁気抵抗素子を切り換える構成ではな
く、１つの磁気抵抗素子を用いて基準インピーダンスを
生成する構成となっている点が図２の回路ブロックと異
なっている。これにより、同一セル内の磁気抵抗素子Ｔ
Ｒ１０１および磁気抵抗素子ＴＲ１０２と近似する基準
インピーダンスを生成できるとともに、図２のＣＡＭセ
ルと比べて回路の素子数を削減できる。
ＭＯＳトランジスタＱｎ１０５からなる回路ブロック
も、図２と同様な基準インピーダンスを生成する回路ブ
ロックであるが、図６の回路ブロックの場合、図２のよ
うに検索データ線ＳＬおよび検索データ線／ＳＬのレベ
ルに応じて２つの磁気抵抗素子を切り換える構成ではな
く、１つの磁気抵抗素子を用いて基準インピーダンスを
生成する構成となっている点が図２の回路ブロックと異
なっている。これにより、同一セル内の磁気抵抗素子Ｔ
Ｒ１０１および磁気抵抗素子ＴＲ１０２と近似する基準
インピーダンスを生成できるとともに、図２のＣＡＭセ
ルと比べて回路の素子数を削減できる。
【００７５】なお、磁気抵抗素子ＴＲ１０５は、図２の
磁気抵抗素子ＴＲ１０３および磁気抵抗素子ＴＲ１０４
と同様に抵抗Ｒまたは抵抗（Ｒ＋ΔＲ）に固定されるの
で、データ書き込み時において基準電流出力線ＭＳＬの
電流は遮断されるか、または所定値以下に低減される。
この磁気抵抗素子ＴＲ１０５に対する抵抗の設定は、逆
に不一致検出線ＭＬの電流が遮断、または所定値以下に
低減された状態で、磁気抵抗素子ＴＲ１０１および磁気
抵抗素子ＴＲ１０２と同様に行われる。または、ビット
線対および不一致検出線ＭＬの電流による磁界で抵抗が
変化しないように、上述したＴＭＲ膜における強磁性層
の磁化方向を所定の方向に固定化させても良い。
磁気抵抗素子ＴＲ１０３および磁気抵抗素子ＴＲ１０４
と同様に抵抗Ｒまたは抵抗（Ｒ＋ΔＲ）に固定されるの
で、データ書き込み時において基準電流出力線ＭＳＬの
電流は遮断されるか、または所定値以下に低減される。
この磁気抵抗素子ＴＲ１０５に対する抵抗の設定は、逆
に不一致検出線ＭＬの電流が遮断、または所定値以下に
低減された状態で、磁気抵抗素子ＴＲ１０１および磁気
抵抗素子ＴＲ１０２と同様に行われる。または、ビット
線対および不一致検出線ＭＬの電流による磁界で抵抗が
変化しないように、上述したＴＭＲ膜における強磁性層
の磁化方向を所定の方向に固定化させても良い。
【００７６】抵抗差ΔＲが磁気抵抗素子の抵抗ばらつき
に対して十分大きい場合には、図２および図６のＣＡＭ
セルにおける基準インピーダンス生成用の回路ブロック
を全て削除し、その代わりに、共通の不一致検出線ＭＬ
に接続されるＣＡＭセルに対して共通の基準インピーダ
ンス生成用の回路ブロックをＣＡＭセル外部に設けた図
７および図８に示すＣＡＭセルおよび不一致検出部を用
いても良い。図７は、第１の実施形態に係るＣＡＭセル
の構成例を示す第３の回路図であり、この図７に示すＣ
ＡＭセルは、図２のＣＡＭセルにおける基準データ生成
用の回路ブロック（磁気抵抗素子ＴＲ１０３、磁気抵抗
素子ＴＲ１０４、ｎ型ＭＯＳトランジスタＱｎ１０３、
ｎ型ＭＯＳトランジスタＱｎ１０４）が削除された構成
を有している。
に対して十分大きい場合には、図２および図６のＣＡＭ
セルにおける基準インピーダンス生成用の回路ブロック
を全て削除し、その代わりに、共通の不一致検出線ＭＬ
に接続されるＣＡＭセルに対して共通の基準インピーダ
ンス生成用の回路ブロックをＣＡＭセル外部に設けた図
７および図８に示すＣＡＭセルおよび不一致検出部を用
いても良い。図７は、第１の実施形態に係るＣＡＭセル
の構成例を示す第３の回路図であり、この図７に示すＣ
ＡＭセルは、図２のＣＡＭセルにおける基準データ生成
用の回路ブロック（磁気抵抗素子ＴＲ１０３、磁気抵抗
素子ＴＲ１０４、ｎ型ＭＯＳトランジスタＱｎ１０３、
ｎ型ＭＯＳトランジスタＱｎ１０４）が削除された構成
を有している。
【００７７】図８は、共通の不一致検出線ＭＬｉに接続
される図７のＣＡＭセルと不一致検出部４の一構成例を
示す回路図であり、図４と図８の同一符号は同一の構成
要素を示す。図８に示すように、共通の不一致検出線Ｍ
Ｌｉに図７のＣＡＭセルがｎ個接続されている。不一致
検出線ＭＬｉの一端には、ｐ型ＭＯＳトランジスタＱｐ
１０２のドレイン−ソース端子を介して電源電圧Ｖｃｃ
から一定の電流Ｉｐが供給され、この電流Ｉｐの一部は
定電流回路１０１の電流Ｉｓとして基準電位に流れてい
る。この不一致検出線ＭＬｉの一端は、差動増幅回路１
００の一方の入力端子に接続されている。差動増幅回路
１００の他方の入力端子には、ｐ型ＭＯＳトランジスタ
Ｑｐ１０１のドレイン−ソース端子を介して電源電圧Ｖ
ｃｃから一定の電流Ｉｐが供給され、この電流の一部は
定電流回路１０２の電流（ｎ×Ｉ）として基準電位に流
れている。電流Ｉは、各ＣＡＭセルの磁気抵抗素子の抵
抗Ｒによって不一致検出線ＭＬｉから基準電位に流れる
電流であり、電流（ｎ×Ｉ）は、全てのＣＡＭセルにお
いて一致が判定された場合に不一致検出線ＭＬｉからＣ
ＡＭセルを介して基準電位に流れる電流に近似する基準
電流である。ｐ型ＭＯＳトランジスタＱｐ１０１および
ｐ型ＭＯＳトランジスタＱｐ１０２のゲートは、いずれ
も一致検索時およびデータ書き込み時にローレベルとな
るプルアップ信号線／Ｓｐに接続されている。
される図７のＣＡＭセルと不一致検出部４の一構成例を
示す回路図であり、図４と図８の同一符号は同一の構成
要素を示す。図８に示すように、共通の不一致検出線Ｍ
Ｌｉに図７のＣＡＭセルがｎ個接続されている。不一致
検出線ＭＬｉの一端には、ｐ型ＭＯＳトランジスタＱｐ
１０２のドレイン−ソース端子を介して電源電圧Ｖｃｃ
から一定の電流Ｉｐが供給され、この電流Ｉｐの一部は
定電流回路１０１の電流Ｉｓとして基準電位に流れてい
る。この不一致検出線ＭＬｉの一端は、差動増幅回路１
００の一方の入力端子に接続されている。差動増幅回路
１００の他方の入力端子には、ｐ型ＭＯＳトランジスタ
Ｑｐ１０１のドレイン−ソース端子を介して電源電圧Ｖ
ｃｃから一定の電流Ｉｐが供給され、この電流の一部は
定電流回路１０２の電流（ｎ×Ｉ）として基準電位に流
れている。電流Ｉは、各ＣＡＭセルの磁気抵抗素子の抵
抗Ｒによって不一致検出線ＭＬｉから基準電位に流れる
電流であり、電流（ｎ×Ｉ）は、全てのＣＡＭセルにお
いて一致が判定された場合に不一致検出線ＭＬｉからＣ
ＡＭセルを介して基準電位に流れる電流に近似する基準
電流である。ｐ型ＭＯＳトランジスタＱｐ１０１および
ｐ型ＭＯＳトランジスタＱｐ１０２のゲートは、いずれ
も一致検索時およびデータ書き込み時にローレベルとな
るプルアップ信号線／Ｓｐに接続されている。
【００７８】図７・図８に示すＣＡＭセルおよび不一致
検出部は、一致判定時において不一致検出線ＭＬから基
準電位に流れる電流を近似する基準電流をＣＡＭセル外
部に設けた定電流回路１０２によって各セル共通に生成
している点を除けば、図３・図４に示すＣＡＭセルおよ
び不一致検出部と同様なデータ書き込み動作および一致
検索動作を行なう。図４の不一致検出部４に比べて基準
電流の精度が低下するが、ＣＡＭセルを構成する素子の
数を削減できる利点がある。
検出部は、一致判定時において不一致検出線ＭＬから基
準電位に流れる電流を近似する基準電流をＣＡＭセル外
部に設けた定電流回路１０２によって各セル共通に生成
している点を除けば、図３・図４に示すＣＡＭセルおよ
び不一致検出部と同様なデータ書き込み動作および一致
検索動作を行なう。図４の不一致検出部４に比べて基準
電流の精度が低下するが、ＣＡＭセルを構成する素子の
数を削減できる利点がある。
【００７９】＜第２の実施形態＞次に、本発明の第２の
実施形態について、図９〜図１４を参照して説明する。
第１の実施形態と第２の実施形態との違いは、第１の実
施形態のＣＡＭセルにおいてデータ記憶用の磁気抵抗素
子が不一致検出線と基準電位との間に接続されているの
に対し、第２の実施形態において磁気抵抗素子が不一致
検出線に直列に挿入されていることにある。連想メモリ
の全体構成については図１と同様であるのでこれについ
ての説明は割愛し、以下、第１の実施形態と異なるＣＡ
Ｍセルおよび不一致検出部４の構成および動作について
説明する。
実施形態について、図９〜図１４を参照して説明する。
第１の実施形態と第２の実施形態との違いは、第１の実
施形態のＣＡＭセルにおいてデータ記憶用の磁気抵抗素
子が不一致検出線と基準電位との間に接続されているの
に対し、第２の実施形態において磁気抵抗素子が不一致
検出線に直列に挿入されていることにある。連想メモリ
の全体構成については図１と同様であるのでこれについ
ての説明は割愛し、以下、第１の実施形態と異なるＣＡ
Ｍセルおよび不一致検出部４の構成および動作について
説明する。
【００８０】図９は、本発明の第２の実施形態に係るＣ
ＡＭセルの構成例を示す第１の回路図である。図９に示
すＣＡＭセルは、ｎ型ＭＯＳトランジスタＱｎ２０１〜
ｎ型ＭＯＳトランジスタＱｎ２０４、および磁気抵抗素
子ＴＲ２０１〜磁気抵抗素子ＴＲ２０４を有する。
ＡＭセルの構成例を示す第１の回路図である。図９に示
すＣＡＭセルは、ｎ型ＭＯＳトランジスタＱｎ２０１〜
ｎ型ＭＯＳトランジスタＱｎ２０４、および磁気抵抗素
子ＴＲ２０１〜磁気抵抗素子ＴＲ２０４を有する。
【００８１】磁気抵抗素子ＴＲ２０１とｎ型ＭＯＳトラ
ンジスタＱｎ２０１のソース−ドレイン端子との直列接
続回路は、磁気抵抗素子ＴＲ２０２とｎ型ＭＯＳトラン
ジスタＱｎ２０２のソース−ドレイン端子との直列接続
回路と並列接続されており、この並列接続回路が不一致
検出線ＭＬに直列に挿入されている。また、磁気抵抗素
子ＴＲ２０３とｎ型ＭＯＳトランジスタＱｎ２０３のソ
ース−ドレイン端子との直列接続回路は、磁気抵抗素子
ＴＲ２０４とｎ型ＭＯＳトランジスタＱｎ２０４のソー
ス−ドレイン端子との直列接続回路と並列接続されてお
り、この並列接続回路が基準電流出力線ＭＳＬに直列に
挿入されている。ｎ型ＭＯＳトランジスタＱｎ２０１お
よびｎ型ＭＯＳトランジスタＱｎ２０３のゲートは検索
データ線ＳＬに接続され、ｎ型ＭＯＳトランジスタＱｎ
２０２およびｎ型ＭＯＳトランジスタＱｎ２０４のゲー
トは検索データ線／ＳＬに接続されている。
ンジスタＱｎ２０１のソース−ドレイン端子との直列接
続回路は、磁気抵抗素子ＴＲ２０２とｎ型ＭＯＳトラン
ジスタＱｎ２０２のソース−ドレイン端子との直列接続
回路と並列接続されており、この並列接続回路が不一致
検出線ＭＬに直列に挿入されている。また、磁気抵抗素
子ＴＲ２０３とｎ型ＭＯＳトランジスタＱｎ２０３のソ
ース−ドレイン端子との直列接続回路は、磁気抵抗素子
ＴＲ２０４とｎ型ＭＯＳトランジスタＱｎ２０４のソー
ス−ドレイン端子との直列接続回路と並列接続されてお
り、この並列接続回路が基準電流出力線ＭＳＬに直列に
挿入されている。ｎ型ＭＯＳトランジスタＱｎ２０１お
よびｎ型ＭＯＳトランジスタＱｎ２０３のゲートは検索
データ線ＳＬに接続され、ｎ型ＭＯＳトランジスタＱｎ
２０２およびｎ型ＭＯＳトランジスタＱｎ２０４のゲー
トは検索データ線／ＳＬに接続されている。
【００８２】また、磁気抵抗素子ＴＲ２０１は、ビット
線／ＢＬとワード線ＷＬとの交点の近傍に配置され、磁
気抵抗素子ＴＲ２０２は、ビット線ＢＬとワード線ＷＬ
との交点の近傍に配置されている。磁気抵抗素子ＴＲ２
０３は、ビット線／ＢＬとワード線ＷＳＬとの交点の近
傍に配置され、磁気抵抗素子ＴＲ２０４は、ビット線Ｂ
Ｌとワード線ＷＳＬとの交点の近傍に配置されている。
線／ＢＬとワード線ＷＬとの交点の近傍に配置され、磁
気抵抗素子ＴＲ２０２は、ビット線ＢＬとワード線ＷＬ
との交点の近傍に配置されている。磁気抵抗素子ＴＲ２
０３は、ビット線／ＢＬとワード線ＷＳＬとの交点の近
傍に配置され、磁気抵抗素子ＴＲ２０４は、ビット線Ｂ
Ｌとワード線ＷＳＬとの交点の近傍に配置されている。
【００８３】図１０は、共通の不一致検出線ＭＬｉに接
続される図９のＣＡＭセルおよび不一致検出部の一構成
例を示す回路図である。図１０に示す回路図において
は、共通の不一致検出線ＭＬｉおよび基準電流出力線Ｍ
ＳＬｉに図２のＣＡＭセルがｎ個直列に挿入されてい
る。不一致検出線ＭＬｉおよび基準電流出力線ＭＳＬｉ
の一端には、それぞれｐ型ＭＯＳトランジスタＱｐ２０
２およびｐ型ＭＯＳトランジスタＱｐ２０１のドレイン
−ソース端子を介して電源電圧Ｖｃｃから一定の電流Ｉ
ｐが供給されている。ｐ型ＭＯＳトランジスタＱｐ２０
１およびｐ型ＭＯＳトランジスタＱｐ２０２のゲート
は、いずれも一致検索時にローレベルとなるプルアップ
信号線／Ｓｐに接続されている。ｐ型ＭＯＳトランジス
タＱｐ２０１およびｐ型ＭＯＳトランジスタＱｐ２０２
のドレインはそれぞれ差動増幅回路２００の２つの入力
端子に接続され、差動増幅回路１００の出力端子からは
一致検索信号ＳＭｉが出力されている。また、基準電流
出力線ＭＳＬの一端には、ｎ個のＣＡＭセルと直列に抵
抗Ｒｓの抵抗素子２０１が挿入されている。
続される図９のＣＡＭセルおよび不一致検出部の一構成
例を示す回路図である。図１０に示す回路図において
は、共通の不一致検出線ＭＬｉおよび基準電流出力線Ｍ
ＳＬｉに図２のＣＡＭセルがｎ個直列に挿入されてい
る。不一致検出線ＭＬｉおよび基準電流出力線ＭＳＬｉ
の一端には、それぞれｐ型ＭＯＳトランジスタＱｐ２０
２およびｐ型ＭＯＳトランジスタＱｐ２０１のドレイン
−ソース端子を介して電源電圧Ｖｃｃから一定の電流Ｉ
ｐが供給されている。ｐ型ＭＯＳトランジスタＱｐ２０
１およびｐ型ＭＯＳトランジスタＱｐ２０２のゲート
は、いずれも一致検索時にローレベルとなるプルアップ
信号線／Ｓｐに接続されている。ｐ型ＭＯＳトランジス
タＱｐ２０１およびｐ型ＭＯＳトランジスタＱｐ２０２
のドレインはそれぞれ差動増幅回路２００の２つの入力
端子に接続され、差動増幅回路１００の出力端子からは
一致検索信号ＳＭｉが出力されている。また、基準電流
出力線ＭＳＬの一端には、ｎ個のＣＡＭセルと直列に抵
抗Ｒｓの抵抗素子２０１が挿入されている。
【００８４】上述した構成を有する図９および図１０に
示したＣＡＭセルおよび不一致検出部４の、データ書き
込み時および一致検索時における動作について説明す
る。
示したＣＡＭセルおよび不一致検出部４の、データ書き
込み時および一致検索時における動作について説明す
る。
【００８５】データ書き込み時において、書き込みアド
レスに応じて選択されたワード線ＷＬｉに、アドレス制
御部１によって電流が供給される。このワード線ＷＬｉ
の電流が発生する磁界により、ワード線ＷＬｉ上のＣＡ
Ｍセルが書き込み可能状態に設定される。
レスに応じて選択されたワード線ＷＬｉに、アドレス制
御部１によって電流が供給される。このワード線ＷＬｉ
の電流が発生する磁界により、ワード線ＷＬｉ上のＣＡ
Ｍセルが書き込み可能状態に設定される。
【００８６】また、書き込みデータの各ビット値に応じ
て極性が設定された電流が、データ入力部３によって各
ビット線対に供給される。ビット線対に流れる電流の極
性に応じて、書き込み可能状態に設定されたＣＡＭセル
の磁気抵抗素子ＴＲ２０１および磁気抵抗素子ＴＲ２０
２は抵抗Ｒまたは抵抗（Ｒ＋ΔＲ）に設定される。各Ｃ
ＡＭセルには、これらの磁気抵抗素子に設定される抵抗
の組み合わせに応じた３値のデータが記憶される。
て極性が設定された電流が、データ入力部３によって各
ビット線対に供給される。ビット線対に流れる電流の極
性に応じて、書き込み可能状態に設定されたＣＡＭセル
の磁気抵抗素子ＴＲ２０１および磁気抵抗素子ＴＲ２０
２は抵抗Ｒまたは抵抗（Ｒ＋ΔＲ）に設定される。各Ｃ
ＡＭセルには、これらの磁気抵抗素子に設定される抵抗
の組み合わせに応じた３値のデータが記憶される。
【００８７】なお、磁気抵抗素子ＴＲ３０３および磁気
抵抗素子ＴＲ３０４の抵抗は、書き込みデータとは無関
係に抵抗Ｒまたは抵抗（Ｒ＋ΔＲ）に固定される。した
がって、データの書き込み時には、磁気抵抗素子ＴＲ３
０３および磁気抵抗素子ＴＲ３０４の抵抗が変化しない
ように、基準電流出力線ＭＳＬの電流は遮断または所定
値以下に低減される。
抵抗素子ＴＲ３０４の抵抗は、書き込みデータとは無関
係に抵抗Ｒまたは抵抗（Ｒ＋ΔＲ）に固定される。した
がって、データの書き込み時には、磁気抵抗素子ＴＲ３
０３および磁気抵抗素子ＴＲ３０４の抵抗が変化しない
ように、基準電流出力線ＭＳＬの電流は遮断または所定
値以下に低減される。
【００８８】また、磁気抵抗素子ＴＲ３０３および磁気
抵抗素子ＴＲ３０４に対する抵抗の設定は、ワード線Ｗ
ＳＬに所定の電流を流すとともに、各ビット線対に所定
の電流を流すことにより行なわれる。磁気抵抗素子ＴＲ
３０３および磁気抵抗素子ＴＲ３０４の抵抗値は固定値
なので、例えば、ビット線対および不一致検出線の電流
による磁界で抵抗が変化しないように、上述したＴＭＲ
膜における強磁性層の磁化方向を所定の方向にあらかじ
め固定化させて、抵抗値を固定化させても良い。
抵抗素子ＴＲ３０４に対する抵抗の設定は、ワード線Ｗ
ＳＬに所定の電流を流すとともに、各ビット線対に所定
の電流を流すことにより行なわれる。磁気抵抗素子ＴＲ
３０３および磁気抵抗素子ＴＲ３０４の抵抗値は固定値
なので、例えば、ビット線対および不一致検出線の電流
による磁界で抵抗が変化しないように、上述したＴＭＲ
膜における強磁性層の磁化方向を所定の方向にあらかじ
め固定化させて、抵抗値を固定化させても良い。
【００８９】一致検索時においては、プルアップ信号／
Ｓｐはローレベルに設定されて不一致検出線ＭＬｉおよ
び基準電流出力線ＭＳＬｉの不一致検出部４側の端は電
源電圧Ｖｃｃにプルアップされ、アドレス制御部１側の
端は基準電位（あるいは他の所定電位）にプルダウンさ
れる。また、各検索データ線対の信号レベルは、データ
入力部３によって、検索データの各ビット値に応じたレ
ベルに設定される。例えば、ビット値が‘１’の場合に
検索データ線ＳＬｊがハイレベル、検索データ線／ＳＬ
ｊがローレベルに設定され、‘０’の場合にはそれぞれ
その逆のレベルに設定される。これにより、ｎ型ＭＯＳ
トランジスタＱｎ２０１およびｎ型ＭＯＳトランジスタ
Ｑｎ２０３、またはｎ型ＭＯＳトランジスタＱｎ２０２
およびｎ型ＭＯＳトランジスタＱｎ２０４の何れか一方
が導通状態になる。
Ｓｐはローレベルに設定されて不一致検出線ＭＬｉおよ
び基準電流出力線ＭＳＬｉの不一致検出部４側の端は電
源電圧Ｖｃｃにプルアップされ、アドレス制御部１側の
端は基準電位（あるいは他の所定電位）にプルダウンさ
れる。また、各検索データ線対の信号レベルは、データ
入力部３によって、検索データの各ビット値に応じたレ
ベルに設定される。例えば、ビット値が‘１’の場合に
検索データ線ＳＬｊがハイレベル、検索データ線／ＳＬ
ｊがローレベルに設定され、‘０’の場合にはそれぞれ
その逆のレベルに設定される。これにより、ｎ型ＭＯＳ
トランジスタＱｎ２０１およびｎ型ＭＯＳトランジスタ
Ｑｎ２０３、またはｎ型ＭＯＳトランジスタＱｎ２０２
およびｎ型ＭＯＳトランジスタＱｎ２０４の何れか一方
が導通状態になる。
【００９０】図１１は、図１０に示すＣＡＭセルおよび
不一致検出部による一致検索動作について説明するため
の図である。図１１の例において、記憶データが‘０’
の場合には磁気抵抗素子ＴＲ２０１が抵抗（Ｒ＋Δ
Ｒ）、磁気抵抗素子ＴＲ２０２が抵抗Ｒに設定され、記
憶データが‘１’の場合にはその逆に設定され、記憶デ
ータが‘ｘ’の場合には磁気抵抗素子ＴＲ２０１および
磁気抵抗素子ＴＲ２０２がいずれも抵抗Ｒに設定され
る。磁気抵抗素子ＴＲ２０３および磁気抵抗素子ＴＲ２
０４の抵抗は、いずれも抵抗Ｒに固定される。
不一致検出部による一致検索動作について説明するため
の図である。図１１の例において、記憶データが‘０’
の場合には磁気抵抗素子ＴＲ２０１が抵抗（Ｒ＋Δ
Ｒ）、磁気抵抗素子ＴＲ２０２が抵抗Ｒに設定され、記
憶データが‘１’の場合にはその逆に設定され、記憶デ
ータが‘ｘ’の場合には磁気抵抗素子ＴＲ２０１および
磁気抵抗素子ＴＲ２０２がいずれも抵抗Ｒに設定され
る。磁気抵抗素子ＴＲ２０３および磁気抵抗素子ＴＲ２
０４の抵抗は、いずれも抵抗Ｒに固定される。
【００９１】図１１ａに示すように、記憶データが
‘０’で検索データが‘１’の場合には、抵抗（Ｒ＋Δ
Ｒ）に設定された磁気抵抗素子ＴＲ２０１と直列に接続
されるｎ型ＭＯＳトランジスタＱｎ２０１が導通するの
で、不一致検出線ＭＬに挿入される抵抗は、ｎ型ＭＯＳ
トランジスタの導通抵抗Ｒｔｏｎと抵抗（Ｒ＋ΔＲ）と
の直列抵抗になる。記憶データが‘０’で検索データが
‘０’の場合には、抵抗Ｒｔｏｎと抵抗Ｒとの直列抵抗
となる。また図１１ｂに示すように、記憶データが
‘１’で検索データが‘０’の場合には、抵抗（Ｒ＋Δ
Ｒ）に設定された磁気抵抗素子ＴＲ２０２と直列接続さ
れるｎ型ＭＯＳトランジスタＱｎ２０２が導通するの
で、不一致検出線ＭＬに挿入される抵抗は、抵抗Ｒｔｏ
ｎと抵抗（Ｒ＋ΔＲ）との直列抵抗となる。記憶データ
が‘１’で検索データが‘１’の場合には、抵抗Ｒｔｏ
ｎと抵抗Ｒとの直列抵抗となる。また図１１ｃに示すよ
うに、記憶データが‘ｘ’の場合には、検索データの値
に依らず不一致検出線ＭＬには抵抗Ｒが挿入される。す
なわち、記憶データと検索データとが一致するＣＡＭセ
ル、および記憶データが‘ｘ’のＣＡＭセルにより不一
致検出線ＭＬには抵抗（Ｒｔｏｎ＋Ｒ＋ΔＲ）が挿入さ
れ、一致しないＣＡＭセルにより抵抗（Ｒｔｏｎ＋Ｒ）
が挿入される。
‘０’で検索データが‘１’の場合には、抵抗（Ｒ＋Δ
Ｒ）に設定された磁気抵抗素子ＴＲ２０１と直列に接続
されるｎ型ＭＯＳトランジスタＱｎ２０１が導通するの
で、不一致検出線ＭＬに挿入される抵抗は、ｎ型ＭＯＳ
トランジスタの導通抵抗Ｒｔｏｎと抵抗（Ｒ＋ΔＲ）と
の直列抵抗になる。記憶データが‘０’で検索データが
‘０’の場合には、抵抗Ｒｔｏｎと抵抗Ｒとの直列抵抗
となる。また図１１ｂに示すように、記憶データが
‘１’で検索データが‘０’の場合には、抵抗（Ｒ＋Δ
Ｒ）に設定された磁気抵抗素子ＴＲ２０２と直列接続さ
れるｎ型ＭＯＳトランジスタＱｎ２０２が導通するの
で、不一致検出線ＭＬに挿入される抵抗は、抵抗Ｒｔｏ
ｎと抵抗（Ｒ＋ΔＲ）との直列抵抗となる。記憶データ
が‘１’で検索データが‘１’の場合には、抵抗Ｒｔｏ
ｎと抵抗Ｒとの直列抵抗となる。また図１１ｃに示すよ
うに、記憶データが‘ｘ’の場合には、検索データの値
に依らず不一致検出線ＭＬには抵抗Ｒが挿入される。す
なわち、記憶データと検索データとが一致するＣＡＭセ
ル、および記憶データが‘ｘ’のＣＡＭセルにより不一
致検出線ＭＬには抵抗（Ｒｔｏｎ＋Ｒ＋ΔＲ）が挿入さ
れ、一致しないＣＡＭセルにより抵抗（Ｒｔｏｎ＋Ｒ）
が挿入される。
【００９２】図１０において、不一致を判定するＣＡＭ
セルがｋ個ある場合、基準電流出力線ＭＳＬｉに挿入さ
れる全抵抗Ｒ１、ｎ個のＣＡＭセルにより不一致検出線
ＭＬｉに挿入される全抵抗Ｒ２、この抵抗Ｒ１と抵抗Ｒ
２との差の抵抗Ｒｄは、それぞれ次式のように表すこと
ができる。
セルがｋ個ある場合、基準電流出力線ＭＳＬｉに挿入さ
れる全抵抗Ｒ１、ｎ個のＣＡＭセルにより不一致検出線
ＭＬｉに挿入される全抵抗Ｒ２、この抵抗Ｒ１と抵抗Ｒ
２との差の抵抗Ｒｄは、それぞれ次式のように表すこと
ができる。
【００９３】
【数４】 Ｒ１ ＝ Ｎ×Ｒ＋Ｒｓ ・・・（４） Ｒ２ ＝ （Ｎ−ｋ）×Ｒ＋ｋ×（Ｒ＋ΔＲ） ・・・（５） Ｒｄ ＝ Ｒ２−Ｒ１ ＝ Ｒｓ−ｋ×ΔＲ ・・・（６）
【００９４】不一致検出線ＭＬｉに接続される全てのＣ
ＡＭセルにおいて記憶データと検索データとの一致が判
定される場合、すなわちｋ＝０の場合には、式（６）よ
り基準電流出力線ＭＳＬｉの抵抗が不一致検出線ＭＬｉ
に比べて抵抗Ｒｓだけ大きくなる。このため、不一致検
出線ＭＬｉに流れる電流は基準電流出力線ＭＳＬｉより
大きくなり、電流Ｉ２は電流Ｉ１より小さくなって、差
動増幅回路２００に入力される差動電流Ｉｄ（＝Ｉ１−
Ｉ２）は正となる。また、１つでも不一致を判定するＣ
ＡＭセルがある場合、すなわちｋ≧１の場合には、抵抗
Ｒｓが抵抗ΔＲより小さく設定されている（すなわちＲ
ｓ＜ΔＲ）とすると、ｋ＝０の場合に対して差動電流Ｉ
ｄの極性が反転する。したがって、差動電流Ｉｄが差動
増幅回路２００の大きな増幅率で増幅されることによ
り、差動電流Ｉｄの極性に応じてハイレベルまたはロー
レベルとなる一致検索信号ＳＭｉが生成される。この一
致検索信号ＳＭｉのレベルに基づいて、１行のＣＡＭセ
ルの記憶データと検索データとが完全に一致しているか
否かを判定できる。
ＡＭセルにおいて記憶データと検索データとの一致が判
定される場合、すなわちｋ＝０の場合には、式（６）よ
り基準電流出力線ＭＳＬｉの抵抗が不一致検出線ＭＬｉ
に比べて抵抗Ｒｓだけ大きくなる。このため、不一致検
出線ＭＬｉに流れる電流は基準電流出力線ＭＳＬｉより
大きくなり、電流Ｉ２は電流Ｉ１より小さくなって、差
動増幅回路２００に入力される差動電流Ｉｄ（＝Ｉ１−
Ｉ２）は正となる。また、１つでも不一致を判定するＣ
ＡＭセルがある場合、すなわちｋ≧１の場合には、抵抗
Ｒｓが抵抗ΔＲより小さく設定されている（すなわちＲ
ｓ＜ΔＲ）とすると、ｋ＝０の場合に対して差動電流Ｉ
ｄの極性が反転する。したがって、差動電流Ｉｄが差動
増幅回路２００の大きな増幅率で増幅されることによ
り、差動電流Ｉｄの極性に応じてハイレベルまたはロー
レベルとなる一致検索信号ＳＭｉが生成される。この一
致検索信号ＳＭｉのレベルに基づいて、１行のＣＡＭセ
ルの記憶データと検索データとが完全に一致しているか
否かを判定できる。
【００９５】なお、抵抗素子２０１は、上述のようにｋ
＝０の場合とｋ≧１の場合とで差動電流Ｉｄの極性を反
転させるための抵抗素子であり、抵抗差ΔＲよりも十分
小さな抵抗に設定されるとともに、この抵抗Ｒｓによる
差動電流Ｉｄが増幅回路２００の出力レベルを確定させ
る最小の差動電流よりも大きくなるように設定される。
＝０の場合とｋ≧１の場合とで差動電流Ｉｄの極性を反
転させるための抵抗素子であり、抵抗差ΔＲよりも十分
小さな抵抗に設定されるとともに、この抵抗Ｒｓによる
差動電流Ｉｄが増幅回路２００の出力レベルを確定させ
る最小の差動電流よりも大きくなるように設定される。
【００９６】図９のＣＡＭセルにおいては、一致判定時
に不一致検出線ＭＬに挿入される抵抗と同等の抵抗を基
準電流出力線ＭＳＬに挿入するための回路ブロックとし
て、磁気抵抗素子ＴＲ２０３、ｎ型ＭＯＳトランジスタ
Ｑｎ２０３、磁気抵抗素子ＴＲ２０４およびｎ型ＭＯＳ
トランジスタＱｎ２０４を各ＣＡＭセルに設けている。
この回路ブロックによって、一行の全ＣＡＭセルで一致
判定される場合に不一致検出線ＭＬに挿入されるインピ
ーダンスと近似する基準インピーダンスが、基準電流出
力線ＭＳＬに挿入される。この基準インピーダンスに応
じた基準電流Ｉ１が差動増幅回路２００に入力され、不
一致検出線ＭＬのインピーダンスに応じた電流Ｉ２と比
較され、この比較結果に基づいて１行のＣＡＭセルの記
憶データと検索データとの一致判定が行われる。すなわ
ち、基準電流出力線ＭＳＬの両端間の基準インピーダン
スと、不一致検出線ＭＬの両端間のインピーダンスとの
比較により一致判定が行われる。
に不一致検出線ＭＬに挿入される抵抗と同等の抵抗を基
準電流出力線ＭＳＬに挿入するための回路ブロックとし
て、磁気抵抗素子ＴＲ２０３、ｎ型ＭＯＳトランジスタ
Ｑｎ２０３、磁気抵抗素子ＴＲ２０４およびｎ型ＭＯＳ
トランジスタＱｎ２０４を各ＣＡＭセルに設けている。
この回路ブロックによって、一行の全ＣＡＭセルで一致
判定される場合に不一致検出線ＭＬに挿入されるインピ
ーダンスと近似する基準インピーダンスが、基準電流出
力線ＭＳＬに挿入される。この基準インピーダンスに応
じた基準電流Ｉ１が差動増幅回路２００に入力され、不
一致検出線ＭＬのインピーダンスに応じた電流Ｉ２と比
較され、この比較結果に基づいて１行のＣＡＭセルの記
憶データと検索データとの一致判定が行われる。すなわ
ち、基準電流出力線ＭＳＬの両端間の基準インピーダン
スと、不一致検出線ＭＬの両端間のインピーダンスとの
比較により一致判定が行われる。
【００９７】このように、各ＣＡＭセルには、データを
記憶するための磁気抵抗素子とトランジスタとからなる
回路ブロックに加えて、抵抗差ΔＲを検出する際の基準
となるインピーダンスを基準電流出力線ＭＳＬに挿入す
るための回路ブロックが設けられている。図９において
は、データ記憶用の回路ブロックと、基準インピーダン
ス生成用の回路ブロックとが同一セル内に近接して配置
され、さらに同一の構成を有しているため、基準インピ
ーダンスの近似精度が高められている。
記憶するための磁気抵抗素子とトランジスタとからなる
回路ブロックに加えて、抵抗差ΔＲを検出する際の基準
となるインピーダンスを基準電流出力線ＭＳＬに挿入す
るための回路ブロックが設けられている。図９において
は、データ記憶用の回路ブロックと、基準インピーダン
ス生成用の回路ブロックとが同一セル内に近接して配置
され、さらに同一の構成を有しているため、基準インピ
ーダンスの近似精度が高められている。
【００９８】ところで、図９のＣＡＭセルには上述のよ
うな利点があるものの、ＣＡＭセルを構成する素子数が
多くなってしまう問題点もある。そこで、基準インピー
ダンスの精度を幾分落とすことが可能な場合には、図１
２に示す構成のＣＡＭセルを用いて素子数を削減させて
も良い。図１２は、第２の実施形態に係るＣＡＭセルの
構成例を示す第２の回路図であり、図１２と図９の同一
符号は同一の構成要素を示している。この図に示すＣＡ
Ｍセルは、図９のＣＡＭセルに対して、基準インピーダ
ンス生成用の回路ブロックにおける磁気抵抗素子および
ｎ型ＭＯＳトランジスタがそれぞれ１つずつ削減されて
いる。そして、この削減された回路ブロックの代わり
に、ｎ型ＭＯＳトランジスタＱｎ２０５のソース−ドレ
イン端子と磁気抵抗素子ＴＲ２０５との直列接続回路が
基準電流出力線ＭＳＬに直列に挿入されている。ｎ型Ｍ
ＯＳトランジスタＱｎ２０５のゲートには、一致検索時
にハイレベルとなる信号Ｓｓが入力されている。
うな利点があるものの、ＣＡＭセルを構成する素子数が
多くなってしまう問題点もある。そこで、基準インピー
ダンスの精度を幾分落とすことが可能な場合には、図１
２に示す構成のＣＡＭセルを用いて素子数を削減させて
も良い。図１２は、第２の実施形態に係るＣＡＭセルの
構成例を示す第２の回路図であり、図１２と図９の同一
符号は同一の構成要素を示している。この図に示すＣＡ
Ｍセルは、図９のＣＡＭセルに対して、基準インピーダ
ンス生成用の回路ブロックにおける磁気抵抗素子および
ｎ型ＭＯＳトランジスタがそれぞれ１つずつ削減されて
いる。そして、この削減された回路ブロックの代わり
に、ｎ型ＭＯＳトランジスタＱｎ２０５のソース−ドレ
イン端子と磁気抵抗素子ＴＲ２０５との直列接続回路が
基準電流出力線ＭＳＬに直列に挿入されている。ｎ型Ｍ
ＯＳトランジスタＱｎ２０５のゲートには、一致検索時
にハイレベルとなる信号Ｓｓが入力されている。
【００９９】図１２の磁気抵抗素子ＴＲ２０５およびｎ
型ＭＯＳトランジスタＱｎ２０５からなる回路ブロック
も、図９と同様な基準インピーダンスを生成する回路ブ
ロックであるが、図１２の回路ブロックの場合、図９の
ように検索データ線ＳＬおよび検索データ線／ＳＬのレ
ベルに応じて２つの磁気抵抗素子を切り換える構成では
なく、１つの磁気抵抗素子を用いて基準インピーダンス
を生成する構成となっている点が図９の回路ブロックと
異なっている。これにより、同一セル内の磁気抵抗素子
ＴＲ１０１および磁気抵抗素子ＴＲ１０２と近似する基
準インピーダンスを生成できるとともに、図２のＣＡＭ
セルと比べて回路の素子数を削減できる。
型ＭＯＳトランジスタＱｎ２０５からなる回路ブロック
も、図９と同様な基準インピーダンスを生成する回路ブ
ロックであるが、図１２の回路ブロックの場合、図９の
ように検索データ線ＳＬおよび検索データ線／ＳＬのレ
ベルに応じて２つの磁気抵抗素子を切り換える構成では
なく、１つの磁気抵抗素子を用いて基準インピーダンス
を生成する構成となっている点が図９の回路ブロックと
異なっている。これにより、同一セル内の磁気抵抗素子
ＴＲ１０１および磁気抵抗素子ＴＲ１０２と近似する基
準インピーダンスを生成できるとともに、図２のＣＡＭ
セルと比べて回路の素子数を削減できる。
【０１００】なお、磁気抵抗素子ＴＲ２０５は、図９の
磁気抵抗素子ＴＲ２０３および磁気抵抗素子ＴＲ２０４
と同様に抵抗Ｒまたは抵抗（Ｒ＋ΔＲ）に固定化される
ので、データ書き込み時において基準電流出力線ＭＳＬ
の電流は遮断または所定値以下に低減される。
磁気抵抗素子ＴＲ２０３および磁気抵抗素子ＴＲ２０４
と同様に抵抗Ｒまたは抵抗（Ｒ＋ΔＲ）に固定化される
ので、データ書き込み時において基準電流出力線ＭＳＬ
の電流は遮断または所定値以下に低減される。
【０１０１】磁気抵抗素子ＴＲ２０５に対する抵抗の設
定は、ワード線ＷＳＬに所定の電流を流すとともに、各
ビット線対に所定の電流を流すことにより行なわれる。
磁気抵抗素子ＴＲ２０５の抵抗値は固定値なので、例え
ば、ビット線対および不一致検出線の電流による磁界で
抵抗が変化しないように、上述したＴＭＲ膜における強
磁性層の磁化方向を所定の方向にあらかじめ固定化させ
て、抵抗値を固定化させても良い。
定は、ワード線ＷＳＬに所定の電流を流すとともに、各
ビット線対に所定の電流を流すことにより行なわれる。
磁気抵抗素子ＴＲ２０５の抵抗値は固定値なので、例え
ば、ビット線対および不一致検出線の電流による磁界で
抵抗が変化しないように、上述したＴＭＲ膜における強
磁性層の磁化方向を所定の方向にあらかじめ固定化させ
て、抵抗値を固定化させても良い。
【０１０２】また、抵抗差ΔＲが磁気抵抗素子の抵抗ば
らつきに対して十分大きい場合には、図９および図１２
のＣＡＭセルにおける基準インピーダンス生成用の回路
ブロックを全て削除し、その代わりに、共通の不一致検
出線ＭＬに接続されるＣＡＭセルに対して共通の基準イ
ンピーダンス生成用の回路ブロックをＣＡＭセル外部に
設けた図１３および図１４に示すＣＡＭセルおよび不一
致検出部を用いても良い。
らつきに対して十分大きい場合には、図９および図１２
のＣＡＭセルにおける基準インピーダンス生成用の回路
ブロックを全て削除し、その代わりに、共通の不一致検
出線ＭＬに接続されるＣＡＭセルに対して共通の基準イ
ンピーダンス生成用の回路ブロックをＣＡＭセル外部に
設けた図１３および図１４に示すＣＡＭセルおよび不一
致検出部を用いても良い。
【０１０３】図１３は、第２の実施形態に係るＣＡＭセ
ルの構成例を示す第３の回路図であり、この図１３に示
すＣＡＭセルは、図９のＣＡＭセルにおける基準データ
生成用の回路ブロック（磁気抵抗素子ＴＲ２０３、磁気
抵抗素子ＴＲ２０４、ｎ型ＭＯＳトランジスタＱｎ２０
３、ｎ型ＭＯＳトランジスタＱｎ２０４）が削除された
構成を有している。
ルの構成例を示す第３の回路図であり、この図１３に示
すＣＡＭセルは、図９のＣＡＭセルにおける基準データ
生成用の回路ブロック（磁気抵抗素子ＴＲ２０３、磁気
抵抗素子ＴＲ２０４、ｎ型ＭＯＳトランジスタＱｎ２０
３、ｎ型ＭＯＳトランジスタＱｎ２０４）が削除された
構成を有している。
【０１０４】図１４は、共通の不一致検出線ＭＬｉに接
続される図１３のＣＡＭセルと不一致検出部４の一構成
例を示す回路図であり、図１３と図１０の同一符号は同
一の構成要素を示す。図１４に示すように、共通の不一
致検出線ＭＬｉに図１３のＣＡＭセルがｎ個接続されて
いる。不一致検出線ＭＬｉの一端には、ｐ型ＭＯＳトラ
ンジスタＱｐ２０２のドレイン−ソース端子を介して電
源電圧Ｖｃｃから一定の電流Ｉｐが供給されているとと
もに、差動増幅回路２００の一方の入力端子に接続され
ている。差動増幅回路２００の他方の入力端子には、ｐ
型ＭＯＳトランジスタＱｐ２０１のドレイン−ソース端
子を介して電源電圧Ｖｃｃから一定の電流Ｉｐが供給さ
れ、この電流の一部は抵抗素子２０１から定電流回路２
０２を経て基準電位に流れている。定電流回路２０２
は、全てのＣＡＭセルで一致判定される場合に不一致検
出線ＭＬｉに流れる電流に近似した電流を抵抗素子２０
１に流す。ｐ型ＭＯＳトランジスタＱｐ２０１およびｐ
型ＭＯＳトランジスタＱｐ２０２のゲートは、いずれも
一致検索時およびデータ書き込み時にローレベルとなる
プルアップ信号線／Ｓｐに接続されている。
続される図１３のＣＡＭセルと不一致検出部４の一構成
例を示す回路図であり、図１３と図１０の同一符号は同
一の構成要素を示す。図１４に示すように、共通の不一
致検出線ＭＬｉに図１３のＣＡＭセルがｎ個接続されて
いる。不一致検出線ＭＬｉの一端には、ｐ型ＭＯＳトラ
ンジスタＱｐ２０２のドレイン−ソース端子を介して電
源電圧Ｖｃｃから一定の電流Ｉｐが供給されているとと
もに、差動増幅回路２００の一方の入力端子に接続され
ている。差動増幅回路２００の他方の入力端子には、ｐ
型ＭＯＳトランジスタＱｐ２０１のドレイン−ソース端
子を介して電源電圧Ｖｃｃから一定の電流Ｉｐが供給さ
れ、この電流の一部は抵抗素子２０１から定電流回路２
０２を経て基準電位に流れている。定電流回路２０２
は、全てのＣＡＭセルで一致判定される場合に不一致検
出線ＭＬｉに流れる電流に近似した電流を抵抗素子２０
１に流す。ｐ型ＭＯＳトランジスタＱｐ２０１およびｐ
型ＭＯＳトランジスタＱｐ２０２のゲートは、いずれも
一致検索時およびデータ書き込み時にローレベルとなる
プルアップ信号線／Ｓｐに接続されている。
【０１０５】図１３・図１４に示すＣＡＭセルおよび不
一致検出部は、一致判定時において不一致検出線ＭＬか
ら基準電位に流れる電流を近似する基準電流をＣＡＭセ
ル外部に設けた定電流回路２０２によって各セル共通に
生成している点を除けば、図９・図１０に示すＣＡＭセ
ルおよび不一致検出部と同様なデータ書き込み動作およ
び一致検索動作を行なう。図１０の不一致検出部４に比
べて基準電流の精度が低下するが、ＣＡＭセルを構成す
る素子の数を削減できる利点がある。
一致検出部は、一致判定時において不一致検出線ＭＬか
ら基準電位に流れる電流を近似する基準電流をＣＡＭセ
ル外部に設けた定電流回路２０２によって各セル共通に
生成している点を除けば、図９・図１０に示すＣＡＭセ
ルおよび不一致検出部と同様なデータ書き込み動作およ
び一致検索動作を行なう。図１０の不一致検出部４に比
べて基準電流の精度が低下するが、ＣＡＭセルを構成す
る素子の数を削減できる利点がある。
【０１０６】以上説明したように、本発明の実施形態に
かかる連想メモリによれば、１つのＣＡＭセルに使用す
る素子数がトランジスタと磁気抵抗素子を合わせて４〜
８個で済み、従来の連想メモリに比べて高集積化が可能
になる。また、ＴＭＲ膜による磁気抵抗素子を用いるこ
とにより記憶データが不揮発になるため、ユーザの利便
性が向上する。
かかる連想メモリによれば、１つのＣＡＭセルに使用す
る素子数がトランジスタと磁気抵抗素子を合わせて４〜
８個で済み、従来の連想メモリに比べて高集積化が可能
になる。また、ＴＭＲ膜による磁気抵抗素子を用いるこ
とにより記憶データが不揮発になるため、ユーザの利便
性が向上する。
【０１０７】なお、本発明は上述した実施形態に限定さ
れない。例えば、本発明の可変抵抗素子はＴＭＲ膜など
の磁気抵抗素子に限定されず、例えば相変化に応じて抵
抗が変わる相変化膜など、他の種々の抵抗素子を適用す
ることも可能である。また、上述した実施形態の例で
は、いずれも不一致検出部４において、不一致検出線の
電流と基準電流との差動電流を増幅回路によって増幅し
て一致検索信号を生成しているが、本発明はこの例に限
定されず、例えば不一致検出線の電圧と基準電圧との差
動電圧を増幅回路によって増幅して一致検索信号を生成
することもできる。
れない。例えば、本発明の可変抵抗素子はＴＭＲ膜など
の磁気抵抗素子に限定されず、例えば相変化に応じて抵
抗が変わる相変化膜など、他の種々の抵抗素子を適用す
ることも可能である。また、上述した実施形態の例で
は、いずれも不一致検出部４において、不一致検出線の
電流と基準電流との差動電流を増幅回路によって増幅し
て一致検索信号を生成しているが、本発明はこの例に限
定されず、例えば不一致検出線の電圧と基準電圧との差
動電圧を増幅回路によって増幅して一致検索信号を生成
することもできる。
【０１０８】
【発明の効果】本発明によれば、従来に比べてメモリセ
ルの素子数を削減でき、回路の集積度を高めることがで
きる。
ルの素子数を削減でき、回路の集積度を高めることがで
きる。
【図１】本発明に係る連想メモリの一構成例を示す概略
的なブロック図である。
的なブロック図である。
【図２】本発明の第１の実施形態に係る連想メモリのメ
モリセルの構成例を示す第１の回路図である。
モリセルの構成例を示す第１の回路図である。
【図３】磁気抵抗素子を用いた記憶回路の一例を説明す
るための断面図である。
るための断面図である。
【図４】共通の不一致検出線に接続される図２のメモリ
セルおよび不一致検出部の一構成例を示す回路図であ
る。
セルおよび不一致検出部の一構成例を示す回路図であ
る。
【図５】図４に示すメモリセルおよび不一致検出部によ
る一致検索動作について説明するための図である。
る一致検索動作について説明するための図である。
【図６】第１の実施形態に係る連想メモリのメモリセル
の構成例を示す第２の回路図である。
の構成例を示す第２の回路図である。
【図７】第１の実施形態に係る連想メモリのメモリセル
の構成例を示す第３の回路図である。
の構成例を示す第３の回路図である。
【図８】共通の不一致検出線に接続される図７のメモリ
セルおよび不一致検出部の一構成例を示す回路図であ
る。
セルおよび不一致検出部の一構成例を示す回路図であ
る。
【図９】本発明の第２の実施形態に係る連想メモリのメ
モリセルの構成例を示す第１の回路図である。
モリセルの構成例を示す第１の回路図である。
【図１０】共通の不一致検出線に接続される図９のメモ
リセルおよび不一致検出部の一構成例を示す回路図であ
る。
リセルおよび不一致検出部の一構成例を示す回路図であ
る。
【図１１】図１０に示すメモリセルおよび不一致検出部
による一致検索動作について説明するための図である。
による一致検索動作について説明するための図である。
【図１２】第２の実施形態に係る連想メモリのメモリセ
ルの構成例を示す第２の回路図である。
ルの構成例を示す第２の回路図である。
【図１３】第３の実施形態に係る連想メモリのメモリセ
ルの構成例そ示す第３の回路図である。
ルの構成例そ示す第３の回路図である。
【図１４】共通の不一致検出線に接続される図１３のメ
モリセルおよび不一致検出部の一構成例を示す回路図で
ある。
モリセルおよび不一致検出部の一構成例を示す回路図で
ある。
【図１５】ＤＲＡＭ型の記憶回路を有する従来の３値Ｃ
ＡＭの構成例を示す回路図である。
ＡＭの構成例を示す回路図である。
【図１６】ＳＲＡＭ型の記憶回路を有する従来の３値Ｃ
ＡＭの構成例を示す回路図である。
ＡＭの構成例を示す回路図である。
１…アドレス制御部、２…ＣＡＭセルアレイ、３…デー
タ入力部、４…不一致検出部、５…検索結果レジスタ、
６…プライオリティエンコーダ、Ｑｎ１０１〜Ｑｎ１０
５，Ｑｎ２０１〜Ｑｎ２０５…ｎ型ＭＯＳトランジス
タ、Ｑｐ１０１，Ｑｐ１０２，Ｑｐ２０１，Ｑｐ２０２
…ｐ型ＭＯＳトランジスタ、ＴＲ１０１〜ＴＲ１０５，
ＴＲ２０１〜ＴＲ２０５…磁気抵抗素子、１００，２０
０…差動増幅回路、１０１，１０２，２０２…定電流回
路、２０１…抵抗素子。
タ入力部、４…不一致検出部、５…検索結果レジスタ、
６…プライオリティエンコーダ、Ｑｎ１０１〜Ｑｎ１０
５，Ｑｎ２０１〜Ｑｎ２０５…ｎ型ＭＯＳトランジス
タ、Ｑｐ１０１，Ｑｐ１０２，Ｑｐ２０１，Ｑｐ２０２
…ｐ型ＭＯＳトランジスタ、ＴＲ１０１〜ＴＲ１０５，
ＴＲ２０１〜ＴＲ２０５…磁気抵抗素子、１００，２０
０…差動増幅回路、１０１，１０２，２０２…定電流回
路、２０１…抵抗素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/105 Ｈ０１Ｌ 27/10 ４４７
Claims (28)
- 【請求項１】 第１の検索データ線および第２の検索デ
ータ線に入力される検索データと記憶データとの不一致
の検出が可能な半導体記憶装置であって、 不一致検出線と、 第１の記憶データの記憶時において第１の抵抗に設定さ
れ、第２の記憶データの記憶時において上記第１の抵抗
と異なる第２の抵抗に設定され、第３の記憶データの記
憶時において、上記第１の抵抗または上記第２の抵抗に
設定され、上記不一致検出線に第１の端子が接続される
第１の可変抵抗素子と、 第１の記憶データの記憶時において上記第２の抵抗に設
定され、第２の記憶データの記憶時において上記第１の
抵抗に設定され、第３の記憶データの記憶時において上
記第１の可変抵抗素子と同一の抵抗に設定され、上記不
一致検出線に第１の端子が接続される第２の可変抵抗素
子と、 上記第１の可変抵抗素子の第２の端子と基準電位との間
に入出力端子が接続され、制御端子が上記第１の検索デ
ータ線に接続される第１のスイッチと、 上記第２の可変抵抗素子の第２の端子と上記基準電位と
の間に入出力端子が接続され、制御端子が上記第２の検
索データ線に接続される第２のスイッチと、 上記不一致検出線と上記基準電位との間のインピーダン
スと基準インピーダンスとの比較結果に応じて、上記不
一致を検出する不一致検出回路とを有する半導体記憶装
置。 - 【請求項２】 上記不一致検出回路は、 上記不一致検出線に第１の電流を供給する第１の電流供
給回路と、 基準電流を出力する基準電流出力回路と、 第１の入力端子が上記不一致検出線に接続され、第２の
入力端子に上記基準電流を入力し、上記第１の入力端子
と上記第２の入力端子との入力電流の差に応じた不一致
検出信号を出力する電流差検出回路とを含む、 請求項１に記載の半導体記憶装置。 - 【請求項３】 上記基準電流出力回路は、 基準電流出力線と、 上記基準電流出力線に第２の電流を供給する第２の電流
供給回路と、 第１の端子が上記基準電流出力線に接続され、上記第１
の抵抗または上記第２の抵抗に設定される第３の可変抵
抗素子および第４の可変抵抗素子と、 上記第３の可変抵抗素子の第２の端子と上記基準電位と
の間に入出力端子が接続され、制御端子が上記第１の検
索データ線に接続される第３のスイッチと、 上記第４の可変抵抗素子の第２の端子と上記基準電位と
の間に入出力端子が接続され、制御端子が上記第２の検
索データ線に接続される第４のスイッチとを含む、 請求項２に記載の半導体記憶装置。 - 【請求項４】 上記基準電流出力回路は、 基準電流出力線と、 上記基準電流出力線に第２の電流を供給する第２の電流
供給回路と、 第１の端子が上記基準電流出力線に接続され、上記第１
の抵抗または上記第２の抵抗に設定される第５の可変抵
抗素子と、 上記第５の可変抵抗素子の第２の端子と上記基準電位と
の間に入出力端子が接続され、上記不一致の検出を行な
う時に導通状態に設定される第５のスイッチとを含む、 請求項２に記載の半導体記憶装置。 - 【請求項５】 上記不一致検出回路は、 上記不一致検出線に第１の電流を供給する第１の電流供
給回路と、 基準電圧を出力する基準電圧出力回路と、 第１の入力端子が上記不一致検出線に接続され、第２の
入力端子に上記基準電圧を入力し、上記第１の入力端子
と上記第２の入力端子との入力電圧の差に応じた不一致
検出信号を出力する電圧差検出回路とを含む、 請求項１に記載の半導体記憶装置。 - 【請求項６】 第１のビット線および第２のビット線を
有し、 上記第１の可変抵抗素子は、上記第１のビット線および
上記不一致検出線に流れる電流が発生する磁界を受け
て、当該電流の極性に応じた方向に磁化され、当該磁化
の方向に応じて上記第１の抵抗または上記第２の抵抗に
設定され、 上記第２の可変抵抗素子は、上記第２のビット線および
上記不一致検出線に流れる電流が発生する磁界を受け
て、当該電流の極性に応じた方向に磁化され、当該磁化
の方向に応じて上記第１の抵抗または上記第２の抵抗に
設定される、 請求項１に記載の半導体記憶装置。 - 【請求項７】 記憶データの書き込み時において、上記
不一致検出線に所定の電流を供給するとともに、書き込
みデータに応じて極性が設定される所定の電流を上記第
１のビット線および上記第２のビット線に供給する制御
回路を有する、 請求項６に記載の半導体記憶装置。 - 【請求項８】 第１の検索データ線および第２の検索デ
ータ線に入力される検索データと記憶データとの不一致
が検出可能な半導体記憶装置であって、 不一致検出線と、 第１の記憶データの記憶時において第１の抵抗に設定さ
れ、第２の記憶データの記憶時において上記第１の抵抗
と異なる第２の抵抗に設定され、第３の記憶データの記
憶時において、上記第１の抵抗または上記第２の抵抗に
設定され、上記不一致検出線に第１の端子が接続される
第１の可変抵抗素子と、 第１の記憶データの記憶時において上記第２の抵抗に設
定され、第２の記憶データの記憶時において上記第１の
抵抗に設定され、第３の記憶データの記憶時において上
記第１の可変抵抗素子と同一の抵抗に設定され、上記不
一致検出線に第１の端子が接続される第２の可変抵抗素
子と、 入出力端子が上記第１の可変抵抗素子と直列接続され、
制御端子が上記第１の検索データ線に接続される第１の
スイッチと、 入出力端子が上記第２の可変抵抗素子と直列接続され、
制御端子が上記第２の検索データ線に接続される第２の
スイッチと、 上記不一致検出線の両端間のインピーダンスと基準イン
ピーダンスとの比較結果に応じて、上記不一致を検出す
る不一致検出回路とを有し、 上記第１の可変抵抗素子と上記第１のスイッチ回路との
直列接続回路と、上記第２の可変抵抗素子と上記第２の
スイッチ回路との直列接続回路とが並列接続され、当該
並列接続回路が上記不一致検出線に挿入される半導体記
憶装置。 - 【請求項９】 上記不一致検出回路は、 上記不一致検出線に第１の電流を供給する第１の電流供
給回路と、 基準電流を出力する基準電流出力回路と、 第１の入力端子が上記不一致検出線に接続され、第２の
入力端子に上記基準電流を入力し、上記第１の入力端子
と上記第２の入力端子との入力電流の差に応じた不一致
検出信号を出力する電流差検出回路とを含む、 請求項８に記載の半導体記憶装置。 - 【請求項１０】 上記基準電流出力回路は、 基準電流出力線と、 上記基準電流出力線に第２の電流を供給する第２の電流
供給回路と、 上記第１の抵抗または上記第２の抵抗に設定される第３
の可変抵抗素子および第４の可変抵抗素子と、 入出力端子が上記第３の可変抵抗素子と直列接続され、
制御端子が上記第１の検索データ線に接続される第３の
スイッチと、 入出力端子が上記第４の可変抵抗素子と直列接続され、
制御端子が上記第２の検索データ線に接続される第４の
スイッチとを含み、 上記第３の可変抵抗素子と上記第３のスイッチ回路との
直列接続回路と、上記第４の可変抵抗素子と上記第４の
スイッチ回路との直列接続回路とが並列接続され、当該
並列接続回路が上記基準電流出力線に挿入される、 請求項９に記載の半導体記憶装置。 - 【請求項１１】 上記基準電流出力回路は、 基準電流出力線と、 上記基準電流出力線に第２の電流を供給する第２の電流
供給回路と、 上記第１の抵抗または上記第２の抵抗に設定される第５
の可変抵抗素子と、 入出力端子が上記第５の可変抵抗素子と直列接続され、
上記不一致の検出を行なう時に導通状態に設定される第
５のスイッチとを含み、 上記第５の可変抵抗素子と上記第５のスイッチとの直列
接続回路が上記基準電流出力線に挿入される、 請求項９に記載の半導体記憶装置。 - 【請求項１２】 上記不一致検出回路は、 上記不一致検出線に第１の電流を供給する第１の電流供
給回路と、 基準電圧を出力する基準電圧出力回路と、 第１の入力端子が上記不一致検出線に接続され、第２の
入力端子に上記基準電圧を入力し、上記第１の入力端子
と上記第２の入力端子との入力電圧の差に応じた不一致
検出信号を出力する電圧差検出回路とを含む、 請求項８に記載の半導体記憶装置。 - 【請求項１３】 第１のビット線および第２のビット線
と、 ワード線とを有し、 上記第１の可変抵抗素子は、上記第１のビット線および
上記ワード線に流れる電流が発生する磁界を受けて、当
該電流の極性に応じた方向に磁化され、当該磁化の方向
に応じて上記第１の抵抗または上記第２の抵抗に設定さ
れ、 上記第２の可変抵抗素子は、上記第２のビット線および
上記ワード線に流れる電流が発生する磁界を受けて、当
該電流の極性に応じた方向に磁化され、当該磁化の方向
に応じて上記第１の抵抗または上記第２の抵抗に設定さ
れる、 請求項８に記載の半導体記憶装置。 - 【請求項１４】 記憶データの書き込み時において、上
記ワード線に所定の電流を供給するとともに、書き込み
データに応じて極性が設定される所定の電流を上記第１
のビット線および上記第２のビット線に供給する制御回
路を有する、 請求項１２に記載の半導体記憶装置。 - 【請求項１５】 マトリクス状に配列される複数のメモ
リセルと、 上記マトリクスの同一行のメモリセルに接続される複数
の不一致検出線と、 上記マトリクスの同一列のメモリセルに接続される複数
の第１の検索データ線および第２の検索データ線と、 上記不一致検出線と基準電位との間のインピーダンスと
基準インピーダンスとの比較結果に応じて、上記第１の
検索データ線および上記第２の検索データ線に入力され
る検索データと上記メモリセルの記憶データとの不一致
を検出する不一致検出回路とを有し、 上記メモリセルは、 第１の記憶データの記憶時において第１の抵抗に設定さ
れ、第２の記憶データの記憶時において上記第１の抵抗
と異なる第２の抵抗に設定され、第３の記憶データの記
憶時において、上記第１の抵抗または上記第２の抵抗に
設定され、上記不一致検出線に第１の端子が接続される
第１の可変抵抗素子と、 第１の記憶データの記憶時において上記第２の抵抗に設
定され、第２の記憶データの記憶時において上記第１の
抵抗に設定され、第３の記憶データの記憶時において上
記第１の可変抵抗素子と同一の抵抗に設定され、上記不
一致検出線に第１の端子が接続される第２の可変抵抗素
子と、 上記第１の可変抵抗素子の第２の端子と基準電位との間
に入出力端子が接続され、制御端子が上記第１の検索デ
ータ線に接続される第１のスイッチと、 上記第２の可変抵抗素子の第２の端子と上記基準電位と
の間に入出力端子が接続され、制御端子が上記第２の検
索データ線に接続される第２のスイッチと、 を有する半導体記憶装置。 - 【請求項１６】 上記不一致検出回路は、 上記複数の不一致検出線に第１の電流を供給する複数の
第１の電流供給回路と、 上記マトリクスの各行に対応する基準電流を出力する複
数の基準電流出力回路と、 第１の入力端子が上記不一致検出線に接続され、第２の
入力端子に上記基準電流を入力し、上記第１の入力端子
と上記第２の入力端子との入力電流の差に応じた不一致
検出信号を出力する複数の電流差検出回路とを含む、 請求項１５に記載の半導体記憶装置。 - 【請求項１７】 上記基準電流出力回路は、 対応する行のメモリセルに接続される基準電流出力線
と、 上記基準電流出力線に第２の電流を供給する第２の電流
供給回路とを有し、 上記メモリセルは、 第１の端子が上記基準電流出力線に接続され、上記第１
の抵抗または上記第２の抵抗に設定される第３の可変抵
抗素子および第４の可変抵抗素子と、 上記第３の可変抵抗素子の第２の端子と上記基準電位と
の間に入出力端子が接続され、制御端子が上記第１の検
索データ線に接続される第３のスイッチと、 上記第４の可変抵抗素子の第２の端子と上記基準電位と
の間に入出力端子が接続され、制御端子が上記第２の検
索データ線に接続される第４のスイッチとを含む、 請求項１６に記載の半導体記憶装置。 - 【請求項１８】 上記基準電流出力回路は、 対応する行のメモリセルに接続される基準電流出力線
と、 上記基準電流出力線に第２の電流を供給する第２の電流
供給回路とを有し、 上記メモリセルは、 第１の端子が上記基準電流出力線に接続され、上記第１
の抵抗または上記第２の抵抗に設定される第５の可変抵
抗素子と、 上記第５の可変抵抗素子の第２の端子と上記基準電位と
の間に入出力端子が接続され、上記不一致の検出を行な
う時に導通状態に設定される第５のスイッチとを含む、 請求項１６に記載の半導体記憶装置。 - 【請求項１９】 上記不一致検出回路は、 上記複数の不一致検出線に第１の電流を供給する複数の
第１の電流供給回路と、 上記マトリクスの各行に対応する基準電圧を出力する複
数の基準電圧出力回路と、 第１の入力端子が上記不一致検出線に接続され、第２の
入力端子に上記基準電流を入力し、上記第１の入力端子
と上記第２の入力端子との入力電圧の差に応じた不一致
検出信号を出力する電圧差検出回路とを含む、 請求項１５に記載の半導体記憶装置。 - 【請求項２０】 上記マトリクスの同一列のメモリセル
に接続される複数の第１のビット線および第２のビット
線を有し、 上記第１の可変抵抗素子は、上記第１のビット線および
上記不一致検出線に流れる電流が発生する磁界を受け
て、当該電流の極性に応じた方向に磁化され、当該磁化
の方向に応じて上記第１の抵抗または上記第２の抵抗に
設定され、 上記第２の可変抵抗素子は、上記第２のビット線および
上記不一致検出線に流れる電流が発生する磁界を受け
て、当該電流の極性に応じた方向に磁化され、当該磁化
の方向に応じて上記第１の抵抗または上記第２の抵抗に
設定される、 請求項１５に記載の半導体記憶装置。 - 【請求項２１】 記憶データの書き込み時において、書
き込みアドレスに応じて選択した上記不一致検出線に所
定の電流を供給するとともに、書き込みデータの各ビッ
トデータに応じて極性が設定される所定の電流を上記第
１のビット線および上記第２のビット線に供給する制御
回路を有する、 請求項２０に記載の半導体記憶装置。 - 【請求項２２】 マトリクス状に配列される複数のメモ
リセルと、 上記マトリクスの同一行のメモリセルに接続される複数
の不一致検出線と、 上記マトリクスの同一列のメモリセルに接続される複数
の第１の検索データ線および第２の検索データ線と、 上記不一致検出線と基準電位との間のインピーダンス
と、基準インピーダンスとの比較結果に応じて、上記第
１の検索データ線および上記第２の検索データ線に入力
される検索データと上記メモリセルの記憶データとの不
一致を検出する不一致検出回路とを有し、 上記メモリセルは、 第１の記憶データの記憶時において第１の抵抗に設定さ
れ、第２の記憶データの記憶時において上記第１の抵抗
と異なる第２の抵抗に設定され、第３の記憶データの記
憶時において、上記第１の抵抗または上記第２の抵抗に
設定され、上記不一致検出線に第１の端子が接続される
第１の可変抵抗素子と、 第１の記憶データの記憶時において上記第２の抵抗に設
定され、第２の記憶データの記憶時において上記第１の
抵抗に設定され、第３の記憶データの記憶時において上
記第１の可変抵抗素子と同一の抵抗に設定され、上記不
一致検出線に第１の端子が接続される第２の可変抵抗素
子と、 入出力端子が上記第１の可変抵抗素子と直列接続され、
制御端子が上記第１の検索データ線に接続される第１の
スイッチと、 入出力端子が上記第２の可変抵抗素子と直列接続され、
制御端子が上記第２の検索データ線に接続される第２の
スイッチと、 上記不一致検出線の両端間のインピーダンスと基準イン
ピーダンスとの比較結果に応じて、上記不一致を検出す
る不一致検出回路とを有し、 上記第１の可変抵抗素子と上記第１のスイッチ回路との
直列接続回路と、上記第２の可変抵抗素子と上記第２の
スイッチ回路との直列接続回路とが並列接続され、当該
並列接続回路が上記不一致検出線に挿入される半導体記
憶装置。 - 【請求項２３】 上記不一致検出回路は、 上記複数の不一致検出線に第１の電流を供給する複数の
第１の電流供給回路と、 上記マトリクスの各行に対応する基準電流を出力する複
数の基準電流出力回路と、 第１の入力端子が上記不一致検出線に接続され、第２の
入力端子に上記基準電流を入力し、上記第１の入力端子
と上記第２の入力端子との入力電流の差に応じた不一致
検出信号を出力する複数の電流差検出回路とを含む、 請求項２２に記載の半導体記憶装置。 - 【請求項２４】 上記基準電流出力回路は、 対応する行のメモリセルに接続される基準電流出力線
と、 上記基準電流出力線に第２の電流を供給する第２の電流
供給回路とを有し、 上記メモリセルは、 上記第１の抵抗または上記第２の抵抗に設定される第３
の可変抵抗素子および第４の可変抵抗素子と、 入出力端子が上記第３の可変抵抗素子と直列接続され、
制御端子が上記第１の検索データ線に接続される第３の
スイッチと、 入出力端子が上記第４の可変抵抗素子と直列接続され、
制御端子が上記第２の検索データ線に接続される第４の
スイッチとを含み、 上記第３の可変抵抗素子と上記第３のスイッチ回路との
直列接続回路と、上記第４の可変抵抗素子と上記第４の
スイッチ回路との直列接続回路とが並列接続され、当該
並列接続回路が上記基準電流出力線に挿入される、 請求項２３に記載の半導体記憶装置。 - 【請求項２５】 上記基準電流出力回路は、 対応する行のメモリセルに接続される基準電流出力線
と、 上記基準電流出力線に第２の電流を供給する第２の電流
供給回路とを有し、 上記メモリセルは、 上記第１の抵抗または上記第２の抵抗に設定される第５
の可変抵抗素子と、 入出力端子が上記第５の可変抵抗素子と直列接続され、
上記不一致の検出を行なう時に導通状態に設定される第
５のスイッチとを含み、 上記第５の可変抵抗素子と上記第５のスイッチとの直列
接続回路が上記基準電流出力線に挿入される、 請求項２３に記載の半導体記憶装置。 - 【請求項２６】 上記不一致検出回路は、 上記複数の不一致検出線に第１の電流を供給する複数の
第１の電流供給回路と、 上記マトリクスの各行に対応する基準電圧を出力する複
数の基準電圧出力回路と、 第１の入力端子が上記不一致検出線に接続され、第２の
入力端子に上記基準電圧を入力し、上記第１の入力端子
と上記第２の入力端子との入力電圧の差に応じた不一致
検出信号を出力する複数の電圧差検出回路とを含む、 請求項２２に記載の半導体記憶装置。 - 【請求項２７】 上記マトリクスの同一列のメモリセル
に接続される複数の第１のビット線および第２のビット
線と、 上記マトリクスの同一行のメモリセルに接続される複数
のワード線とを有し、 上記第１の可変抵抗素子は、上記第１のビット線および
上記ワード線に流れる電流が発生する磁界を受けて、当
該電流の極性に応じた方向に磁化され、当該磁化の方向
に応じて上記第１の抵抗または上記第２の抵抗に設定さ
れ、 上記第２の可変抵抗素子は、上記第２のビット線および
上記ワード線に流れる電流が発生する磁界を受けて、当
該電流の極性に応じた方向に磁化され、当該磁化の方向
に応じて上記第１の抵抗または上記第２の抵抗に設定さ
れる、 請求項２２に記載の半導体記憶装置。 - 【請求項２８】 記憶データの書き込み時において、書
き込みアドレスに応じて選択した上記ワード線に所定の
電流を供給するとともに、書き込みデータの各ビットデ
ータに応じて極性が設定される所定の電流を上記第１の
ビット線および上記第２のビット線に供給する制御回路
を有する、 請求項２７に記載の半導体記憶装置。
Priority Applications (1)
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|---|---|---|---|
| JP2001135358A JP2002334585A (ja) | 2001-05-02 | 2001-05-02 | 半導体記憶装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001135358A JP2002334585A (ja) | 2001-05-02 | 2001-05-02 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002334585A true JP2002334585A (ja) | 2002-11-22 |
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ID=18982836
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|---|---|---|---|
| JP2001135358A Pending JP2002334585A (ja) | 2001-05-02 | 2001-05-02 | 半導体記憶装置 |
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|---|---|
| JP (1) | JP2002334585A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327028A (ja) * | 2003-04-25 | 2004-11-18 | Samsung Electronics Co Ltd | カラム欠陥復旧が可能なｃａｍ及びカラム欠陥復旧方法 |
| US6829158B2 (en) * | 2001-08-22 | 2004-12-07 | Motorola, Inc. | Magnetoresistive level generator and method |
| JP2004363586A (ja) * | 2003-06-04 | 2004-12-24 | Samsung Electronics Co Ltd | 相変換メモリ装置 |
| JP2005235307A (ja) * | 2004-02-19 | 2005-09-02 | Tohoku Techno Arch Co Ltd | 磁気抵抗効果素子を用いたロジックインメモリ回路 |
| KR100814165B1 (ko) | 2004-09-16 | 2008-03-14 | 인더스트리얼 테크놀로지 리서치 인스티튜트 | 자기저항 트랜지스터 및 그 방법 |
| US7714399B2 (en) | 2007-02-15 | 2010-05-11 | Kabushiki Kaisha Toshiba | Magnetic memory element and magnetic memory apparatus |
| JP2010113795A (ja) * | 2008-11-04 | 2010-05-20 | Crocus Technology Sa | 三値連想磁気抵抗ランダムアクセスメモリセル |
| WO2010100000A1 (en) | 2009-03-06 | 2010-09-10 | International Business Machines Corporation | Ternary content addressable memory using phase change devices |
| WO2010137573A1 (ja) * | 2009-05-29 | 2010-12-02 | 日本電気株式会社 | 不揮発性ｃａｍ |
| JP2011096363A (ja) * | 2010-12-16 | 2011-05-12 | Hitachi Ltd | 半導体装置 |
| JP2012089205A (ja) * | 2010-10-20 | 2012-05-10 | Renesas Electronics Corp | 連想記憶装置 |
| JP2012518860A (ja) * | 2009-02-24 | 2012-08-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | センス・マージンを向上させた連想メモリ・デバイスとその動作方法およびコンピュータ・プログラム（連想メモリにおいてセンス・マージンを向上させるための符号化技法） |
| JP2012174330A (ja) * | 2011-02-24 | 2012-09-10 | Toshiba Corp | 連想メモリ |
| WO2020075658A1 (ja) * | 2018-10-08 | 2020-04-16 | 岡島 義憲 | 複合連想メモリ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53136447A (en) * | 1977-05-02 | 1978-11-29 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory |
| JP2000331473A (ja) * | 1999-03-15 | 2000-11-30 | Toshiba Corp | 磁気メモリ装置 |
-
2001
- 2001-05-02 JP JP2001135358A patent/JP2002334585A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53136447A (en) * | 1977-05-02 | 1978-11-29 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory |
| JP2000331473A (ja) * | 1999-03-15 | 2000-11-30 | Toshiba Corp | 磁気メモリ装置 |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829158B2 (en) * | 2001-08-22 | 2004-12-07 | Motorola, Inc. | Magnetoresistive level generator and method |
| JP2004327028A (ja) * | 2003-04-25 | 2004-11-18 | Samsung Electronics Co Ltd | カラム欠陥復旧が可能なｃａｍ及びカラム欠陥復旧方法 |
| JP4554991B2 (ja) * | 2003-06-04 | 2010-09-29 | 三星電子株式会社 | 相変換メモリ装置 |
| JP2004363586A (ja) * | 2003-06-04 | 2004-12-24 | Samsung Electronics Co Ltd | 相変換メモリ装置 |
| JP2005235307A (ja) * | 2004-02-19 | 2005-09-02 | Tohoku Techno Arch Co Ltd | 磁気抵抗効果素子を用いたロジックインメモリ回路 |
| JP4631090B2 (ja) * | 2004-02-19 | 2011-02-16 | 株式会社 東北テクノアーチ | 磁気抵抗効果素子を用いたロジックインメモリ回路 |
| KR100814165B1 (ko) | 2004-09-16 | 2008-03-14 | 인더스트리얼 테크놀로지 리서치 인스티튜트 | 자기저항 트랜지스터 및 그 방법 |
| US7714399B2 (en) | 2007-02-15 | 2010-05-11 | Kabushiki Kaisha Toshiba | Magnetic memory element and magnetic memory apparatus |
| JP2010113795A (ja) * | 2008-11-04 | 2010-05-20 | Crocus Technology Sa | 三値連想磁気抵抗ランダムアクセスメモリセル |
| JP2012518860A (ja) * | 2009-02-24 | 2012-08-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | センス・マージンを向上させた連想メモリ・デバイスとその動作方法およびコンピュータ・プログラム（連想メモリにおいてセンス・マージンを向上させるための符号化技法） |
| WO2010100000A1 (en) | 2009-03-06 | 2010-09-10 | International Business Machines Corporation | Ternary content addressable memory using phase change devices |
| CN102341863A (zh) * | 2009-03-06 | 2012-02-01 | 国际商业机器公司 | 使用相变器件的三元内容可寻址存储器 |
| WO2010137573A1 (ja) * | 2009-05-29 | 2010-12-02 | 日本電気株式会社 | 不揮発性ｃａｍ |
| JP5483265B2 (ja) * | 2009-05-29 | 2014-05-07 | 日本電気株式会社 | 不揮発性ｃａｍ |
| JP2012089205A (ja) * | 2010-10-20 | 2012-05-10 | Renesas Electronics Corp | 連想記憶装置 |
| JP2011096363A (ja) * | 2010-12-16 | 2011-05-12 | Hitachi Ltd | 半導体装置 |
| JP2012174330A (ja) * | 2011-02-24 | 2012-09-10 | Toshiba Corp | 連想メモリ |
| WO2020075658A1 (ja) * | 2018-10-08 | 2020-04-16 | 岡島 義憲 | 複合連想メモリ回路 |
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