JP2012174330A - 連想メモリ - Google Patents
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Abstract
【解決手段】 本発明の実施形態によれば、記憶データに応じて第1の磁化状態に設定される第1のスピンMOSFETと前記記憶データに応じて第2の磁化状態に設定される第2のスピンMOSFETとが並列に接続されたスピンMOSFET対と、検索データに応じて、前記第1のスピンMOSFETおよび第2のスピンMOSFETのいずれか一方が導通するようゲート電圧を印加する第1の配線と、前記スピンMOSFET対に対して電流を印加する第2の配線とを有する。
【選択図】 図15
Description
以下、本発明の実施形態について図面を参照して説明する。図1は、スピンMOS電界効果トランジスタ(以下、スピンMOSFETと称する)の構造を示す図である。このスピンMOSFET1は、半導体基板2上に離間して磁性体(スピン偏極材料)から成るソース・ドレイン(S/D)電極3が形成される。S/D電極3の一方は磁化の向きが固着された磁性層を有し、他方は磁化の向きが可変の磁性層を有する。また、S/D電極3下にはそれぞれ拡散層4が形成され、拡散層4の間の半導体基板2上にゲート絶縁膜5が形成され、ゲート絶縁膜5上にはゲート電極6が形成される。
次に、本発明の第2の実施形態について説明する。本実施形態に係るCAMは、n型かp型かどちらか一方のスピンMOSFETを用いて構成される。図26は、第2の実施形態に係るCAMにおいて、1ビットの情報を格納するCAMセルの構成を示す図である。第2の実施形態に係るCAMセル200は、2つのn型スピンMOSFETと2本のサーチラインSL、S’Lを含む。一方のスピンMOSFET41はSLに接続され、他方のスピンMOSFET42はS’Lに接続される。S’LはSLの反転値をスピンMOSFET42に入力する。このように2本の配線に対して相補的な入力値を与えるには、配線対SLとS’Lとの間にCMOSインバーターを設ける。また、スピンMOSFETのS、Dを直列接続にしているが、ゲート電圧を定義するためには基板電位を取っておく。
次に、本発明の第3の実施形態について説明する。本実施形態は、1ワードが4ビットよりも多い場合のCAMである。1ワードのビット数が多くなるにつれて、読み出し信号電圧が小さくなる。図27、図28に8ビット分のスピンMOSFET対を直列に接続して、全て磁化平行状態のスピンMOSFETを電流が通った場合(検索データと記憶データが一致する場合。図中のMatch)と、1箇所磁化反平行状態のスピンMOSFETを電流が通った場合(検索データと記憶データが1ビット異なる場合。図中のMismatch)の出力電流と、MC比を示す。また、図29、図30に16ビット分のスピンMOSFET対を直列に接続して、全て磁化平行状態のスピンMOSFETを電流が通った場合と、1箇所磁化反平行状態のスピンMOSFETを電流が通った場合の出力電流と、MC比を示す。また、図31に読み出し時に検索データと記憶データとが一致する場合と1ビット異なる場合との出力電流の差と、1ワードを構成するビット数との関係を示す。1ワードが4ビットの場合(図19、図20)、8ビットの場合(図27、図28)、16ビットの場合(図29、図30)を比較すると、1ワードあたりのビット数が増えるほど出力電流が小さくなり、Matchの場合とMismatchの場合の出力電流の差が小さくなる。
次に、本発明の第4の実施形態について説明する。本実施形態では、電流誘起磁場によって磁化情報を書き込む。電流誘起磁場による磁化情報の書き込みのために、スピンMOSFETのソースあるいはドレインのいずれか一方に対して直交するように磁場書き込み線を設ける。図32は、ドレインに直交するように磁場書き込み線を設け、ドレインに磁化情報を書き込む場合のCAMアレイの例である。図32では、本実施形態に係るCAMアレイの一部を図示している。電流誘起磁場による磁化情報の書き込みは、互いに交差して配置された磁場書き込み線に同時に電流を流すことによって誘起される合成磁場を利用する。同時に電流を流した磁場書き込み線の交点近傍に配置されたスピンMOSFETでは、合成磁場によって磁化の反転が生じる。
Claims (10)
- 記憶データに応じた磁化状態に設定される第1のスピンMOSFETと前記記憶データに応じた磁化状態に設定される第2のスピンMOSFETとが並列に接続されたスピンMOSFET対と、
検索データに応じて、前記第1のスピンMOSFETおよび第2のスピンMOSFETのいずれか一方が導通するようゲート電圧を印加する第1の配線と、
前記スピンMOSFET対に対して電流を印加する第2の配線とを有することを特徴とする連想メモリ。 - 前記スピンMOSFET対は直列に複数接続され、前記第2の配線は、前記直列に接続された複数のスピンMOSFET対に対して電流を印加することを特徴とする請求項1に記載の連想メモリ。
- 前記スピンMOSFET対からの出力信号と基準値との比較により、前記スピンMOSFET対の前記記憶データと前記検索データとの一致を判断する比較器を更に有することを特徴とする請求項1または2に記載の連想メモリ。
- 前記記憶データは2つの値から成り、前記第1のスピンMOSFETと第2のスピンMOSFETのうち、前記スピンMOSFET対の一方が他方よりも抵抗が高い磁化状態に設定されることを特徴とする請求項1乃至3のいずれか1項に記載の連想メモリ。
- 前記記憶データは、”1”、”0”、または”Don’t care”の3値から成り、前記スピンMOSFET対に設定する記憶データが”1”または”0”の場合、前記第1のスピンMOSFETは第1の磁化状態に設定され、前記第2のスピンMOSFETは、第1のスピンMOSFETと抵抗の異なる第2の磁化状態に設定され、前記記憶データが”Don’t care”の場合、前記第2のスピンMOSFETは前記第1のスピンMOSFETと同じ第1の磁化状態に設定されることを特徴とする請求項1乃至3のいずれか1項に記載の連想メモリ。
- 前記第1のスピンMOSFETと第2のスピンMOSFETの一方がn型スピンMOSFETであり、他方がp型スピンMOSFETであることを特徴とする請求項1乃至5のいずれか1項に記載の連想メモリ。
- 前記第1のスピンMOSFETと第2のスピンMOSFETの両方が同じn型スピンMOSFETもしくはp型スピンMOSFETであって、前記第1の配線は、第1のスピンMOSFETに第1の電圧を印加する第1のサブ配線と前記第1の電圧と異なる第2の電圧を前記第2のスピンMOSFETに印加する第2のサブ配線を含むことを特徴とする請求項1乃至5のいずれか1項に記載の連想メモリ。
- 記憶データの書き込み時において、前記第1の配線は前記検索データに応じて印加するゲート電圧よりも大きい電圧をスピンMOSFET対に印加することを特徴とする請求項1乃至7のいずれか1項に記載の連想メモリ。
- 前記スピンMOSFET対のソースもしくはドレインのいずれか一方に交差するように配置された電流線をさらに有することを特徴とする請求項1乃至7のいずれか1項に記載の連想メモリ。
- 前記直列に接続された複数のスピンMOSFET対のそれぞれを、第1の磁化状態に設定するスピンMOSFETが導通するよう入力ゲート電圧を与えて、前記直列に接続された複数のスピンMOSFET対に対して第1の方向に所定の閾値以上の電流を流し、前記直列に接続された複数のスピンMOSFET対のそれぞれを、前記第1の磁化状態とは異なる第2の磁化状態に設定するスピンMOSFETが導通するよう入力ゲート電圧を与えて、前記直列に接続された複数のスピンMOSFET対に対して前記第1の方向とは反対の第2の方向に所定の閾値以上の電流を流して前記スピンMOSFET対の磁化状態を設定する制御回路を更に有することを特徴とする請求項1乃至7のいずれか1項に記載の連想メモリ。
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