JP4435236B2 - リコンフィギュラブル論理回路 - Google Patents

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Description

本発明は、リコンフィギュラブル論理回路に関する。
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。トンネル磁気抵抗効果（ＴＭＲ）を基礎とする研究が勢いを増しており、磁気ランダムアクセスメモリ（ＭＲＡＭ）やハードディスクドライブ（ＨＤＤ）の再生ヘッドなどに応用されるに至っている。さらに、半導体と磁性体とを結合したスピントランジスタが注目されている。
代表的なスピントランジスタの構造として、拡散型スピントランジスタ（Mark Johnson型スピントランジスタとも呼ばれる）、スピン軌道制御型スピントランジスタ（Supriyo Datta型スピントランジスタとも呼ばれる）、スピンバルブトランジスタ、単電子スピントランジスタ、共鳴スピントランジスタが提案されている。
また、ソースおよびドレインが磁性体で形成され、チャネルとドレインとの間にポイントコンタクトを設けたＭＯＳ構造のスピントランジスタが提案されている。このポイントコンタクトは、スピン偏極した電子に対して量子効果が生じるサイズであり、その抵抗はチャネル抵抗よりも著しく大きい。チャネルとドレインとの間の界面抵抗は、ドレイン電流の磁化依存性を決定する主要因であるため、このスピントランジスタでは、結果的に、大きな磁気抵抗変化率（ＭＲ比：Magneto-resistance ratio）を得ることができる。
また、ＭＲＡＭとＭＯＳＦＥＴとの組み合わせによって、ＡＮＤゲートやＯＲゲートなどの基本論理ゲートを構成し、これらの基本論理ゲートを用いてＭＲＡＭの記憶状態を変更することで、それら論理ゲートの有効と無効を制御することができるリコンフィギュラブル論理回路が提案されている。リコンフィギュラブル論理回路では、ハードウエアを作製後に回路の論理を変更できるため、論理回路を再構成することにより、不具合の修正や学習機能が可能になる。
現在の半導体技術を基にしたリコンフィギュラブル論理回路として、ＦＰＧＡ(Field Programmable Gate Array) と呼ばれる集積回路がある。ＦＰＧＡは、内部のＳＲＡＭメモリに情報を蓄え、このメモリに記憶された内容により、リコンフィギュラブル論理回路の論理と結線とを制御することができる。このように、ソフトウエアで論理を変更できるため、ハードウエアを作製後に回路の修正が可能となる。複雑化する集積回路を短納期で安価に実現する手段として、近年急速に伸びている。
一方、ルックアップテーブル回路は、論理をメモリに記憶させておき、そのメモリに記憶されている内容によって出力する回路である。このルックアップテーブル回路を有する論理回路は、任意の論理に対応できるリコンフィギュラブル論理回路となるが、素子数が多いため、高集積化しにくい回路となっている（特許文献１、特許文献２参照）。
特開２００７−１８４９５９号公報 米国特許第７，０１９，５５７号明細書
半導体のＣＭＯＳ技術によってルックアップテーブル回路を作製する場合、情報を記憶するメモリとしてＳＲＡＭが用いられる。このため、素子数が多くなってしまう。また、ルックアップテーブル回路で使用するマルチプレクサも、多くの素子を必要とするため、ルックアップテーブル回路の回路規模は非常に大きくなってしまい、高集積化を妨げる要因の一つとなっている。更に、ＳＲＡＭは電源を切ると情報が失われてしまう揮発性メモリであるため、電源投入をする毎に外部メモリに蓄えていた情報を書き込む必要がある。このため、電源投入時に手間と時間がかかるという課題がある。また、電源切断時に情報を蓄えておくための外部メモリを確保しておく必要があり、外部メモリのために消費電力および容積が必要になるという課題がある。このため、システム全体での高集積化および低消費電力化を妨げる要因の一つとなっている。
ＦＰＧＡにおいて標準的に用いられている４入力１出力のルックアップテーブル回路の場合、素子数は１６６個程度になる。そのうちＳＲＡＭは９６個程度の素子を必要とする。ルックアップテーブル回路はＦＰＧＡの基本的な回路であり、チップ内に多数含まれているルックアップテーブル回路の素子数が削減できれば、高集積化に寄与することができる。
本発明は、上記事情を考慮してなされたものであって、高集積化が可能なリコンフィギュラブル論理回路を提供することを目的とする。
本発明の第１の態様によるリコンフィギュラブル論理回路は、それぞれが個別の制御データを送信可能な複数の制御線と、ソースおよびドレインが磁性体を含む複数のスピンＭＯＳＦＥＴと、複数のＭＯＳＦＥＴを含み前記制御線から送信される前記制御データに基づいて複数の前記スピンＭＯＳＦＥＴの中から１つのスピンＭＯＳＦＥＴを選択する選択部と、を有するマルチプレクサと、選択されたスピンＭＯＳＦＥＴの前記ソースおよびドレインにおける磁性体の磁化が第１状態か前記第１状態と異なる第２状態かを判別し、判別結果を出力する判別回路と、選択されたスピンＭＯＳＦＥＴの前記ソースおよびドレイン間に書き込み電流を流し、選択されたスピンＭＯＳＦＥＴの前記ソースおよびドレインにおける磁性体の磁化を前記第２状態にする第１の書き込み回路と、選択されたスピンＭＯＳＦＥＴの前記ソースおよびドレイン間に書き込み電流を流し、選択されたスピンＭＯＳＦＥＴの前記ソースおよびドレインにおける磁性体の磁化を前記第１状態にする第２の書き込み回路と、を備えていることを特徴とする。
本発明によれば、高集積化が可能なリコンフィギュラブル論理回路を提供することができる。
以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
（第１実施形態）
本発明の第１実施形態によるリコンフィギュラブル論理回路を図１乃至図９を参照して説明する。本実施形態のリコンフィギュラブル論理回路は、ルックアップテーブル回路を有し、このルックアップテーブル回路を図１に示す。本実施形態に係るルックアップテーブル回路１は、マルチプレクサ１０と、電流供給源３０，３２と、リファレンス部４０と、比較器５０と、書き込み回路６０と、を備えている。
本実施形態におけるマルチプレクサ１０は８入力１出力のマルチプレクサであって、３本の制御線Ｄ０，Ｄ１，Ｄ２と、８個のｎ型のスピンＭＯＳＦＥＴ１１０〜１１７と、４個のｎ型のＭＯＳＦＥＴ１２０〜１２３と、２個のｎ型ＭＯＳＦＥＴ１３０，１３１と、１個のｎ型ＭＯＳＦＥＴ１４と、３個のインバータ１５０，１５１，１５２と、３本の反転制御線ＢＤ０，ＢＤ１，ＢＤ２と、を備えている。
インバータ１５ｉ（ｉ＝０，１，２）はそれぞれ、入力端子が制御線Ｄｉに接続され、出力端子が反転制御線ＢＤｉに接続されている。すなわち、反転制御線ＢＤｉを流れる制御信号は、制御線Ｄｉを流れる制御信号の反転制御信号となる。
８個のスピンＭＯＳＦＥＴ１１０〜１１７は、ソースがＭＯＳＦＥＴ１４を介して接地電源ＧＮＤに接続される。なお、ＭＯＳＦＥＴ１４のゲートにはクロック信号ＣＬＫが入力される。４個のスピンＭＯＳＦＥＴ１１０，１１２，１１４，１１６は、それぞれのゲートが反転制御線ＢＤ０に接続され、４個のスピンＭＯＳＦＥＴ１１１，１１３，１１５，１１７は、それぞれのゲートが制御線Ｄ０に接続される。
２個のスピンＭＯＳＦＥＴ１１０，１１１は、それぞれのドレインがＭＯＳＦＥＴ１２０のソースに接続され、２個のスピンＭＯＳＦＥＴ１１２，１１３は、それぞれのドレインがＭＯＳＦＥＴ１２１のソースに接続され、２個のスピンＭＯＳＦＥＴ１１４，１１５は、それぞれのドレインがＭＯＳＦＥＴ１２２のソースに接続され、２個のスピンＭＯＳＦＥＴ１１６，１１７は、それぞれのドレインがＭＯＳＦＥＴ１２３のソースに接続される。
２個のＭＯＳＦＥＴ１２０，１２２は、それぞれのゲートが反転制御線ＢＤ１に接続され、２個のＭＯＳＦＥＴ１２１，１２３は、それぞれのゲートが制御線ＢＤ１に接続される。２個のＭＯＳＦＥＴ１２０，１２１は、それぞれのドレインがＭＯＳＦＥＴ１３０のソースに接続され、２個のＭＯＳＦＥＴ１２２，１２３は、それぞれのドレインがＭＯＳＦＥＴ１３１のソースに接続される。
ＭＯＳＦＥＴ１３０は、ゲートが反転制御線ＢＤ２に接続され、ドレインが比較器５０の第１の入力端子ＩＮ１に接続される。また、ＭＯＳＦＥＴ１３１は、ゲートが制御線Ｄ２に接側され、ドレインが比較器５０の第１の入力端子ＩＮ１に接続される。
このように構成されたマルチプレクサ１０において、クロック信号ＣＬＫが「Ｈ」レベルのときに、３本の制御線Ｄ０，Ｄ１，Ｄ２の電位レベルを制御することにより、８個のスピンＭＯＳＦＥＴ１１０〜１１７の中から１つのスピンＭＯＳＦＥＴを選択し、この選択されたスピンＭＯＳＦＥＴを介して比較器５０の第１入力端子ＩＮ１と、接地電源ＧＮＤとを導通することができる。例えば、クロック信号ＣＬＫが「Ｈ」レベルのときにはＭＯＳＦＥＴ１４がＯＮし、８個のスピンＭＯＳＦＥＴ１１０〜１１７はソースが接地電位レベルとなっている。この場合において、例えば、３本の制御線Ｄ０，Ｄ１，Ｄ２が全て高電位レベルとすると、比較器５０の第１入力端子ＩＮ１が、図２に破線で示す経路、すなわちＭＯＳＦＥＴ１３１、ＭＯＳＦＥＴ１２３、およびスピンＭＯＳＦＥＴ１１７を通る経路のみを経て接地電源ＧＮＤと電気的に接続されることになる。すなわち、この場合は、スピンＭＯＳＦＥＴ１１７のみが選択されて、比較器５０の第１入力端子ＩＮ１と導通することになる。
スピンＭＯＳＦＥＴの一般的な構成を図３に示す。このスピンＭＯＳＦＥＴは、ｎ型シリコン基板１０２上に離間して例えばＭｇＯからなる一対のトンネル絶縁膜１０４が形成され、この一対のトンネル絶縁膜１０４の一方の上に磁化１２０ａの向きが固着された例えばＣｏＦｅＢからなる磁性層を有する第１磁性膜１０６が形成され、他方のトンネル絶縁膜１０４上に磁化１２０ｂの向きが可変の例えばＣｏＦｅＢからなる磁性層（磁化自由層）を有する第２磁性膜１０８が形成されている。また、一対のトンネル絶縁膜の間のシリコン基板１０２上にはＳｉＯ２またはｈｉｇｈ−ｋ（高誘電体）等からなるゲート絶縁膜１１０が形成され、このゲート絶縁膜１１０上に例えばＣｏＦｅＢからなるゲート電極１１２が形成されている。このスピンＭＯＳＦＥＴにおいて、第１磁性膜１０６および第２磁性膜１０８の一方がソースとなり、他方がドレインとなる。そして、ゲート電極１１２にゲート電圧を印加すると、スピン偏極された電流１２２がソースからドレインに流れる。このように、スピンＭＯＳＦＥＴにおいては、内部の磁性体１０６、１０８の磁化の向きが、平行状態と反平行状態の２つのスピン状態があり、それぞれの状態により抵抗値が異なる。スピンＭＯＳＦＥＴにおいて、ゲート１１２に「Ｈ」レベルの電圧が印加された場合のソース−ドレイン間の抵抗を、平行状態のときはＲＰ、反平行状態のときをＲＡＰとする。スピンＭＯＳＦＥＴの磁気抵抗変化率ＭＲを、ＭＲ＝（ＲＡＰ−ＲＰ）／ＲＰとすると、本実施形態では、ＭＲ＝１０００%が達成できた。スピン状態が平行な場合と、反平行な場合は、ソース−ドレイン間に書き込み電流を流して磁化自由層１０８のスピン状態を反転させない限り保持されるため、メモリ機能を有している。上記説明では、２つのスピン状態は平行状態と反平行状態であったが、２つのスピン状態は、スピンＭＯＳＦＥＴの抵抗が異なれば、平行状態と反平行状態に限られるものではない。
このように、スピンＭＯＳＦＥＴはメモリ機能を有しているため、本実施形態にかかるマルチプレクサ１０はメモリ機能を内包している。
本実施形態のマルチプレクサにおいて、スピンＭＯＳＦＥＴ１１０〜１１７の抵抗変化を大きくするために、スピンＭＯＳＦＥＴ１１０〜１１７のそれぞれのゲート長Ｌｓとゲート幅Ｗｓとの比（＝Ｌｓ／Ｗｓ）を、ｎ型ＭＯＳＦＥＴ１２０〜１２３、１３０、１３１のそれぞれのゲート長Ｌとゲート幅Ｗとの比（＝Ｌ／Ｗ）よりも大きくしたほうが、動作マージンが上がり好ましい。
本実施形態にかかるマルチプレクサは、３本の制御線Ｄ１，Ｄ２，Ｄ３の入力により、８（＝２３）個のスピンＭＯＳＦＥＴ、６個のＭＯＳＦＥＴ、および３個のインバータにより、８入力１出力のマルチプレクサとなっている。同様にして、ｎ本の制御線の場合は、２ｎ個のスピンＭＯＳＦＥＴ、（２ｎ−２）個のＭＯＳＦＥＴ、およびｎ個のインバータを用いて、２ｎ入力１出力のマルチプレクサを構成することができる。
なお、本実施形態にかかるマルチプレクサ１０において、スピンＭＯＳＦＥＴ１１０〜１１７およびＭＯＳＦＥＴ１２０〜１２３，１３０，１３１は、ソースとドレインを逆に接続してもよい。
再び図１に戻り、電流供給源３０，３２、リファレンス部４０、比較器５０、および書き込み回路６０について説明する。
電流供給源３０は比較器５０の第１入力端子ＩＮ１から、選択されたスピンＭＯＳＦＥＴに電流を供給する。電流供給源３２は比較器５０の第２入力端子ＩＮ２からリファレンス部４０に電流を供給する。
比較器５０は、第１入力端子ＩＮ１から、選択されたスピンＭＯＳＦＥＴに電流を電流供給源３０によって供給したときの第１入力端子ＩＮ１における電位と、第２入力端子ＩＮ２からリファレンス部４０に電流を電流供給源３２によって供給したときの第２入力端子ＩＮ２における電位とを比較し、３本の制御線Ｄ１，Ｄ２，Ｄ３の入力信号によって選択されたスピンＭＯＳＦＥＴの抵抗値を読み取ることにより、この選択されたスピンＭＯＳＦＥＴのスピン状態を判別する。そして、選択されたスピンＭＯＳＦＥＴのスピン状態が平行（すなわち、抵抗値が低）であれば、自身の出力端ＯＵＴに高電圧レベル「Ｈ」を出力し、反平行（すなわち、抵抗値が高）であれば低電圧レベル「Ｌ」を出力する機能を有している。
この比較器５０および電流供給源３０，３２の一具体例を図４に示す。この一具体例の比較器５０は、差動増幅回路５２を備えている。この差動増幅回路５２は、ｐ型ＭＯＳＦＥＴ５２ａ、５２ｂと、ｎ型ＭＯＳＦＥＴ５２ｃ、５２ｄ、５２ｅと、を備えている。ｐ型ＭＯＳＦＥＴ５２ａは、ソースが電源電圧Ｖｄｄに接続されゲートとドレインが共通に接続されてｎ型ＭＯＳＦＥＴ５２ｃのドレインに接続される。ｐ型ＭＯＳＦＥＴ５２ｂは、ソースが電源電圧Ｖｄｄに接続され、ゲートがｐ型ＭＯＳＦＥＴ５２ａのゲートに接続され、ドレインがｎ型ＭＯＳＦＥＴ５２ｄのドレインに接続される。ｎ型ＭＯＳＦＥＴ５２ｃは、ゲートが第２入力端子ＩＮ２に接続され、ソースがｎ型ＭＯＳＦＥＴ５２ｅのドレインに接続される。ｎ型ＭＯＳＦＥＴ５２ｄは、ゲートが第１入力端子ＩＮ１に接続され、ソースがｎ型ＭＯＳＦＥＴ５２ｅのドレインに接続される。ｎ型ＭＯＳＦＥＴ５２ｅは、ゲートにクロック信号ＣＬＫを受けソースが接地されている。ｎ型ＭＯＳＦＥＴ５２ｄのドレインが出力端子ＯＵＴに接続されている。
なお、本実施形態においては、図４に示すように、電流供給源３０は、ｐ型ＭＯＳＦＥＴ３０ａからなっており、電流供給回路３２は、ｐ型ＭＯＳＦＥＴ３２ａからなっている。ｐ型ＭＯＳＦＥＴ３０ａは、ソースが電源電圧Ｖｄｄに接続され、ドレインが比較器５０の第１入力端子ＩＮ１に接続され、ゲートにインバータ３３を介してクロック信号ＣＬＫを受ける。ｐ型ＭＯＳＦＥＴ３２ａは、ソースが電源電圧Ｖｄｄに接続され、ドレインが比較器５０の第２入力端子ＩＮ２に接続され、ゲートにインバータ３３を介してクロック信号ＣＬＫを受ける。
リファレンス部４０は、電流供給源３２からの電流が流れたときに、比較器５０の第２入力端子ＩＮ２に一定の電位を生じさせる機能を有している。
書き込み回路６０は、３本の制御線Ｄ１，Ｄ２，Ｄ３の入力信号によって選択されたスピンＭＯＳＦＥＴにデータ「１」を書き込む、例えばスピンＭＯＳＦＥＴのソース／ドレインの磁性体の磁化の向きを反平行状態から平行状態にする（または平行状態から平行状態を維持する）ための第１書き込み部６１と、３本の制御線Ｄ１，Ｄ２，Ｄ３の入力信号によって選択されたスピンＭＯＳＦＥＴにデータ「０」を書き込む、例えばスピンＭＯＳＦＥＴのソース／ドレインの磁性体の磁化の向きを平行状態から反平行状態にする（または反平行状態から反平行状態を維持する）ための第２書き込み部６２と、を備えている。なお、書き込む前に、スピンＭＯＳＦＥＴに記憶されているデータを読み出し、同じ状態を維持する場合には、書き込まなくてもよい。
第１書き込み部６１は、書き込み電流ソース６１ａと、ｐ型ＭＯＳＦＥＴ６１ｂ、ｎ型ＭＯＳＦＥＴ６１ｃと、書き込み電流ドレイン６１ｄとを備え、書き込み電流ソース６１ａからｐ型ＭＯＳＦＥＴ６１ｂ、マルチプレクサ１０、ｎ型ＭＯＳＦＥＴ６１ｃを介して書き込み電流ドレイン６１ｄに電流が流れる。ｐ型ＭＯＳＦＥＴ６１ｂは、ソースが書き込み電流ソース６１ａに接続され、ゲートにデータ「１」を書き込むための書き込み信号ＳＷ１の反転信号ＢＳＷ１を受け、ドレインがスピンＭＯＳＦＥＴ１１０〜１１７のソースに接続される。ｎ型ＭＯＳＦＥＴ６１ｃは、ドレインが比較器５０の第１入力端子ＩＮ１に接続され、ゲートに書き込み信号ＳＷ１を受け、ソースが書き込み電流ドレイン６１ｄに接続される。
第２書き込み部６２は、書き込み電流ソース６２ａと、ｐ型ＭＯＳＦＥＴ６２ｂ、ｎ型ＭＯＳＦＥＴ６２ｃと、書き込み電流ドレイン６２ｄとを備え、書き込み電流ソース６２ａから、ｐ型ＭＯＳＦＥＴ６２ｂ、マルチプレクサ１０、ｎ型ＭＯＳＦＥＴ６２ｃを介して、書き込み電流ドレイン６２ｄに電流が流れる。ｐ型ＭＯＳＦＥＴ６２ｂは、ソースが書き込み電流ソース６２ａに接続され、ゲートに書き込み信号ＳＷ０を反転した書き込み信号ＢＳＷ０を受け、ドレインが比較器５０の第１入力端子ＩＮ１に接続される。ｎ型ＭＯＳＦＥＴ６２ｃは、ソースが書き込み電流ドレイン６２ｄに接続され、ゲートにデータ「０」を書き込むための書き込み信号ＳＷ０を受け、ドレインがスピンＭＯＳＦＥＴ１１０〜１１７のソースに接続される。なお、本実施形態においては、第１または第２書き込み部６１，６２が動作しているときは、クロック信号ＣＬＫは「Ｌ」レベルであって図１に示すｎ型ＭＯＳＦＥＴ１４はＯＦＦ状態となっている。
すなわち、本実施形態においては、第１書き込み部６１は、スピンＭＯＳＦＥＴのドレインからソースに電子を流し、第２書き込み部６２は、スピンＭＯＳＦＥＴのソースからドレインに電子を流す。このため、本実施形態においては、スピンＭＯＳＦＥＴのドレインの磁性体の磁化の向きは固着され、かつソースの磁性体の磁化の向きは可変となっている。これに対して、本実施形態と異なり、データ「１」を書き込むことが、スピンＭＯＳＦＥＴのソース／ドレインの磁性体の磁化の向きを平行状態から反平行状態にすることであれば、スピンＭＯＳＦＥＴのドレインの磁性体の磁化は可変で、かつソースの磁性体の磁化の向きは固着されている。
このように構成された本実施形態において、制御線Ｄ１〜Ｄ３に制御データを送り、スピンＭＯＳＦＥＴ１１０〜１１７の中の一つのスピンＭＯＳＦＥＴを選択する。この状態で、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルになると、電流供給源３０、３２のそれぞれのｐ型ＭＯＳＦＥＴ３０ａ、３０ｂがＯＮする。すると、電流供給源３０から、選択されたスピンＭＯＳＦＥＴに電流が流れると同時に、電流供給源３２からリファレンス部４０に電流が流れる。このとき、比較器５０の第１入力端子ＩＮ１に生じる電位と入力端子ＩＮ２に生じる電位とが比較器５０において比較され、選択されたスピンＭＯＳＦＥＴのスピン状態が判別され、スピン状態に応じたデータが比較器５０の出力端子ＯＵＴから出力される。すなわち、選択されたスピンＭＯＳＦＥＴのソース／ドレインの磁性体の磁化の向きが平行状態の場合（スピンＭＯＳＦＥＴに記憶されているデータが「１」の場合）は、出力端子ＯＵＴから高電圧レベル「Ｈ」が出力され、反平行状態の場合（スピンＭＯＳＦＥＴに記憶されているデータが「０」の場合）は、出力端子ＯＵＴから高電圧レベル「Ｌ」が出力される。
なお、本実施形態においては、スピンＭＯＳＦＥＴに電流を流すことにより発生した電圧を読み取ることによりスピン状態を判別する比較器５０を用いているが、この比較器５０の代わりに、スピンＭＯＳＦＥＴに電圧を印加することにより流れた電流を読み取ることによりスピン状態を判別する比較器を用いることもできる。
また、本実施形態においては、クロック信号ＣＬＫが「Ｈ」レベルの時に、選択されたスピンＭＯＳＦＥＴのスピン状態を判別し、このスピン状態を反映した電圧を出力する比較器５０を用いたが、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに変化した時だけスピン状態を判別する比較器を用いてもよい。
次に、本実施形態に用いられるリファレンス部４０の具体例を説明する。リファレンス部４０の第１具体例を図５に示す。この第１具体例のリファレンス部４０は、直列に接続された、ｎ型ＭＯＳＦＥＴ４１ａ、ｎ型ＭＯＳＦＥＴ４１ｂ、およびｎ型スピンＭＯＳＦＥＴ４１ｃを備えている。ＭＯＳＦＥＴ４１ａはドレインが比較器５０の第２入力端子ＩＮ２に接続され、ソースがＭＯＳＦＥＴ４１ｂのドレインに接続され、ゲートに電源電圧Ｖｄｄが印加される。ＭＯＳＦＥＴ４１ｂはソースがスピンＭＯＳＦＥＴ４１ｃのドレインに接続され、ゲートに電源電圧Ｖｄｄが印加される。スピンＭＯＳＦＥＴ４１ｃはゲートに電源電圧Ｖｄｄが印加され、ソースが接地される。
この第１具体例のリファレンス部４０において、スピンＭＯＳＦＥＴ４１ｃのスピンが反平行状態にある場合は、スピンＭＯＳＦＥＴ４１ｃのゲート幅を、図１に示すスピンＭＯＳＦＥＴ１１０〜１１７のゲート幅の｛（２＋ＭＲ）／２｝倍にしている。これは、スピンＭＯＳＦＥＴ４１ｃの抵抗が各スピンＭＯＳＦＥＴ１１０〜１１７のスピンが平行状態のときの抵抗値と反平行状態にあるときの抵抗値との中間値となるようにするためである。
なお、このとき、スピンＭＯＳＦＥＴ４１ｃのゲート長と、スピンＭＯＳＦＥＴ１１０〜１１７のゲート長は同じであり、ＭＲは、スピンＭＯＳＦＥＴ４１ｃと、スピンＭＯＳＦＥＴ１１０〜１１７の磁気抵抗変化率を表す。また、ｎ型ＭＯＳＦＥＴ４１ａ、４１ｂのそれぞれは、図１に示すマルチプクサ１０のｎ型ＭＯＳＦＥＴ１２０〜１２３，１３０〜１３１のそれぞれと同じＯＮ抵抗を有している。
また、第１具体例のリファレンス部４０において、スピンＭＯＳＦＥＴ４１ｃのスピンが平行状態である場合には、スピンＭＯＳＦＥＴ４１ｃは、各スピンＭＯＳＦＥＴ１１０〜１１７に対して、ゲート幅が同じで、ゲート長が（２＋ＭＲ）／２倍であることが好ましい。これは、スピンＭＯＳＦＥＴ４１ｃの抵抗が各スピンＭＯＳＦＥＴ１１０〜１１７のスピンが平行状態のときの抵抗値と反平行状態にあるときの抵抗値との中間値となるようにするためである。
次に、リファレンス部４０の第２具体例を図６に示す。この第２具体例のリファレンス部４０は、直列に接続されたｎ型ＭＯＳＦＥＴ４２ａ、４２ｂと、並列に接続されたｎ型スピンＭＯＳＦＥＴ４２ｃ、４２ｄと、を備えている。ＭＯＳＦＥＴ４２ａはドレインが比較器５０の第２入力端子ＩＮ２に接続され、ソースがＭＯＳＦＥＴ４２ｂのドレインに接続され、ゲートに電源電圧Ｖｄｄが印加される。ＭＯＳＦＥＴ４２ｂはソースがスピンＭＯＳＦＥＴ４２ｃ、４２ｄのドレインに接続され、ゲートに電源電圧Ｖｄｄが印加される。スピンＭＯＳＦＥＴ４２ｃ、４２ｄはそれぞれ、ゲートに電源電圧Ｖｄｄが印加され、ソースが接地される。
この第２具体例のリファレンス部４０においては、スピンＭＯＳＦＥＴ４２ｃのスピンは平行状態、スピンＭＯＳＦＥＴ４２ｄのスピンは反平行状態にしてある。また、スピンＭＯＳＦＥＴ４２ｃ、４２ｄは、ゲート幅は、図１に示すスピンＭＯＳＦＥＴ１１０〜１１７の約１／２倍にし、ゲート長は同じにしてある。なお、本具体例においては、ｎ型ＭＯＳＦＥＴ４２ａ、４２ｂのそれぞれは、図１に示すマルチプクサ１０のｎ型ＭＯＳＦＥＴ１２０〜１２３，１３０〜１３１のそれぞれと同じＯＮ抵抗を有している。
次に、リファレンス部４０の第３具体例を図７に示す。この第３具体例のリファレンス部４０は、直列に接続されたｎ型ＭＯＳＦＥＴ４３ａ、４３ｂと、直列に接続されたｎ型スピンＭＯＳＦＥＴ４３ｃ、４３ｄと、直列に接続されたｎ型スピンＭＯＳＦＥＴ４３ｅ、４３ｆと、を備えている。ＭＯＳＦＥＴ４３ａはドレインが比較器５０の第２入力端子ＩＮ２に接続され、ソースがＭＯＳＦＥＴ４３ｂのドレインに接続され、ゲートに電源電圧Ｖｄｄが印加される。ＭＯＳＦＥＴ４３ｂはソースがスピンＭＯＳＦＥＴ４３ｃ、４３ｅのドレインに接続され、ゲートに電源電圧Ｖｄｄが印加される。スピンＭＯＳＦＥＴ４３ｃは、ゲートに電源電圧Ｖｄｄが印加され、ソースがスピンＭＯＳＦＥＴ４３ｄのドレインに接続される。スピンＭＯＳＦＥＴ４３ｄはゲートに電源電圧Ｖｄｄが印加され、ソースが接地される。また、スピンＭＯＳＦＥＴ４３ｅは、ゲートに電源電圧Ｖｄｄが印加され、ソースがスピンＭＯＳＦＥＴ４３ｆのドレインに接続される。スピンＭＯＳＦＥＴ４３ｆは、ゲートに電源電圧Ｖｄｄが印加され、ソースが接地される。したがって、直列に接続されたｎ型スピンＭＯＳＦＥＴ４３ｃ、４３ｄと、直列に接続されたｎ型スピンＭＯＳＦＥＴ４３ｅ、４３ｆとは並列に接続されている。
この第３具体例のリファレンス部４０において、スピンＭＯＳＦＥＴ４３ｃ、４３ｄ、４３ｅ、４３ｆのそれぞれのゲート幅およびゲート長は、図１に示すスピンＭＯＳＦＥＴ１１０〜１１７とゲート幅およびゲート長と同じ長さにしてある。また、スピンＭＯＳＦＥＴ４３ｃ、４３ｄ、４３ｅ、４３ｆのスピンは、２個が平行状態、もう２個が反平行状態にしてある。なお、本具体例においては、ｎ型ＭＯＳＦＥＴ４３ａ、４３ｂのそれぞれは、図１に示すマルチプクサ１０のｎ型ＭＯＳＦＥＴ１２０〜１２３，１３０〜１３１のそれぞれと同じＯＮ抵抗を有している。
次に、リファレンス部４０の第４具体例を図８に示す。この第４具体例のリファレンス部４０は、一端が比較器５０の第２入力端子ＩＮ２に接続され、他端が接地される抵抗４４からなっている。この抵抗４４の抵抗値は、図１に示す比較器５０の第１入力端子ＩＮ１に接続している２個のｎ型ＭＯＳＦＥＴ１３０，１３１のうちの１つのＭＯＳＦＥＴと、４個のｎ型ＭＯＳＦＥＴ１２０〜１２３のうちの１つのＭＯＳＦＥＴと、スピンＭＯＳＦＥＴ１１０〜１１７の中の１つのスピンＭＯＳＦＥＴとが直列に接続されているときの抵抗値と同程度になっていることが望ましい。つまり、ゲートに「Ｈ」レベルの電圧が印加されているｎ型ＭＯＳＦＥＴ１３０および１２０のソース−ドレイン間の抵抗をそれぞれＲＤＳ０、ＲＤＳ１、スピンＭＯＳＦＥＴのスピンが平行状態にあるときのソース−ドレイン間抵抗をＲＰおよびスピンが反平行状態のあるときのソース−ドレイン間抵抗をＲＡＰとすると、抵抗４４の抵抗値は、ＲＤＳ０＋ＲＤＳ１＋（ＲＰ＋ＲＡＰ）／２ 程度の値になっていることが望ましい。
以上説明したように、本実施形態によれば、制御線に入力される制御データにより、スピンＭＯＳＦＥＴを選択し、電流供給源３０から選択したスピンＭＯＳＦＥＴに流すとともに電流供給源３２からリファレンス部４０に電流を流すことにより、比較器５０の入力端子に生じる電位によって選択されたスピンＭＯＳＦＥＴのスピン状態を比較器５０で判別し、スピン状態に応じた値を出力することが可能なルックアップテーブル回路を備えたリコンフィギュラブル論理回路を形成することができる。
本実施形態に係るルックアップ回路１を、シミュレーションした結果を図９に示す。このシミュレーションを行ったときのルックアップ回路は、スピンＭＯＳＦＥＴ１１０、１１１、１１３が平行状態、スピンＭＯＳＦＥＴ１１２が反平行状態になっている。
図９に示すシミュレーション結果においては、時刻ｔ０から時刻ｔ１においては、制御線Ｄ０、Ｄ１、Ｄ２に入力される制御データは全て「Ｌ」であるから、スピンＭＯＳＦＥＴ１１０が選択され、比較器５０の出力端子ＯＵＴからデータ「Ｈ」が出力されている。また、時刻ｔ１から時刻ｔ２においては、制御線Ｄ０に入力される制御データのみが「Ｈ」で他の制御線Ｄ１、Ｄ２に入力される制御データは「Ｌ」であるから、スピンＭＯＳＦＥＴ１１１が選択され、比較器５０の出力端子ＯＵＴからデータ「Ｈ」が出力されている。時刻ｔ２から時刻ｔ３においては、制御線Ｄ１に入力される制御データのみが「Ｈ」で他の制御線Ｄ０、Ｄ２に入力される制御データは「Ｌ」であるから、スピンＭＯＳＦＥＴ１１２が選択され、比較器５０の出力端子ＯＵＴからデータ「Ｌ」が出力されている。時刻ｔ３から時刻ｔ４においては、制御線Ｄ２に入力される制御データのみが「Ｌ」で他の制御線Ｄ０、Ｄ１に入力される制御データは「Ｈ」であるから、スピンＭＯＳＦＥＴ１１３が選択され、比較器５０の出力端子ＯＵＴからデータ「Ｈ」が出力されている。時刻ｔ４から時刻ｔ５においては、制御線Ｄ０、Ｄ１、Ｄ２に入力される制御データは全て「Ｌ」に戻すと、スピンＭＯＳＦＥＴ１１０が選択され、比較器５０の出力端子ＯＵＴからデータ「Ｈ」が出力されている。
この図９に示すシミュレーション結果から、本実施形態にかかるルックアップ回路は正常動作をすることがわかった。なお、図９に示すシミュレーションにおいては、図４に示すクロック信号ＣＬＫは常に「Ｈ」レベルにしてあるが、必要に応じてクロック信号ＣＬＫを「Ｌ」レベルにするほうが低消費電力になるので、より好ましい。
また、ｎ型ＭＯＳＦＥＴとｎ型のスピンＭＯＳＦＥＴの個数の合計を素子数とすると、スピンＭＯＳＦＥＴを用いずにｎ型ＭＯＳＦＥＴだけで形成したルックアップテーブル回路に比べて、本実施形態のルックアップテーブル回路は素子数を大幅に削減することができる。このため、リコンフィギュラブル論理回路の高集積化もしくは低消費電力化が可能になる。
（第２実施形態）
次に、本発明の第２実施形態によるリコンフィギュラブル論理回路を、図１０を参照して説明する。本実施形態のリコンフィギュラブル論理回路は、図１に示す第１実施形態のリコンフィギュラブル論理回路の電流供給源３０，３２を図１０に示す電流供給源３０Ａ、３０Ｂに置き換えた構成となっている。したがって、電流供給源以外の構成要素、すなわち、マルチプレクサ、リファレンス部、比較器、および書き込み回路は、図１に示す第１実施形態のリコンフィギュラブル論理回路のマルチプレクサ１０、リファレンス部４０、比較器５０、および書き込み回路６０と同じ構成となっている。
電流供給源３０Ａは、直列の接続された２個のｐ型ＭＯＳＦＥＴ３０ａ、３０ｂからなっている。ｐ型ＭＯＳＦＥＴ３０ａは、ソースが電源電圧Ｖｄｄに接続され、ドレインがｐ型ＭＯＳＦＥＴ３０ｂのソースに接続され、ゲートにクロック信号ＣＬＫの反転信号が入力される。ｐ型ＭＯＳＦＥＴ３０ｂは、ドレインが比較器５０の第１入力端子ＩＮ１に接続され、ゲートにクロック信号ＣＬＫの反転信号が入力される。すなわち、電流供給源３０Ａは、ｐ型ＭＯＳＦＥＴ３０ａ、３０ｂのゲートに「Ｌ」レベルのクロックが入力されているときに電源電圧Ｖｄｄから、比較器５０の第１入力端子ＩＮ１を介して、選択されたスピンＭＯＳＦＥＴに電流を流す。
また、電流供給源３２Ａは、直列の接続された２個のｐ型ＭＯＳＦＥＴ３２ａ、３２ｂからなっている。ｐ型ＭＯＳＦＥＴ３２ａは、ソースが電源電圧Ｖｄｄに接続され、ドレインがｐ型ＭＯＳＦＥＴ３２ｂのソースに接続され、ゲートにクロック信号ＣＬＫの反転信号が入力される。ｐ型ＭＯＳＦＥＴ３２ｂは、ドレインが比較器５０の第２入力端子ＩＮ２に接続され、ゲートにクロック信号ＣＬＫの反転信号が入力される。すなわち、電流供給源３２Ａは、ｐ型ＭＯＳＦＥＴ３２ａ、３２ｂのゲートに「Ｌ」レベルのクロックが入力されているときに電源電圧Ｖｄｄから、比較器５０の第２入力端子ＩＮ２を介して、リファレンス部４０に電流を流す。
本実施形態において、ｐ型ＭＯＳＦＥＴ３０ａ、３０ｂのゲートに「Ｌ」レベルの電圧が印加されているときに、電源電圧Ｖｄｄから比較器５０の第１入力端子ＩＮ１までの抵抗値をＲｐＭＯＳとする。そして、第１入力端子ＩＮ１から接地電源ＧＮＤまでの抵抗値を、第１入力端子ＩＮ１と導通している、選択されたスピンＭＯＳＦＥＴのスピンが平行状態のときにＲmin、反平行状態のときにＲｍａｘとする。すると、比較器の動作マージンが最大となるのは、ＲｐＭＯＳが（Ｒｍｉｎ＋Ｒｍａｘ）／２ 程度になる場合である。すなわち、スピンが平行状態のときの抵抗値と反平行状態のときの抵抗値との中間の値となるようにしてある。
第１実施形態の図４に示すように、電流供給源３０が１個のｐ型ＭＯＳＦＥＴ３０ａから構成される場合は、動作マージンを最大にするためには、図４中のｐ型ＭＯＳＦＥＴ３０ａのゲート長およびゲート幅を調整することによりｐ型ＭＯＳＦＥＴ３０ａのソースとドレイン間の抵抗ＲｐＭＯＳの値を調整する。ただし、ゲート長が短い場合は、短チャネル効果により設計通りの抵抗値を有するｐ型ＭＯＳＦＥＴを作製することは非常に困難である。
本実施形態では、電源電圧Ｖｄｄと第１入力端子ＩＮ１との間に２個のｐ型ＭＯＳＦＥＴ３０ａ、３０ｂを直列に設けた構成となっている。２個のｐ型ＭＯＳＦＥＴのソースとドレインを接続してｐ型ＭＯＳＦＥＴを２個直列にした場合と、１個のｐ型ＭＯＳＦＥＴのゲート長を２倍にした場合は特性が異なる。
スピンＭＯＳＦＥＴのスピンが平行状態のときの第１入力端子ＩＮ１における電位と、反平行状態のときの第１入力端子ＩＮ１の電位の差をΔＶとする。ＭＲ＝３００％のスピンＭＯＳＦＥＴを用いて、電流供給源３０としてｐ型ＭＯＳＦＥＴが１個でゲート長を２倍にした場合と比較すると、本実施形態ではΔＶが２．６倍になった。したがって、本実施形態では比較器５０の動作マージンを大幅に大きくすることが出来る。
本実施形態では短いゲート長のｐ型ＭＯＳＦＥＴを２個直列に接続することにより、作製プロセスの影響によるｐ型ＭＯＳＦＥＴの抵抗値の変動を抑え、安定して比較器の大きな動作マージンを得ることができる。そのため、歩留まりの高いリコンフィギュラブル論理回路を作製することができる。
以下に、電流供給源３０Ａが２個のｐ型ＭＯＳＦＥＴを備えている場合の長所を説明する。電流供給源３０Ａのｐ型ＭＯＳＦＥＴの抵抗が、第１入力端子ＩＮ１からスピンＭＯＳＦＥＴを通って接地電源ＧＮＤに流れる経路の抵抗と同程度であることが、動作マージンが大きくなるために望ましい。第１入力端子ＩＮ１からスピンＭＯＳＦＥＴを通って接地電源ＧＮＤに流れる経路には、ｎ型ＭＯＳＦＥＴおよびスピンＭＯＳＦＥＴが複数個あるが、電流供給源３０Ａはｐ型ＭＯＳＦＥＴのゲート長とゲート幅を調節することにより１個のｐ型ＭＯＳＦＥＴの抵抗値と、第１入力端子ＩＮ１からスピンＭＯＳＦＥＴを通って接地電源ＧＮＤに流れる経路の抵抗と同程度にすることが可能である。
ゲート長が３００ｎｍ以下では短チャネル効果が著しくなり、ＭＯＳＦＥＴの抵抗値をゲート長とゲート幅の長さで制御することが困難になる。そのため、短チャネル効果が現れる３００ｎｍ以下のゲート長の場合、電流供給源３０Ａの抵抗を、第１入力端子ＩＮ１からスピンＭＯＳＦＥＴを通ってＧＮＤに流れる経路の抵抗と同程度にするために、電流供給源３０Ａに複数個のｐ型ＭＯＳＦＥＴを用いることが望ましい。
ＭＯＳＦＥＴのゲート長が１００ｎｍ以下である場合のシミュレーションを行った結果、電流供給源３０Ａおよび電流供給源３０Ｂのｐ型ＭＯＳＦＥＴの個数と、第１入力端子ＩＮ１と第２入力端子ＩＮ２の電位差が下表のようになった。したがって、ゲート長３００ｎｍ以下では電流供給源３０Ａのｐ型ＭＯＳＦＥＴは２個であることが望ましい。
Figure 0004435236
以上説明したように、第２実施形態のリコンフィギュラブル論理回路も、第１実施形態と同様に、高集積化もしくは低消費電力化が可能になる。
（第３実施形態）
次に、本発明の第３実施形態によるリコンフィギュラブル論理回路を、図１１を参照して説明する。
本実施形態のリコンフィギュラブル論理回路は、図１に示す第１実施形態によるリコンフィギュラブル論理回路のマルチプレクサ１０において、ｎ型ＭＯＳＦＥＴ１２０〜１２３，１３０〜１３１のそれぞれのゲート幅を、スピンＭＯＳＦＥＴ１１０〜１１７のそれぞれのゲート幅の１．５倍以上の長さにした構成となっている。
本実施形態によるリコンフィギュラブル論理回路における、比較器５０の第１入力端子ＩＮ１と導通しているｎ型ＭＯＳＦＥＴ１３，１２と、スピンＭＯＳＦＥＴ１１のみを図１１に示す。第１入力端子ＩＮ１からグランドＧＮＤまでに、スピンＭＯＳＦＥＴ１１、ｎ型ＭＯＳＦＥＴ１２、ｎ型ＭＯＳＦＥＴ１３のソースとドレインが直列に接続されている。スピンＭＯＳＦＥＴ１１の抵抗値は、スピン状態に依存し、スピン状態が平行のときはＲＰ、反平行のときはＲＡＰとなる。第１入力端子ＩＮ１からグランドＧＮＤまでの抵抗をＲtotal、ｎ型ＭＯＳＦＥＴ１２、１３の抵抗をＲｎＭＯＳとすると、Ｒtotal＝２×ＲｎＭＯＳ＋ＲＰ、もしくはＲtotal＝２×ＲｎＭＯＳ＋ＲＡＰとなる。比較器５０は抵抗値Ｒtotalの変化でスピン状態を判別しているために、ｎ型ＭＯＳＦＥＴ１２、１３の抵抗がスピンＭＯＳＦＥＴ１１の抵抗に比べて小さい方が、比較器５０の動作マージンが大きい。そのため、本実施形態におけるｎ型ＭＯＳＦＥＴ１２およびｎ型ＭＯＳＦＥＴ１３は、ゲート幅をスピンＭＯＳＦＥＴ１１のゲート幅の１．５倍の長さにすることにより、抵抗値を小さくしている。
スピンＭＯＳＦＥＴ１１が平行状態のときの第１入力端子ＩＮ１における電位と、反平行状態のときの第１入力端子ＩＮ１における電位の差をΔＶとする。そして、比較例として、ＭＲ＝３００％のスピンＭＯＳＦＥＴ１１を用いて、ｎ型ＭＯＳＦＥＴ１２、１３およびスピンＭＯＳＦＥＴ１１のゲート幅が同じ場合の論理回路を作製し、この比較例の論理回路と本実施形態の論理回路とを比較すると、本実施形態の論理回路におけるΔＶは、比較例の論理回路のΔＶの３．０倍になった。したがって、本実施形態は比較例に比べて、比較器の動作マージンを大幅に大きくすることができた。
本実施形態ではゲート長の長いｎ型ＭＯＳＦＥＴをマルチプレクサの一部として用いることにより、大きな動作マージンを得ることができる。そのため、歩留まりの高いリコンフィギュラブル論理回路を作製することができる。
また、本実施形態も、第１実施形態と同様に、第１実施形態と同様に、高集積化もしくは低消費電力化が可能になる。
（第４実施形態）
次に、本発明の第４実施形態によるリコンフィギュラブル論理回路を図１２乃至図１７を参照して説明する。
第１乃至第３実施形態においては、リコンフィギュラブル論理回路に含まれるマルチプレクサ１０は、ｎ型ＭＯＳＦＥＴ１２０〜１２３，１３０〜１３１およびｎ型キャリアが電気伝導を担うｎ型のスピンＭＯＳＦＥＴ１１０〜１１７を用いて形成されていた。
これに対して、本実施形態によるリコンフィギュラブル論理回路は、マルチプレクサを、ｐ型ＭＯＳＦＥＴおよびｐ型キャリアが電気伝導を担うｐ型のスピンＭＯＳＦＥＴを用いて構成したものである。本実施形態によるリコンフィギュラブル論理回路は、図１２に示すように、ルックアップテーブル回路１Ａを有している。このルックアップテーブル回路１Ａは、マルチプレクサ１０Ａと、電流供給源３０Ａ，３２Ａと、リファレンス部４０Ａと、比較器５０Ａと、書き込み回路６０Ａと、を備えている。
マルチプレクサ１０Ａは、図１に示す第１実施形態にかかるマルチプレクサ１０において、ｎ型のスピンＭＯＳＦＥＴ１１０〜１１７をｐ型のスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７にそれぞれ置き換えるとともに、ｎ型ＭＯＳＦＥＴ１２０〜１２３，１３０〜１３１，１４をｐ型ＭＯＳＦＥＴ１２Ａ０〜１２Ａ３，１３Ａ０〜１３Ａ１，１４Ａに置き換えた構成となっている。なお、ｐ型ＭＯＳＦＥＴ１４Ａは、ソースが電源電圧Ｖｄｄを受け、ゲートにクロック信号ＣＬＫの反転信号ＢＣＬＫを受け、ドレインがスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７のソースに接続された構成となっている。
したがって、本実施形態にかかるマルチプレクサ１０Ａは、図１に示す第１実施形態にかかるマルチプレクサ１０と同様に、クロック信号ＣＬＫが「Ｈ」レベルのときに、３本の制御線Ｄ０，Ｄ１，Ｄ２の電位レベルを制御することにより、８個のスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７の中から１つのスピンＭＯＳＦＥＴを選択し、この選択されたスピンＭＯＳＦＥＴを介して比較器５０Ａの第１入力端子ＩＮ１と、接地電源ＧＮＤとを導通することができる。
なお、第１乃至第３実施形態の場合と同様に、スピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７およびｐ型ＭＯＳＦＥＴ１２Ａ０〜１２Ａ３，１３Ａ０〜１３Ａ１は、各接続において、ソースとドレインを逆に接続してもかまわない。
本実施形態も第１乃至第３実施形態と同様にスピンＭＯＳＦＥＴはメモリ機能を有しているため、マルチプレクサ１０Ａはメモリ機能を内包している。
マルチプレクサに関して本実施形態と第１乃至第３実施形態と異なるのは以下の２点である。
（１）第１乃至第３実施形態では、ｎ型ＭＯＳＦＥＴおよびｎ型のスピンＭＯＳＦＥＴを用いているため、ｎ型ＭＯＳＦＥＴおよびｎ型のスピンＭＯＳＦＥＴのゲートに「Ｈ」レベルの電圧を印加したときにｎ型ＭＯＳＦＥＴおよびｎ型のスピンＭＯＳＦＥＴが導通状態になったが、本実施形態ではｐ型ＭＯＳＦＥＴおよびｐ型のスピンＭＯＳＦＥＴを用いているため、ｐ型ＭＯＳＦＥＴおよびｐ型のスピンＭＯＳＦＥＴのゲートに「Ｌ」レベルの電圧を印加したときに、ｐ型ＭＯＳＦＥＴおよびｐ型のスピンＭＯＳＦＥＴが導通状態になる。
（２）第１乃至第３実施形態では、スピンＭＯＳＦＥＴのソースにグランドＧＮＤが接続されていたために、比較器５０Ａの第１入力端子ＩＮ１からグランドＧＮＤの向きに電流が流れるが、本実施形態ではスピンＭＯＳＦＥＴのソースには電源電圧Ｖｄｄが接続されているため、電源電圧Ｖｄｄから第１入力端子ＩＮ１の向きに電流が流れる。
上記相違点以外は、本実施形態にかかるマルチプレクサは第１乃至第３実施形態のいずれかのマルチプレクサと同様の機能を有している。
電流供給源３０Ａは比較器５０Ａの第１入力端子ＩＮ１から、選択されたスピンＭＯＳＦＥＴに負電流（電子電流）を供給する。電流供給源３２Ａは比較器５０の第２入力端子ＩＮ２からリファレンス部４０に負電流を供給する。
比較器５０Ａは、第１入力端子ＩＮ１から、選択されたスピンＭＯＳＦＥＴに負電流を電流供給源３０Ａによって供給したときの第１入力端子ＩＮ１における電位と、第２入力端子ＩＮ２からリファレンス部４０Ａに負電流を電流供給源３２Ａによって供給したときの第２入力端子ＩＮ２における電位とを比較し、３本の制御線Ｄ１，Ｄ２，Ｄ３の入力信号によって選択されたスピンＭＯＳＦＥＴの抵抗値を読み取ることにより、この選択されたスピンＭＯＳＦＥＴのスピン状態を判別する。そして、選択されたスピンＭＯＳＦＥＴのスピン状態が平行（すなわち、抵抗値が低）であれば、自身の出力端ＯＵＴに高電圧レベル「Ｈ」を出力し、反平行（すなわち、抵抗値が高）であれば低電圧レベル「Ｌ」を出力する機能を有している。
この比較器５０Ａおよび電流供給源３０Ａ、３２Ａの一具体例を図１３に示す。この一具体例の比較器５０Ａは、第１実施形態の比較器５０と同じ構成を有しており、図４に示したと同じ差動増幅回路５２を備えている。すなわち、この差動増幅回路５２は、ｐ型ＭＯＳＦＥＴ５２ａ、５２ｂと、ｎ型ＭＯＳＦＥＴ５２ｃ、５２ｄ、５２ｅと、を備えている。ｐ型ＭＯＳＦＥＴ５２ａは、ソースが電源電圧Ｖｄｄに接続されゲートとドレインが共通に接続されてｎ型ＭＯＳＦＥＴ５２ｃのドレインに接続される。ｐ型ＭＯＳＦＥＴ５２ｂは、ソースが電源電圧Ｖｄｄに接続され、ゲートがｐ型ＭＯＳＦＥＴ５２ａのゲートに接続され、ドレインがｎ型ＭＯＳＦＥＴ５２ｄのドレインに接続される。ｎ型ＭＯＳＦＥＴ５２ｃは、ゲートが第２入力端子ＩＮ２に接続され、ソースがｎ型のＭＯＳＦＥＴ５２ｅのドレインに接続される。ｎ型ＭＯＳＦＥＴ５２ｄは、ゲートが第１入力端子ＩＮ１に接続され、ソースがｎ型ＭＯＳＦＥＴ５２ｅのドレインに接続される。ｎ型のＭＯＳＦＥＴ５２ｅは、ゲートにクロック信号ＣＬＫを受けソースが接地されている。ｎ型ＭＯＳＦＥＴ５２ｄのドレインが出力端子ＯＵＴに接続されている。
なお、本実施形態においては、図１３に示すように、電流供給源３０Ａは、ゲート長の短い直列に接続された２個のｎ型ＭＯＳＦＥＴ３０Ａａ、３０Ａｂからなっており、電流供給回路３２Ａは、ゲート長の短い直列に接続された２個のｎ型ＭＯＳＦＥＴ３２Ａａ、３２Ａｂからなっている。ｎ型ＭＯＳＦＥＴ３０Ａａは、ソースがグランドＧＮＤに接続され、ドレインがｎ型ＭＯＳＦＥＴ３２Ａｂのソースに接続され、ゲートにクロック信号ＣＬＫを受ける。ｎ型ＭＯＳＦＥＴ３０Ａｂは、ドレインが比較器５０の第１入力端子ＩＮ１に接続され、ゲートにクロック信号ＣＬＫを受ける。ｎ型ＭＯＳＦＥＴ３２Ａａは、ソースがグランドＧＮＤに接続され、ドレインがｎ型ＭＯＳＦＥＴ３２Ａｂのソースに接続され、ゲートにクロック信号ＣＬＫを受ける。ｎ型ＭＯＳＦＥＴ３２Ａｂは、ドレインが比較器５０の第２入力端子ＩＮ２に接続され、ゲートにクロック信号ＣＬＫを受ける。
このように、第２実施形態と同様に、短いゲート長のｎ型ＭＯＳＦＥＴを２個直列に接続することにより、作製プロセスの影響によるｎ型ＭＯＳＦＥＴの抵抗値の変動を抑え、安定して比較器の大きな動作マージンを得ることができる。そのため、歩留まりの高いリコンフィギュラブル論理回路を作製することができる。なお、本実施形態においては、電流供給源３０Ａ、３２Ａはそれぞれ、直列に接続された２個のｎ型ＭＯＳＦＥＴから構成されていたが、１個のｎ型ＭＯＳＦＥＴから構成してもよい。
次に、本実施形態にかかる書き込み回路６０Ａについて説明する。
書き込み回路６０Ａは、３本の制御線Ｄ１，Ｄ２，Ｄ３の入力信号によって選択されたスピンＭＯＳＦＥＴにデータ「１」を書き込む、すなわちスピンＭＯＳＦＥＴのソース／ドレインの磁性体の磁化の向きを平行状態にするための第１書き込み部６１Ａと、３本の制御線Ｄ１，Ｄ２，Ｄ３の入力信号によって選択されたスピンＭＯＳＦＥＴにデータ「０」を書き込む、すなわちスピンＭＯＳＦＥＴのソース／ドレインの磁性体の磁化の向きを反平行状態にするための第２書き込み部６２Ａと、を備えている。
第１書き込み部６１Ａは、書き込み電流ソース６１Ａａと、ｐ型ＭＯＳＦＥＴ６１Ａｂ、ｎ型ＭＯＳＦＥＴ６１Ａｃと、書き込み電流ドレイン６１Ａｄとを備え、書き込み電流ソース６１Ａａからｐ型ＭＯＳＦＥＴ６１ｂ、マルチプレクサ１０Ａ、ｎ型ＭＯＳＦＥＴ６１Ａｃを介して書き込み電流ドレイン６１Ａｄに電流が流れる。ｐ型ＭＯＳＦＥＴ６１Ａｂは、ソースが書き込み電流ソース６１Ａａに接続され、ゲートにデータ「１」を書き込むための書き込み信号ＳＷ１の反転信号ＢＳＷ１を受け、ドレインが比較器５０Ａの第１入力端子ＩＮ１に接続される。ｎ型ＭＯＳＦＥＴ６１ｃは、ドレインがスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７のソースに接続され、ゲートに書き込み信号ＳＷ１を受け、ソースが書き込み電流ドレイン６１Ａｄに接続される。
第２書き込み部６２Ａは、書き込み電流ソース６２Ａａと、ｐ型ＭＯＳＦＥＴ６２Ａｂ、ｎ型ＭＯＳＦＥＴ６２Ａｃと、書き込み電流ドレイン６２Ａｄとを備え、書き込み電流ソース６２Ａａから、ｐ型ＭＯＳＦＥＴ６２Ａｂ、マルチプレクサ１０Ａ、ｎ型ＭＯＳＦＥＴ６２Ａｃを介して、書き込み電流ドレイン６２Ａｄに電流が流れる。ｐ型ＭＯＳＦＥＴ６２Ａｂは、ソースが書き込み電流ソース６２Ａａに接続され、ゲートに書き込み信号ＳＷ０を反転した書き込み信号ＢＳＷ０を受け、ドレインがスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７のソースに接続される。ｎ型ＭＯＳＦＥＴ６２Ａｃは、ソースが書き込み電流ドレイン６２Ａｄに接続され、ゲートにデータ「０」を書き込むための書き込み信号ＳＷ０を受け、ドレインが比較器５０Ａの第１入力端子ＩＮ１に接続される。なお、本実施形態においては、第１または第２書き込み部６１Ａ，６２Ａが動作しているときは、クロック信号ＣＬＫは「Ｈ」レベルであって図１に示すｐ型ＭＯＳＦＥＴ１４ＡはＯＦＦ状態となっている。
このように構成された本実施形態において、制御線Ｄ１〜Ｄ３に制御データを送り、スピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７の中の一つのスピンＭＯＳＦＥＴを選択する。この状態で、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルになると、電流供給源３０Ａ、３２Ａのそれぞれのｎ型ＭＯＳＦＥＴ３０Ａａ、３０ＡｂがＯＮする。すると、電流供給源３０Ａから、選択されたスピンＭＯＳＦＥＴに負電流が流れると同時に、電流供給源３２Ａからリファレンス部４０Ａに負電流が流れる。このとき、比較器５０Ａの第１入力端子ＩＮ１に生じる電位と第２入力端子ＩＮ２に生じる電位とが比較器５０Ａにおいて比較され、選択されたスピンＭＯＳＦＥＴのスピン状態が判別され、スピン状態に応じたデータが比較器５０Ａの出力端子ＯＵＴから出力される。すなわち、選択されたスピンＭＯＳＦＥＴのソース／ドレインの磁性体の磁化の向きが平行状態の場合（スピンＭＯＳＦＥＴに記憶されているデータが「１」の場合）は、出力端子ＯＵＴから高電圧レベル「Ｈ」が出力され、反平行状態の場合（スピンＭＯＳＦＥＴに記憶されているデータが「０」の場合）は、出力端子ＯＵＴから高電圧レベル「Ｌ」が出力される。
なお、本実施形態においては、スピンＭＯＳＦＥＴに電流を流すことにより発生した電圧を読み取ることによりスピン状態を判別する比較器５０Ａを用いているが、この比較器５０Ａの代わりに、スピンＭＯＳＦＥＴに電圧を印加することにより流れた電流を読み取ることによりスピン状態を判別する比較器を用いることもできる。
また、本実施形態においては、クロック信号ＣＬＫが「Ｈ」レベルの時に、選択されたスピンＭＯＳＦＥＴのスピン状態を判別し、このスピン状態を反映した電圧を出力する比較器５０を用いたが、クロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに変化した時だけスピン状態を判別する比較器を用いてもよい。
次に、本実施形態に用いられるリファレンス部４０Ａの具体例を説明する。リファレンス部４０Ａの第１具体例を図１４に示す。この第１具体例のリファレンス部４０Ａは、直列に接続された、ｐ型ＭＯＳＦＥＴ４１Ａａ、ｐ型ＭＯＳＦＥＴ４１Ａｂ、およびｐ型のスピンＭＯＳＦＥＴ４１Ａｃを備えている。ＭＯＳＦＥＴ４１Ａａはドレインが比較器５０の第２入力端子ＩＮ２に接続され、ソースがＭＯＳＦＥＴ４１Ａｂのドレインに接続され、ゲートがグランドＧＮＤに接続される。ＭＯＳＦＥＴ４１ＡｂはソースがスピンＭＯＳＦＥＴ４１Ａｃのドレインに接続され、ゲートがグランドに接続される。スピンＭＯＳＦＥＴ４１ＡｃはゲートがグランドＧＮＤに接続され、ソースに電源電圧Ｖｄｄが印加される。
この第１具体例のリファレンス部４０Ａにおいて、スピンＭＯＳＦＥＴ４１Ａｃのスピンが反平行状態にある場合は、スピンＭＯＳＦＥＴ４１Ａｃのゲート幅を、図１２に示すスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７のゲート幅の｛（２＋ＭＲ）／２｝倍にしている。これは、スピンＭＯＳＦＥＴ４１Ａｃの抵抗が各スピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７のスピンが平行状態のときの抵抗値と反平行状態にあるときの抵抗値との中間値となるようにするためである。なお、このとき、スピンＭＯＳＦＥＴ４１Ａｃのゲート長と、スピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７のゲート長は同じであり、ＭＲは、スピンＭＯＳＦＥＴ４１Ａｃと、スピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７の磁気抵抗変化率を表す。また、ｐ型ＭＯＳＦＥＴ４１Ａａ、４１Ａｂのそれぞれは、図１２に示すマルチプクサ１０Ａのｐ型ＭＯＳＦＥＴ１２Ａ０〜１２Ａ３，１３Ａ０〜１３Ａ１のそれぞれと同じＯＮ抵抗を有している。
また、第１具体例のリファレンス部４０Ａにおいて、スピンＭＯＳＦＥＴ４１Ａｃのスピンが平行状態である場合には、スピンＭＯＳＦＥＴ４１Ａｃは、各スピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７に対して、ゲート幅が同じで、ゲート長が｛２／（２＋ＭＲ）｝倍であることが好ましい。これは、スピンＭＯＳＦＥＴ４１Ａｃの抵抗が各スピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７のスピンが平行状態のときの抵抗値と反平行状態にあるときの抵抗値との中間値となるようにするためである。
次に、リファレンス部４０Ａの第２具体例を図１５に示す。この第２具体例のリファレンス部４０Ａは、直列に接続されたｐ型ＭＯＳＦＥＴ４２Ａａ、４２Ａｂと、並列に接続されたｐ型スピンＭＯＳＦＥＴ４２Ａｃ、４２Ａｄと、を備えている。ＭＯＳＦＥＴ４２Ａａはドレインが比較器５０Ａの第２入力端子ＩＮ２に接続され、ソースがＭＯＳＦＥＴ４２Ａｂのドレインに接続され、ゲートがグランドに接続される。ＭＯＳＦＥＴ４２ＡｂはソースがスピンＭＯＳＦＥＴ４２Ａｃ、４２Ａｄのドレインに接続され、ゲートがグランドＧＮＤに接続される。スピンＭＯＳＦＥＴ４２Ａｃ、４２Ａｄはそれぞれ、ゲートがグランドＧＮＤに接続され、ソースが電源電圧Ｖｄｄに接続される。
この第２具体例のリファレンス部４０Ａにおいては、スピンＭＯＳＦＥＴ４２Ａｃのスピンは平行状態、スピンＭＯＳＦＥＴ４２Ａｄのスピンは反平行状態にしてある。また、スピンＭＯＳＦＥＴ４２Ａｃ、４２Ａｄは、ゲート幅は、図１２に示すスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７の約２倍にし、ゲート長は同じにしてある。なお、本具体例においては、ｐ型ＭＯＳＦＥＴ４２Ａａ、４２Ａｂのそれぞれは、図１２に示すマルチプクサ１０Ａのｐ型ＭＯＳＦＥＴ１２Ａ０〜１２Ａ３，１３Ａ０〜１３Ａ１のそれぞれと同じＯＮ抵抗を有している。
次に、リファレンス部４０Ａの第３具体例を図１６に示す。この第３具体例のリファレンス部４０Ａは、直列に接続されたｐ型ＭＯＳＦＥＴ４３Ａａ、４３Ａｂと、直列に接続されたｐ型スピンＭＯＳＦＥＴ４３Ａｃ、４３Ａｄと、直列に接続されたｐ型スピンＭＯＳＦＥＴ４３Ａｅ、４３Ａｆと、を備えている。ＭＯＳＦＥＴ４３Ａａはドレインが比較器５０Ａの第２入力端子ＩＮ２に接続され、ソースがＭＯＳＦＥＴ４３Ａｂのドレインに接続され、ゲートがグランドＧＮＤに接続される。ＭＯＳＦＥＴ４３ＡｂはソースがスピンＭＯＳＦＥＴ４３Ａｃ、４３Ａｅのドレインに接続され、ゲートがグランドＧＮＤに接続される。スピンＭＯＳＦＥＴ４３Ａｃは、ゲートがグランドに接続され、ソースがスピンＭＯＳＦＥＴ４３Ａｄのドレインに接続される。スピンＭＯＳＦＥＴ４３ＡｄはゲートがグランドＧＮＤに接続され、ソースに電源電圧Ｖｄｄが印加される。また、スピンＭＯＳＦＥＴ４３Ａｅは、ゲートがグランドＧＮＤに接続され、ソースがスピンＭＯＳＦＥＴ４３Ａｆのドレインに接続される。スピンＭＯＳＦＥＴ４３Ａｆは、ゲートがグランドＧＮＤに接続され、ソースに電源電圧Ｖｄｄが印加され。したがって、直列に接続されたｐ型スピンＭＯＳＦＥＴ４３Ａｃ、４３Ａｄと、直列に接続されたｐ型スピンＭＯＳＦＥＴ４３Ａｅ、４３Ａｆとは並列に接続されている。
この第３具体例のリファレンス部４０Ａにおいて、スピンＭＯＳＦＥＴ４３Ａｃ、４３Ａｄ、４３Ａｅ、４３Ａｆのそれぞれのゲート幅およびゲート長は、図１２に示すスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７とゲート幅およびゲート長を同じ長さにしてある。また、スピンＭＯＳＦＥＴ４３Ａｃ、４３Ａｄ、４３Ａｅ、４３Ａｆのスピンは、２個が平行状態、もう２個が反平行状態にしてある。なお、本具体例においては、ｐ型ＭＯＳＦＥＴ４３Ａａ、４３Ａｂのそれぞれは、図１２に示すマルチプクサ１０Ａのｐ型ＭＯＳＦＥＴ１２Ａ０〜１２Ａ３，１３Ａ０〜１３Ａ１のそれぞれと同じＯＮ抵抗を有している。
次に、リファレンス部４０Ａの第４具体例を図１７に示す。この第４具体例のリファレンス部４０Ａは、一端が比較器５０Ａの第２入力端子ＩＮ２に接続され、他端に電源電圧が印加される抵抗４４Ａからなっている。この抵抗４４Ａの抵抗値は、図１２に示す比較器５０Ａの第１入力端子ＩＮ１に接続している２個のｐ型ＭＯＳＦＥＴ１３Ａ０，１３Ａ１と、スピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７の中の１個のスピンＭＯＳＦＥＴが直列に接続されているときの抵抗値と同程度になっていることが望ましい。つまり、ゲートに「Ｌ」レベルの電圧が印加されているｐＭＯＳＦＥＴのソース−ドレイン間の抵抗をＲＤＳ、スピンＭＯＳＦＥＴのスピンが平行状態にあるときのソース−ドレイン間抵抗をＲＰおよびスピンが反平行状態のあるときのソース−ドレイン間抵抗をＲＡＰをとすると、抵抗４４Ａの抵抗値は、２×ＲＤＳ＋（ＲＰ＋ＲＡＰ）／２ 程度の値になっていることが望ましい。
以上説明したように、本実施形態によれば、制御線に入力される制御データにより、スピンＭＯＳＦＥＴを選択し、電流供給源３０Ａから選択したスピンＭＯＳＦＥＴに負電流を流すとともに電流供給源３２Ａからリファレンス部４０Ａに負電流を流すことにより、比較器５０Ａの入力端子に生じる電位によって選択されたスピンＭＯＳＦＥＴのスピン状態を比較器５０Ａで判別し、スピン状態に応じた値を出力することが可能なルックアップテーブル回路を備えたリコンフィギュラブル論理回路を形成することができる。
以上説明したように、本実施形態によれば、第１実施形態と同様に、ＭＯＳだけで形成したルックアップテーブル回路に比べて、本実施形態にかかるルックアップテーブル回路は素子数を大幅に削減することができる。そのため、リコンフィギュラブル論理回路の高集積化もしくは低消費電力化が可能になる。
（第５実施形態）
本発明の第５実施形態によるリコンフィギュラブル論理回路を図１８に示す。図１に示す第１実施形態のリコンフィギュラブル論理回路は、制御線が３本であって、３入力１出力のリコンフィギュラブル論理回路であった。本実施形態のリコンフィギュラブル論理回路は４入力１出力のリコンフィギュラブル論理回路であって、図１に示す第１実施形態のリコンフィギュラブル論理回路において、マルチプクサ１０をマルチプレクサ１０Ｂに置き換えた構成となっている。
マルチプレクサ１０Ｂは、１６入力１出力のマルチプレクサであって、４本の制御線Ｄ０，Ｄ１，Ｄ２、Ｄ３と、１６個のｎ型のスピンＭＯＳＦＥＴ１１０〜１１１５と、８個のｎ型のＭＯＳＦＥＴ７１０〜７１７と、４個のｎ型のＭＯＳＦＥＴ７２０〜７２３と、２個のｎ型ＭＯＳＦＥＴ７３０，７３１と、１個のｎ型ＭＯＳＦＥＴ１４と、４個のインバータ１５０，１５１，１５２、１５３と、４本の反転制御線ＢＤ０，ＢＤ１，ＢＤ２、ＢＤ３と、を備えている。
インバータ１５ｉ（ｉ＝０，１，２，３）はそれぞれ、入力端子が制御線Ｄｉに接続され、出力端子が反転制御線ＢＤｉに接続されている。すなわち、反転制御線ＢＤｉを流れる制御信号は、制御線Ｄｉを流れる制御信号の反転制御信号となる。
１６個のスピンＭＯＳＦＥＴ１１０〜１１１５は、ソースがＭＯＳＦＥＴ１４を介して接地電源ＧＮＤに接続される。なお、ＭＯＳＦＥＴ１４のゲートにはクロック信号ＣＬＫが入力される。８個のスピンＭＯＳＦＥＴ１１０，１１２，１１４，１１６、１１８、１１１０、１１１２、１１１４は、それぞれのゲートが反転制御線ＢＤ０に接続され、８個のスピンＭＯＳＦＥＴ１１１，１１３，１１５，１１７、１１９、１１１１、１１１３、１１１５は、それぞれのゲートが制御線Ｄ０に接続される。
２個のスピンＭＯＳＦＥＴ１１０，１１１は、それぞれのドレインがＭＯＳＦＥＴ７１０のソースに接続され、２個のスピンＭＯＳＦＥＴ１１２，１１３は、それぞれのドレインがＭＯＳＦＥＴ７１１のソースに接続され、２個のスピンＭＯＳＦＥＴ１１４，１１５は、それぞれのドレインがＭＯＳＦＥＴ７１２のソースに接続され、２個のスピンＭＯＳＦＥＴ１１６，１１７は、それぞれのドレインがＭＯＳＦＥＴ７１３のソースに接続され、２個のスピンＭＯＳＦＥＴ１１８，１１９は、それぞれのドレインがＭＯＳＦＥＴ７１４のソースに接続され、２個のスピンＭＯＳＦＥＴ１１１０，１１１１は、それぞれのドレインがＭＯＳＦＥＴ７１５のソースに接続され、２個のスピンＭＯＳＦＥＴ１１１２，１１１３は、それぞれのドレインがＭＯＳＦＥＴ７１６のソースに接続され、２個のスピンＭＯＳＦＥＴ１１１４，１１１５は、それぞれのドレインがＭＯＳＦＥＴ７１７のソースに接続される。
４個のＭＯＳＦＥＴ７１０，７１２、７１４、７１６は、それぞれのゲートが反転制御線ＢＤ１に接続され、４個のＭＯＳＦＥＴ７１１、７１３、７１５、７１７は、それぞれのゲートが制御線ＢＤ１に接続される。２個のＭＯＳＦＥＴ７１０，７１１は、それぞれのドレインがＭＯＳＦＥＴ７２０のソースに接続され、２個のＭＯＳＦＥＴ７１２，７１３は、それぞれのドレインがＭＯＳＦＥＴ７２１のソースに接続され、２個のＭＯＳＦＥＴ７１４，７１５は、それぞれのドレインがＭＯＳＦＥＴ７２２のソースに接続され、２個のＭＯＳＦＥＴ７１６，７１７は、それぞれのドレインがＭＯＳＦＥＴ７２３のソースに接続される。
２個のＭＯＳＦＥＴ７２０，７２２は、それぞれのゲートが反転制御線ＢＤ２に接続され、２個のＭＯＳＦＥＴ７２１，７２３は、それぞれのゲートが制御線ＢＤ２に接続される。２個のＭＯＳＦＥＴ７２０，７２１は、それぞれのドレインがＭＯＳＦＥＴ７３０のソースに接続され、２個のＭＯＳＦＥＴ７２２，７２３は、それぞれのドレインがＭＯＳＦＥＴ７３１のソースに接続される。
ＭＯＳＦＥＴ７３０は、ゲートが反転制御線ＢＤ３に接続され、ドレインが比較器５０の第１の入力端子ＩＮ１に接続される。また、ＭＯＳＦＥＴ７３１は、ゲートが制御線Ｄ３に接側され、ドレインが比較器５０の第１の入力端子ＩＮ１に接続される。
したがって、本実施形態にかかるマルチプレクサ１０Ｂは、図１に示す第１実施形態にかかるマルチプレクサ１０と同様に、クロック信号ＣＬＫが「Ｈ」レベルのときに、４本の制御線Ｄ０，Ｄ１，Ｄ２，Ｄ３の電位レベルを制御することにより、１６個のスピンＭＯＳＦＥＴ１１０〜１１１５の中から１つのスピンＭＯＳＦＥＴを選択し、この選択されたスピンＭＯＳＦＥＴを介して比較器５０の第１入力端子ＩＮ１と、接地電源ＧＮＤとを導通することができる。
なお、第１乃至第４実施形態の場合と同様に、スピンＭＯＳＦＥＴ１１０〜１１１５およびｎ型ＭＯＳＦＥＴ７１０〜７１７，７２０〜７２３，７３０〜７３１は、各接続において、ソースとドレインを逆に接続してもかまわない。
本実施形態も第１乃至第４実施形態と同様にスピンＭＯＳＦＥＴはメモリ機能を有しているため、マルチプレクサ１０Ｂはメモリ機能を内包している。
なお、本実施形態に用いられるリファレンス部４０は、第１実施形態に用いられる図５乃至図７に示すリファレンス部４０と異なり、直列に接続されるｎ型ＭＯＳＦＥＴの個数が３個となる。これは、マルチプレクサ１０Ｂのｎ型ＭＯＳＦＥＴ７１０〜７１７，７２０〜７２３，７３０〜７３１が３段に接続された構成となっているためである。本実施形態に用いられるリファレンス部４０の第１乃至第３具体例を図１９乃至図２１に示す。図１９に示す第１具体例のリファレンス部４０は、図５に示すリファレンス部４０において、入力端子ＩＮ２とｎ型ＭＯＳＦＥＴ４１ａとの間にｎ型ＭＯＳＦＥＴ４１ａ’を設けた構成となっている。また、図２０に示す第２具体例のリファレンス部４０は、図６に示すリファレンス部４０において、入力端子ＩＮ２とｎ型ＭＯＳＦＥＴ４２ａとの間にｎ型ＭＯＳＦＥＴ４２ａ’を設けた構成となっている。また、また、図２１に示す第３具体例のリファレンス部４０は、図７に示すリファレンス部４０において、入力端子ＩＮ２とｎ型ＭＯＳＦＥＴ４３ａとの間にｎ型ＭＯＳＦＥＴ４３ａ’を設けた構成となっている。なお、図８に示す抵抗からなるリファレンス部は本実施形態にも用いることができる。
以上説明したように、本実施形態によれば、第１実施形態と同様に、ＭＯＳだけで形成したルックアップテーブル回路に比べて、本実施形態にかかるルックアップテーブル回路は素子数を大幅に削減することができる。そのため、リコンフィギュラブル論理回路の高集積化もしくは低消費電力化が可能になる。
（第６実施形態）
本発明の第６実施形態によるリコンフィギュラブル論理回路を図２２に示す。本実施形態のリコンフィギュラブル論理回路は４入力１出力のリコンフィギュラブル論理回路であって、図１２に示す第４実施形態のリコンフィギュラブル論理回路において、マルチプクサ１０Ａをマルチプレクサ１０Ｃに置き換えた構成となっている。
マルチプレクサ１０Ｃは、図１８に示す第５実施形態にかかるマルチプレクサ１０Ａにおいて、ｎ型のスピンＭＯＳＦＥＴ１１０〜１１１５をｐ型のスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ１５にそれぞれ置き換えるとともに、ｎ型ＭＯＳＦＥＴ７１０〜７１７，７２０〜７２３，７３０〜７３１，１４をｐ型ＭＯＳＦＥＴ７１Ａ０〜７１Ａ７，７２Ａ０〜７２Ａ３，７３Ａ０〜７３Ａ１，１４Ａに置き換えた構成となっている。なお、ｐ型ＭＯＳＦＥＴ１４Ａは、ソースが電源電圧Ｖｄｄを受け、ゲートにクロック信号ＣＬＫの反転信号ＢＣＬＫを受け、ドレインがスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ７のソースに接続された構成となっている。
したがって、本実施形態にかかるマルチプレクサ１０Ｃは、図１８に示す第５実施形態にかかるマルチプレクサ１０Ｂと同様に、クロック信号ＣＬＫが「Ｈ」レベルのときに、４本の制御線Ｄ０，Ｄ１，Ｄ２，Ｄ３の電位レベルを制御することにより、１６個のスピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ１５の中から１つのスピンＭＯＳＦＥＴを選択し、この選択されたスピンＭＯＳＦＥＴを介して比較器５０Ａの第１入力端子ＩＮ１と、接地電源ＧＮＤとを導通することができる。
なお、第１乃至第５実施形態の場合と同様に、スピンＭＯＳＦＥＴ１１Ａ０〜１１Ａ１５およびｎ型ＭＯＳＦＥＴ７１Ａ０〜７１Ａ７，７２Ａ０〜７２Ａ３，７３Ａ０〜７３Ａ１は、各接続において、ソースとドレインを逆に接続してもかまわない。
本実施形態も第１乃至第５実施形態と同様にスピンＭＯＳＦＥＴはメモリ機能を有しているため、マルチプレクサ１０Ｃはメモリ機能を内包している。
なお、本実施形態に用いられるリファレンス部４０Ａは、第４実施形態に用いられる図１４乃至図１６に示すリファレンス部４０Ａと異なり、直列に接続されるｐ型ＭＯＳＦＥＴの個数が３個となる。これは、マルチプレクサ１０Ｃのｐ型ＭＯＳＦＥＴ７１Ａ０〜７１Ａ７，７２Ａ０〜７２Ａ３，７３Ａ０〜７３Ａ１が３段に接続された構成となっているためである。本実施形態に用いられるリファレンス部４０Ａの第１乃至第３具体例を図２３乃至図２５に示す。図２３に示す第１具体例のリファレンス部４０Ａは、図１４に示すリファレンス部４０Ａにおいて、入力端子ＩＮ２とｐ型ＭＯＳＦＥＴ４１Ａａとの間にｐ型ＭＯＳＦＥＴ４１Ａａ’を設けた構成となっている。また、図２４に示す第２具体例のリファレンス部４０Ａは、図１５に示すリファレンス部４０Ａにおいて、入力端子ＩＮ２とｐ型ＭＯＳＦＥＴ４２Ａａとの間にｐ型ＭＯＳＦＥＴ４２Ａａ’を設けた構成となっている。また、また、図２５に示す第３具体例のリファレンス部４０Ａは、図１６に示すリファレンス部４０Ａにおいて、入力端子ＩＮ２とｐ型ＭＯＳＦＥＴ４３Ａａとの間にｐ型ＭＯＳＦＥＴ４３Ａａ’を設けた構成となっている。なお、図１７に示す抵抗からなるリファレンス部は本実施形態にも用いることができる。
以上説明したように、本実施形態によれば、第１実施形態と同様に、ＭＯＳだけで形成したルックアップテーブル回路に比べて、本実施形態にかかるルックアップテーブル回路は素子数を大幅に削減することができる。そのため、リコンフィギュラブル論理回路の高集積化もしくは低消費電力化が可能になる。
また、本発明の各実施形態によれば、不揮発な磁性体メモリを有するスピンＭＯＳＦＥＴを用いているために、電源を切る直前の状態を保持することが可能となるとともに電源を投入した直後から回路動作を始めることが可能となり、電源投入直後の待ち時間を解消することができるという効果、および回路動作を停止している待機時には電源を切ることによる低消費電力の効果を奏することができる。
また、本発明の各実施形態のルックアップテーブル回路をリコンフィグュラブル回路に用いることにより、高集積な回路を作製することができるとともに、複雑な論理を実現しやすくなるという効果を奏することができる。
第１実施形態によるリコンフィギュラブル論理回路のルックアップテーブル回路を示す回路図。 図１に示す論理回路に含まれるマルチプレクサの導通状態を説明する図。 スピンＭＯＳＦＥＴの一般的な構成を示す斜視図。 第１実施形態にかかる比較器および電流供給源の一具体例を示す回路図。 第１実施形態にかかるリファレンス部の第１具体例を示す回路図。 第１実施形態にかかるリファレンス部の第２具体例を示す回路図。 第１実施形態にかかるリファレンス部の第３具体例を示す回路図。 第１実施形態にかかるリファレンス部の第４具体例を示す回路図。 第１実施形態による論理回路のシミュレーション結果を示すグラフ。 第２実施形態にかかる比較器および電流供給源の一具体例を示す回路図。 第３実施形態によるコンフィグラブル論理回路を説明する図。 第４実施形態によるコンフィグラブル論理回路を示す回路図。 第４実施形態にかかる比較器および電流供給源の一具体例を示す回路図。 第４実施形態にかかるリファレンス部の第１具体例を示す回路図。 第４実施形態にかかるリファレンス部の第２具体例を示す回路図。 第４実施形態にかかるリファレンス部の第３具体例を示す回路図。 第４実施形態にかかるリファレンス部の第４具体例を示す回路図。 第５実施形態によるコンフィグラブル論理回路を示す回路図。 第５実施形態にかかるリファレンス部の第１具体例を示す回路図。 第５実施形態にかかるリファレンス部の第２具体例を示す回路図。 第５実施形態にかかるリファレンス部の第３具体例を示す回路図。 第６実施形態によるコンフィグラブル論理回路を示す回路図。 第６実施形態にかかるリファレンス部の第１具体例を示す回路図。 第６実施形態にかかるリファレンス部の第２具体例を示す回路図。 第６実施形態にかかるリファレンス部の第３具体例を示す回路図。
符号の説明
１ ルックアップテーブル回路
１Ａ ルックアップテーブル回路
１０ マルチプレクサ
１０Ａ マルチプレクサ
１１ スピンＭＯＳＦＥＴ
１１０〜１１７ ｎ型のスピンＭＯＳＦＥＴ
１１Ａ０〜１１Ａ７ ｐ型のスピンＭＯＳＦＥＴ
１２ ＭＯＳＦＥＴ
１２０〜１２３ ｎ型ＭＯＳＦＥＴ
１２Ａ０〜１２Ａ３ ｐ型ＭＯＳＦＥＴ
１３ ＭＯＳＦＥＴ
１３０〜１３１ ｎ型ＭＯＳＦＥＴ
１３Ａ０〜１３Ａ１ ｐ型ＭＯＳＦＥＴ
１４ ｎ型ＭＯＳＦＥＴ
１４Ａ ｐ型ＭＯＳＦＥＴ
１５０〜１５２ インバータ
３０ 電流供給源
３０Ａ 電流供給源
３２ 電流供給源
３２Ａ 電流供給源
４０ リファレンス部
４０Ａ リファレンス部
５０ 比較器
５０Ａ 比較器
５２ 差動増幅回路
６０ 書き込み回路
６０Ａ 書き込み回路
６１ 第１書き込み部
６１Ａ 第１書き込み部
６２ 第２書き込み部
６２Ａ 第２書き込み部

Claims (16)

  1. それぞれが個別の制御データを送信可能な複数の制御線と、
    ソースおよびドレインが磁性体を含む複数のスピンＭＯＳＦＥＴと、複数のＭＯＳＦＥＴを含み前記制御線から送信される前記制御データに基づいて複数の前記スピンＭＯＳＦＥＴの中から１つのスピンＭＯＳＦＥＴを選択する選択部と、を有するマルチプレクサと、
    選択されたスピンＭＯＳＦＥＴの前記ソースおよびドレインにおける磁性体の磁化が第１状態か前記第１状態と異なる第２状態かを判別し、判別結果を出力する判別回路と、
    選択されたスピンＭＯＳＦＥＴの前記ソースおよびドレイン間に書き込み電流を流し、選択されたスピンＭＯＳＦＥＴの前記ソースおよびドレインにおける磁性体の磁化を前記第２状態にする第１の書き込み回路と、
    選択されたスピンＭＯＳＦＥＴの前記ソースおよびドレイン間に書き込み電流を流し、選択されたスピンＭＯＳＦＥＴの前記ソースおよびドレインにおける磁性体の磁化を前記第１状態にする第２の書き込み回路と、
    を備えていることを特徴とするリコンフィギュラブル論理回路。
  2. リファレンス部と、前記マルチプレクサによって選択されたスピンＭＯＳＦＥＴにクロック信号に基づいて電流を供給する第１の電流供給源と、前記リファレンス部に前記クロック信号に基づいて電流を供給する第２の電流供給源と、を更に備え、
    前記判別回路は差動増幅回路を有し、前記差動増幅回路は、前記第１の電流供給源に接続される第１の入力端子と前記第２の電流供給源に接続される第２の入力端子とを有し、前記第１の電流供給源から選択された前記スピンＭＯＳＦＥＴに電流を供給したときに前記第１の入力端子に生じる第１の電位と、前記第２の電流供給源から前記リファレンス部に電流を供給したときに前記第２の入力端子に生じる第２の電位との差を増幅して出力することを特徴とする請求項１記載のリコンフィギュラブル論理回路。
  3. 前記制御線の個数はｍ（≧３）本であり、前記スピンＭＯＳＦＥＴの個数は２ｍ個であり、前記選択部は、２ｍ−２個のＭＯＳＦＥＴを有していることを特徴とする請求項１または２記載のリコンフィギュラブル論理回路。
  4. 前記スピンＭＯＳＦＥＴはｎ型のスピンＭＯＳＦＥＴであり、前記選択部のＭＯＳＦＥＴはｎ型のＭＯＳＦＥＴであることを特徴とする請求項２記載のリコンフィギュラブル論理回路。
  5. 複数の前記制御線は第１乃至第４制御線であり、複数の前記スピンＭＯＳＦＥＴはｎ型の第１乃至第１６のスピンＭＯＳＦＥＴであり、前記選択部はｎ型の第１乃至第１４のＭＯＳＦＥＴを有し、
    前記第１乃至第１６のスピンＭＯＳＦＥＴはソースが共通に接続され、前記第２、第４、第６、第８、第１０、第１２、第１４および第１６のスピンＭＯＳＦＥＴはゲートに第１制御線から送信される第１制御データを受け、前記第１、第３、第５、第７、第９、第１１、第１３、および第１５のスピンＭＯＳＦＥＴはゲートに前記第１制御データを反転したデータを受け、
    前記第２、第４、第６、および第８のＭＯＳＦＥＴはゲートに前記第２制御線から送信される第２制御データを受け、前記第１、第３、第５、および第７のＭＯＳＦＥＴはゲートに前記第２制御データを反転したデータを受け、前記第１のＭＯＳＦＥＴはソースが前記第１および第２のスピンＭＯＳＦＥＴのドレインに接続され、前記第２のＭＯＳＦＥＴはソースが前記第３および第４のスピンＭＯＳＦＥＴのドレインに接続され、前記第３のＭＯＳＦＥＴはソースが前記第５および第６のスピンＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴはソースが前記第７および第８のスピンＭＯＳＦＥＴのドレインに接続され、前記第５のＭＯＳＦＥＴはソースが前記第９および第１０のスピンＭＯＳＦＥＴのドレインに接続され、前記第６のＭＯＳＦＥＴはソースが前記第１１および第１２のスピンＭＯＳＦＥＴのドレインに接続され、前記第７のＭＯＳＦＥＴはソースが前記第１３および第１４のスピンＭＯＳＦＥＴのドレインに接続され、前記第８のＭＯＳＦＥＴはソースが前記第１５および第１６のスピンＭＯＳＦＥＴのドレインに接続され、
    前記第１０および第１２のＭＯＳＦＥＴはゲートに前記第３制御線から送信される第３制御データを受け、前記第９および第１１のＭＯＳＦＥＴはゲートに前記第３制御データを反転したデータを受け、前記第９のＭＯＳＦＥＴは、ソースが前記第１および第２のＭＯＳＦＥＴのドレインに接続され、前記第１０のＭＯＳＦＥＴは、ソースが前記第３および第４のＭＯＳＦＥＴのドレインに接続され、前記第１１のＭＯＳＦＥＴは、ソースが前記第５および第６のＭＯＳＦＥＴのドレインに接続され、前記第１２のＭＯＳＦＥＴは、ソースが前記第７および第８のＭＯＳＦＥＴのドレインに接続され、
    前記第１４のＭＯＳＦＥＴはゲートに前記第４制御線から送信される第４制御データを受け、前記第１３のＭＯＳＦＥＴはゲートに前記第４制御データを反転したデータを受け、前記第１３のＭＯＳＦＥＴはソースが前記第９および第１０のＭＯＳＦＥＴのドレインに接続され、ドレインが前記差動増幅回路の第１の入力端子に接続され、前記第１４のＭＯＳＦＥＴはソースが前記第１１および第１２のＭＯＳＦＥＴのドレインに接続され、ドレインが前記差動増幅回路の第１の入力端子に接続されていることを特徴とする請求項４記載のリコンフィギュラブル論理回路。
  6. 前記第１および第２の電流供給源はそれぞれ、２個のｐ型のＭＯＳＦＥＴが直列に接続された回路であることを特徴とする請求項２、４または５記載のリコンフィギュラブル論理回路。
  7. 前記リファレンス部は、３個のｎ型のＭＯＳＦＥＴと、１個のｎ型のスピンＭＯＳＦＥＴが直列に接続された回路であることを特徴とする請求項５記載のリコンフィギュラブル論理回路。
  8. 前記リファレンス部は、３個のｎ型のＭＯＳＦＥＴが直列に接続された直列回路と、２個のｎ型のスピンＭＯＳＦＥＴが並列に接続された並列回路とが直列に接続されていることを特徴とする請求項５記載のリコンフィギュラブル論理回路。
  9. 前記リファレンス部は、３個のｎ型のＭＯＳＦＥＴが直列に接続された第１の直列回路と、２個のｎ型のスピンＭＯＳＦＥＴが直列に接続された第２の直列回路と、他の２個のｎ型のスピンＭＯＳＦＥＴが直列に接続された第３の直列回路と、を備え、前記第２および第３の直列回路が並列に接続された並列回路と、前記第１の直列回路とが直列に接続されることを特徴とする請求項５記載のリコンフィギュラブル論理回路。
  10. リファレンス部と、前記マルチプレクサによって選択されたスピンＭＯＳＦＥＴにクロック信号に基づいて負電流を供給する第１の電流供給源と、前記リファレンス部に前記クロック信号に基づいて負電流を供給する第２の電流供給源と、を更に備え、
    前記判別回路は差動増幅回路を有し、前記差動増幅回路は、前記第１の電流供給源に接続される第１の入力端子と前記第２の電流供給源に接続される第２の入力端子とを有し、前記第１の電流供給源から選択された前記スピンＭＯＳＦＥＴに負電流を供給したときに前記第１の入力端子に生じる第１の電位と、前記第２の電流供給源から前記リファレンス部に負電流を供給したときに前記第２の入力端子に生じる第２の電位との差を増幅して出力することを特徴とする請求項１記載のリコンフィギュラブル論理回路。
  11. 前記スピンＭＯＳＦＥＴはｐ型のスピンＭＯＳＦＥＴであり、前記選択部のＭＯＳＦＥＴはｐ型のＭＯＳＦＥＴであることを特徴とする請求項１０記載のリコンフィギュラブル論理回路。
  12. 複数の前記制御線は第１乃至第４制御線であり、複数の前記スピンＭＯＳＦＥＴはｐ型の第１乃至第１６のスピンＭＯＳＦＥＴであり、前記選択部はｐ型の第１乃至第１４のＭＯＳＦＥＴを有し、
    前記第１乃至第１６のスピンＭＯＳＦＥＴはソースが共通に接続され、前記第２、第４、第６、第８、第１０、第１２、第１４および第１６のスピンＭＯＳＦＥＴはゲートに第１制御線から送信される第１制御データを受け、前記第１、第３、第５、第７、第９、第１１、第１３、および第１５のスピンＭＯＳＦＥＴはゲートに前記第１制御データを反転したデータを受け、
    前記第２、第４、第６、および第８のＭＯＳＦＥＴはゲートに前記第２制御線から送信される第２制御データを受け、前記第１、第３、第５、および第７のＭＯＳＦＥＴはゲートに前記第２制御データを反転したデータを受け、前記第１のＭＯＳＦＥＴはソースが前記第１および第２のスピンＭＯＳＦＥＴのドレインに接続され、前記第２のＭＯＳＦＥＴはソースが前記第３および第４のスピンＭＯＳＦＥＴのドレインに接続され、前記第３のＭＯＳＦＥＴはソースが前記第５および第６のスピンＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴはソースが前記第７および第８のスピンＭＯＳＦＥＴのドレインに接続され、前記第５のＭＯＳＦＥＴはソースが前記第９および第１０のスピンＭＯＳＦＥＴのドレインに接続され、前記第６のＭＯＳＦＥＴはソースが前記第１１および第１２のスピンＭＯＳＦＥＴのドレインに接続され、前記第７のＭＯＳＦＥＴはソースが前記第１３および第１４のスピンＭＯＳＦＥＴのドレインに接続され、前記第８のＭＯＳＦＥＴはソースが前記第１５および第１６のスピンＭＯＳＦＥＴのドレインに接続され、
    前記第１０および第１２のＭＯＳＦＥＴはゲートに前記第３制御線から送信される第３制御データを受け、前記第９および第１１のＭＯＳＦＥＴはゲートに前記第３制御データを反転したデータを受け、前記第９のＭＯＳＦＥＴは、ソースが前記第１および第２のＭＯＳＦＥＴのドレインに接続され、前記第１０のＭＯＳＦＥＴは、ソースが前記第３および第４のＭＯＳＦＥＴのドレインに接続され、前記第１１のＭＯＳＦＥＴは、ソースが前記第５および第６のＭＯＳＦＥＴのドレインに接続され、前記第１２のＭＯＳＦＥＴは、ソースが前記第７および第８のＭＯＳＦＥＴのドレインに接続され、
    前記第１４のＭＯＳＦＥＴはゲートに前記第４制御線から送信される第４制御データを受け、前記第１３のＭＯＳＦＥＴはゲートに前記第４制御データを反転したデータを受け、前記第１３のＭＯＳＦＥＴはソースが前記第９および第１０のＭＯＳＦＥＴのドレインに接続され、ドレインが前記差動増幅回路の第１の入力端子に接続され、前記第１４のＭＯＳＦＥＴはソースが前記第１１および第１２のＭＯＳＦＥＴのドレインに接続され、ドレインが前記差動増幅回路の第１の入力端子に接続されていることを特徴とする請求項１１記載のリコンフィギュラブル論理回路。
  13. 前記第１および第２の電流供給源はそれぞれ、２個のｎ型のＭＯＳＦＥＴが直列に接続された回路であることを特徴とする請求項１０、１１または１２記載のリコンフィギュラブル論理回路。
  14. 前記リファレンス部は、３個のｐ型のＭＯＳＦＥＴと、１個のｐ型のスピンＭＯＳＦＥＴが直列に接続された回路であることを特徴とする請求項１２記載のリコンフィギュラブル論理回路。
  15. 前記リファレンス部は、３個のｐ型のＭＯＳＦＥＴが直列に接続された直列回路と、２個のｐ型のスピンＭＯＳＦＥＴが並列に接続された並列回路とが直列に接続されていることを特徴とする請求項１２記載のリコンフィギュラブル論理回路。
  16. 前記リファレンス部は、３個のｐ型のＭＯＳＦＥＴが直列に接続された第１の直列回路と、２個のｐ型のスピンＭＯＳＦＥＴが直列に接続された第２の直列回路と、他の２個のｐ型のスピンＭＯＳＦＥＴが直列に接続された第３の直列回路と、を備え、前記第２および第３の直列回路が並列に接続された並列回路と、前記第１の直列回路とが直列に接続されることを特徴とする請求項１２記載のリコンフィギュラブル論理回路。
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