JP2004185720A - マルチヒット検出回路および内容アドレス可能メモリ装置 - Google Patents
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Abstract
【課題】マルチヒット検出回路の入力数を増やすと、素子数およびレイアウト面積が急激に増大する。
【解決手段】複数の入力ＩＮ１〜ＩＮｎのうちハイレベルの入力の数に応じて検出線ＢＬの電位をレベル変化させ、検出電圧Ｖｂｌを生成する第１の電圧生成回路３Ａと、ハイレベルの入力数がＫ（Ｋ：２以上の整数）とＫ−１との場合で、検出電圧Ｖｂｌとの電圧の大小関係が逆転する値の参照電圧Ｖｒｅｆを生成する第２の電圧生成回路３Ｂと、検出電圧Ｖｂｌと参照電圧Ｖｒｅｆとを比較し、ハイレベルの入力数がＫ以上の場合にマルチヒット信号Ｓ３を出力する比較回路３２と、を有する。
【選択図】 図２
【解決手段】複数の入力ＩＮ１〜ＩＮｎのうちハイレベルの入力の数に応じて検出線ＢＬの電位をレベル変化させ、検出電圧Ｖｂｌを生成する第１の電圧生成回路３Ａと、ハイレベルの入力数がＫ（Ｋ：２以上の整数）とＫ−１との場合で、検出電圧Ｖｂｌとの電圧の大小関係が逆転する値の参照電圧Ｖｒｅｆを生成する第２の電圧生成回路３Ｂと、検出電圧Ｖｂｌと参照電圧Ｖｒｅｆとを比較し、ハイレベルの入力数がＫ以上の場合にマルチヒット信号Ｓ３を出力する比較回路３２と、を有する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の入力のうち所定レベルの入力が所定数以上の場合にマルチヒット信号を出力するマルチヒット検出回路と、このマルチヒット検出回路を有する内容アドレス可能メモリ装置とに関する。
【０００２】
【従来の技術】
マルチヒット検出回路は、あるＮ個（Ｎは２以上の整数）のデジタル信号の中に所定数、通常は２つ以上のハイ（Ｈ）レベルの信号があるか否かを検出する回路である。
マルチヒット検出回路は、例えば、デコーダなど、入力したアドレス信号により１箇所だけを選択すべき回路の出力に接続され、デコーダにより２箇所以上を選択するような信号がデコーダから出力されてしまう場合、そのデコーダなどの出力のエラーを検出するのに用いる。あるいは、ＣＡＭ（ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ）において、１つの入力された検索データとマッチする登録データ（エントリィ）がデバイス内に２つ以上あることを検出するのにマルチヒット検出回路を用いる。
【０００３】
図７（Ａ）に、マルチヒット検出回路の最も単純な例を示す。マルチヒット検出回路、即ちＮ個の入力信号のうち２つ以上の信号で“ハイ（Ｈ）”レベルを検出したときに“Ｈ”レベルの信号を出力する回路は、Ｎが２の場合、単純なアンド（ＡＮＤ）回路である。アンドゲート素子１００の２つの入力ＩＮ１およびＩＮ２の双方が“Ｈ”のとき、アンドゲート素子１００の出力ＯＵＴ２が“Ｈ”、少なくとも一方の入力が“ロー（Ｌ）”レベルのとき、出力ＯＵＴ２が“Ｌ”となる。
【０００４】
図７（Ｂ）に、Ｎ＝４の時のマルチヒット検出回路の構成を示す。この場合のマルチヒット検出回路は、３個の２入力アンドゲート素子１００Ａ，１００Ｂ，１００Ｃと、４個の２入力オア（ＯＲ）ゲート素子１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄとから構成されている。このマルチヒット検出回路は、４つの入力ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４を２つの組に分け、各組で論理積（ＡＮＤ）の演算を行ってから、その演算結果を論理和する第１の回路演算部１０２と、逆に、各組で最初に論理和の演算を行ってから、その演算結果を論理積する第２の回路演算部１０３とを有する。第１の回路演算部１０２では、組にした２つの入力の双方が“Ｈ”となるものが１組でもあると、その出力が“Ｈ”となる。第２の回路演算１０３では、２つの組の各組に“Ｈ”が１つずつの場合でも、その出力が“Ｈ”となる。したがって、オアゲート素子１０１Ｄの出力は、４つの入力の２個以上が“Ｈ”のとき“Ｈ”、４つの入力の０個または１個が“Ｈ”のとき“Ｌ”となる。
【０００５】
【発明が解決しようとする課題】
図７（Ａ）および図７（Ｂ）に示すように、マルチヒット検出回路をアンドゲート素子とオアゲート素子を用いて構成させた場合、入力数、即ちＮの数が大きくなればなるほど素子数が増大し、レイアウト的に大きな面積が必要となる。
【０００６】
本発明は、入力数を増やした場合でも素子数の急激な増大を抑制でき、また、レイアウト面積もあまり増えないマルチヒット検出回路と、これを用いた内容アドレス可能メモリ装置とを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係るマルチヒット検出回路は、複数の入力のうちハイレベルの入力の数に応じて検出線の電位をレベル変化させ、検出電圧を生成する第１の電圧生成回路と、前記ハイレベルの入力数がＫ（Ｋ：２以上の整数）とＫ−１との場合で、前記検出電圧との電圧の大小関係が逆転する値の参照電圧を生成する第２の電圧生成回路と、前記検出電圧と前記参照電圧とを比較し、前記ハイレベルの入力数がＫ以上の場合にマルチヒット信号を出力する比較回路と、を有する。
好適に、前記第１の電圧生成回路の前記検出線と前記第２の電圧供給回路の出力線とに接続され、前記検出電圧および前記参照電圧を前記比較回路に適合した電圧レベルに調整するレベル調整回路を、さらに有する。
【０００８】
本発明に係る内容アドレス可能メモリ装置は、検索データを入力し、入力した検索データと格納データとを比較し、データ内容が同じときは前記格納データのアドレスを出力する内容アドレス検索が可能なメモリセルアレイと、前記メモリセルアレイから出力されるアドレスが複数の場合にマルチヒット信号を出力するマルチヒット検出回路と、を有する内容アドレス可能メモリ装置であって、前記マルチヒット検出回路が、前記メモリセルアレイから出力されるアドレスの数に応じて検出線の電位をレベル変化させ、検出電圧を生成する第１の電圧生成回路と、前記メモリセルアレイから出力されるアドレスの数が２と１の場合で、前記検出電圧との電圧の大小関係が逆転する値の参照電圧を生成する第２の電圧生成回路と、前記検出電圧と前記参照電圧とを比較し、前記所定レベルの入力数が複数の場合に前記マルチヒット信号を出力する比較回路と、を有する。
好適に、前記第１の電圧生成回路の前記検出線と前記第２の電圧供給回路の出力線とに接続され、前記検出電圧および前記参照電圧を前記比較回路に適合した電圧レベルに調整するレベル調整回路を、さらに有する。
【０００９】
このような構成のマルチヒット検出回路、および、これを用いた内容アドレス可能メモリ装置（ＣＡＭ）において、ハイレベルの入力（あるいはアドレスの出力情報）が入力されたときに、第１の電圧生成回路によって、そのハイレベルの入力（または、メモリセルアレイから出力されたアドレス）の数Ｋに応じて検出線の電圧（検出電圧）が、例えば所定ステップで変化する。一方、第２の電圧生成回路によって参照電圧が生成される。参照電圧は、ハイレベルの入力数がＫ（Ｋ：２以上の整数）とＫ−１との場合で前記検出電圧との電圧の大小関係が逆転する値を有する。メモリセルアレイからアドレスが出力されるＣＡＭの場合、Ｋを２とする。
前記検出電圧は、この参照電圧と比較回路によって比較される。したがって、比較回路からは、ハイレベルの入力（あるいは、メモリセルアレイから出力されるアドレス）の数がＫ以上の場合とＫに満たない場合とで異なる論理のマルチヒット信号が出力される。このとき、比較回路に入力される検出電圧および参照電圧の直流電圧レベルがレベル調整回路により最適化されているため、比較回路が安定に動作する。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を、内容アドレス可能メモリ装置（ＣＡＭ）に内蔵されたマルチヒット検出回路を例として説明する。
【００１１】
図１は、ＣＡＭの概略構成を示すブロック図である。
例えばＳＲＡＭベースのＣＡＭセルからなるＣＡＭセルアレイ１と、入力した検索データＳＤのビット列から、ＣＡＭセルアレイ１内の格納データと比較を行うビットのみ選択するグローバル・マスク・レジスタ（Ｇｌｏｂａｌ ＭＡＳＫ Ｒｅｓｉｓｔｅｒ）２と、マルチヒット検出回路３と、プライオリティ・エンコーダ（Ｐｒｉｏｒｉｔｙ Ｅｎｃｏｄｅｒ）４とを有する。
マルチヒット検出回路３は、検索データと同じ内容の格納データがＣＡＭセルアレイ１内にある（以下、“ヒットした”と言う）とき、そのデータのヒット情報およびアドレスを、マルチヒット検出回路３およびプライオリティ・エンコーダ４に出力する。マルチヒット検出回路３は、入力したヒット情報から複数のヒット（マルチヒット）があったことを検出して、マルチヒットの場合、マルチヒット信号Ｓ３を出力する。プライオリティ・エンコーダ４は、例えばアドレス順位で決まるプライオリティに応じて、入力したアドレスのうちプライオリティが最も高い１つのアドレスのみ出力する（出力信号Ｓ４）。
【００１２】
図２は、入力がＮ個のマルチヒット検出回路の回路図である。
マルチヒット検出回路３は、第１の電圧生成回路３Ａ、第２の電圧生成回路３Ｂ、電圧センスアンプ（Ｓ．Ａ．）３２、プルアップ回路３３、および、図示を省略したタイミング回路を有する。なお、タイミング回路は、動作タイミングの信号Ｓｔを外部から入力できる場合、内部でタイミング信号Ｓｔを生成するための構成としては省略できる。
電圧センスアンプ３２が本発明の比較回路の一実施の形態であり、プルアップ回路３３が本発明のレベル調整回路の一実施の形態である。
【００１３】
第１の電圧生成回路３Ａは、Ｎ個の入力ＩＮ１，…，ＩＮｎの１つを一方の入力端子に入力するアンドゲート素子３０−１，…，３０−ｎと、アンドゲート素子３０−１，…，３０−ｎの出力にゲートが接続されたＮＭＯＳトランジスタＴ１，…，Ｔｎと、を有する。ＮＭＯＳトランジスタＴ１，…，Ｔｎのドレインがビット線ＢＬに接続され、それらのソースが接地されている。ＮＭＯＳトランジスタＴ１，…，Ｔｎは、例えば所定のトランジスタサイズを有し一括して形成されることにより、同じバイアス条件で所定のオン電流Ｉｎを流すことができる。ＮＭＯＳトランジスタＴ１，…，Ｔｎは、入力ＩＮ１〜ＩＮｎの論理に応じて所定の電流Ｉｎを選択的に流す定電流源として機能する。
アンドゲート素子３０−１，…，３０−ｎの他方の入力端子は、上記したタイミング信号Ｓｔが一括して印加される。
【００１４】
第２の電圧生成回路３Ｂは、上記ＮＭＯＳトランジスタＴ１〜Ｔｎと同じサイズで一括して形成されるＮＭＯＳトランジスタＴＤ１〜ＴＤｎを有する。ＮＭＯＳトランジスタＴＤ１〜ＴＤｎのドレインが参照ビット線ＢＬｒｅｆに接続され、これらのソースおよびゲートが接地されている。ＮＭＯＳトランジスタＴＤ１〜ＴＤｎは、常時オフ状態であるため直接動作に関係しないが、参照ビット線ＢＬｒｅｆの負荷容量をビット線ＢＬの負荷容量と揃えることを意図して設けられている。
【００１５】
第２の電圧生成回路３Ｂは、さらに、参照電圧生成時に参照電流を流す定電流源としてのＮＭＯＳトランジスタＴｒｅｆ（以下、参照トランジスタという）を有する。参照トランジスタＴｒｅｆのドレインが参照ビット線ＢＬｒｅｆに接続され、そのソースが接地されている。参照トランジスタＴｒｅｆのゲートに、アンドゲート素子３１を介してタイミング信号Ｓｔが印加される。アンドゲート素子３１の２つの入力にタイミング信号Ｓｔが印加され、その出力が参照トランジスタＴｒｅｆのゲートに接続されている。アンドゲート素子３１は、タイミング信号Ｓｔの印加タイミングを、第１および第２の電圧生成回路３Ａ，３Ｂで揃えることを意図して設けられている。
参照トランジスタＴｒｅｆは、例えば、そのサイズがＮＭＯＳトランジスタＴ１〜Ｔｎより大きく設計されることにより、前記したオン電流ＩｎのＴ倍のオン電流を流すことができる。本例における、このＴ倍のオン電流は、複数のヒットを検出するための基準電流であることから１＜Ｔ＜２を満たす係数ＴとしてＴ＝１．５が望ましい。
【００１６】
一方、第１の電圧生成回路３Ａに、上記参照トランジスタＴｒｅｆと同じサイズで一括して形成されるＮＭＯＳトランジスタＴｒｅｆＤを有する。ＮＭＯＳトランジスタＴｒｅｆＤのドレインがビット線ＢＬに接続され、これらのソースおよびゲートが接地されている。ＮＭＯＳトランジスタＴｒｅｆＤは、常時オフ状態であるため直接動作に関係しないが、ビット線ＢＬの負荷容量を参照ビット線ＢＬｒｅｆの負荷容量と揃えることを意図して設けられている。
【００１７】
プルアップ回路３３は、ドレインがビット線ＢＬに接続されたＰＭＯＳトランジスタＴＰと、ドレインが参照ビット線ＢＬｒｅｆに接続されたＰＭＯＳトランジスタＴＰｒｅｆと、を有する。これらのＰＭＯＳトランジスタＴＰ，ＴＰｒｅｆはプルアップトランジスタと称され、そのゲートが接地され、ソースが電源電圧Ｖｄｄの供給線に接続されている。
【００１８】
電圧センスアンプ３２は、ビット線ＢＬおよび参照ビット線ＢＬｒｅｆに接続され、動作時のビット線電圧（検出電圧）Ｖｂｌを、動作時の参照ビット線電圧（参照電圧）Ｖｒｅｆと比較し、電源電圧レベルの信号に増幅し、これにより比較結果に応じたマルチヒット信号Ｓ３を出力する回路である。
【００１９】
電圧センスアンプ回路３２としては、例えば図３（Ａ）または図３（Ｂ）に示す回路構成が採用できる。
図３（Ａ）に、いわゆるラッチ型センスアンプを示す。このセンスアンプは、２つのＰＭＯＳトランジスタＰ１，Ｐ２と２つのＮＭＯＳトランジスタＮ１，Ｎ２とからなるラッチ回路を有する。ラッチ回路のＮＭＯＳトランジスタＮ１と接地電位との間に、ＮＭＯＳトランジスタＮ３とＮ５が直列接続され、ＮＭＯＳトランジスタＮ２と接地電位との間にＮＭＯＳトランジスタＮ４とＮ５が直列接続されている。ドレインがＮＭＯＳトランジスタＮ３とＮ４の各ソースに接続され、ソースが接地された共有のＮＭＯＳトランジスタＮ５は、ゲートにセンスアンプイネーブル信号ＳＡｅｎが入力されることにより、動作時に常時オンする。ＮＭＯＳトランジスタＮ３とＮ４は入力トランジスタであり、ＮＭＯＳトランジスタＮ３のゲートに第１の入力ＩＮ１としてビット線電圧（検出電圧）Ｖｂｌが印加され、ＮＭＯＳトランジスタＮ４のゲートに第２の入力ＩＮ２として参照ビット線電圧（参照電圧）Ｖｒｅｆが印加される。
【００２０】
図３（Ｂ）に、いわゆるカレントミラー型センスアンプを示す。このセンスアンプは、カレントミラー型ダイナミック負荷を構成する２つのＰＭＯＳトランジスタＰ３とＰ４、３つのＮＭＯＳトランジスタＮ６〜Ｎ８とからなる。トランジスタＮ６とＮ７は入力用、トランジスタＮ８は電流制御用である。トランジスタＮ８のソースが接地されている。電源電圧Ｖｄｄの供給線とトランジスタＮ８のドレインとの間に、トランジスタＰ３とＮ６が縦続接続され、これと並列に、トランジスタＰ４とＮ７が縦続接続されている。トランジスタＰ３，Ｐ４およびＮ８のゲートが、トランジスタＰ３とＮ６の接続中点に接続されている。
【００２１】
このように構成されるマルチヒット検出回路に、入力ＩＮ１〜ＩＮｎが印加され、その論理が確定した時点でタイミング信号Ｓｔをローからハイにする。
【００２２】
このときの、ビット線ＢＬおよび参照ビット線ＢＬｒｅｆの電圧変化の波形を、図４に示す。
参照ビット線ＢＬｒｅｆの電圧（参照電圧Ｖｒｅｆ）は、オン電流がＩｎ×Ｔの参照トランジスタＴｒｅｆにより引き下げられる一方で、プルアップトランジスタＴＰｒｅｆから供給されるプルアップ電流Ｉｐにより上昇しようとする。参照電圧Ｖｒｅｆは、Ｔ倍のオン電流Ｉｎ×Ｔ（１＜Ｔ＜２）およびプルアップ電流Ｉｐを用い、次式（１）のように表される。
【数１】
Ｖｒｅｆ＝Ｖｄｄ×Ｉｐ／（Ｔ×Ｉｎ＋Ｉｐ）…（１）
【００２３】
一方、ビット線側の電圧は、入力ＩＮ１からＩＮｎの中のハイレベルの入力信号の個数により、以下のように決まる。
【００２４】
ハイレベルの入力信号の個数が１の時、ビット線ＢＬの電圧（検出電圧Ｖｂｌ）は、ハイレベルの信号に対応した１つのトランジスタＴｘ（１≦ｘ≦Ｎ）のオン電流Ｉｎにより引き下げられる一方で、プルアップトランジスタＴＰから供給されるプルアップ電流Ｉｐにより上昇しようとする。検出電圧Ｖｂｌは、プリチャージ電圧を電源電圧Ｖｄｄとしたとき、オン電流Ｉｎおよびプルアップ電流Ｉｐを用い、次式（２）のように表される。
【数２】
Ｖｂｌ＝Ｖｄｄ×Ｉｐ／（Ｉｎ＋Ｉｐ）…（２）
【００２５】
上記式（１）および式（２）より、このときの検出電圧Ｖｂｌは参照電圧Ｖｒｅｆより大きくなる。この関係を、図４において破線（１Ｈｉｇｈ時の検出電圧Ｖｂｌ）と実線（参照電圧Ｖｒｅｆ）により示す。
【００２６】
ハイレベルの入力信号の個数が複数Ｋ（２≦Ｋ≦Ｎ）の時、ビット線ＢＬの電圧（検出電圧Ｖｂｌ）は、ハイレベルの信号に対応したＫ個のトランジスタのオン電流Ｉｎ×Ｋにより引き下げられる一方で、プルアップトランジスタＴＰから供給されるプルアップ電流Ｉｐにより上昇しようとする。検出電圧Ｖｂｌは、プリチャージ電圧を電源電圧Ｖｄｄとしたとき、Ｋ（２≦Ｋ≦Ｎ）倍のオン電流Ｉｎ×Ｋおよびプルアップ電流Ｉｐを用い、次式（３）のように表される。
【数３】
Ｖｂｌ＝Ｖｄｄ×Ｉｐ／（Ｋ×Ｉｎ＋Ｉｐ）…（３）
上記式（１）および式（３）より、このときの検出電圧Ｖｂｌは参照電圧Ｖｒｅｆより小さくなる。図４において、一点破線によりハイレベルの信号数が２（２ Ｈｉｇｈ）の時の検出電圧Ｖｂｌを示し、二点破線によりハイレベルの信号数がＮ（Ｎ Ｈｉｇｈ）の時の検出電圧Ｖｂｌを示す。ハイレベルの信号数がＫ個の場合、この２つの電圧の中間の検出電圧をとる。
【００２７】
以上のように、参照トランジスタＴｒｅｆを流れる電流の係数Ｔを１＜Ｔ＜２に設定することによって、Ｎ個の入力信号のうちハイレベルの信号数が２未満の時は、ビット線の電位Ｖｂｌは参照電圧Ｖｒｅｆより高くなり、ハイレベルの信号数が２以上の時は、ビット線の電位Ｖｂｌは参照電圧Ｖｒｅｆより低くなる。このビット線と参照ビット線間の電圧差を電圧センスアンプ３２により増幅すると、ハイレベルの入力が複数の場合のみハイレベルとなるようなマルチヒット信号Ｓ３を、電圧センスアンプ３２から出力させることができ、これによりマルチヒットの検出が可能となる。
【００２８】
ところで、図３（Ａ）（または図３（Ｂ））に示すセンスアンプは、入力をＮＭＯＳゲート、即ちＮＭＯＳトランジスタＮ３とＮ４（またはＮ６とＮ７）のゲートで受けている。このため、これらの入力トランジスタは、ソース・ドレイン電流Ｉｄｓがほぼゲート電圧のみで決まるように飽和領域で動くのが望ましい。
【００２９】
図５は、カレントミラー型センスアンプのゲイン特性を示すグラフである。図５において、横軸はセンスアンプ入力の直流（ＤＣ）電圧レベルを示し、縦軸は、入力電圧（ビット線電圧Ｖｂｌおよび参照電圧Ｖｒｅｆ）と出力電圧を示す。センスアンプの入力電圧が電源電圧Ｖｄｄ近傍であると、図３（Ｂ）に示すセンスアンプの入力トランジスタＮ６およびＮ７が線形領域で動作することになる。このため、センスアンプのゲインが、入力信号のＤＣレベルが電源電圧Ｖｄｄに近づくにつれて急激に低下する。
一方、ラッチ型センスアンプの場合、一般に入力信号のＤＣレベルが電源電圧Ｖｄｄ近傍のときは、入力信号のＤＣレベルＶｄｄ／２程度の時と比較して、センスアンプが正しく出力するためには、より大きな入力電位差（図５の“ｄｅｌｔａ １”に相当する電位差）を必要とする。
このように、一般的な電圧センスアンプは、電源電圧レベルの電位差を大きな振幅にまで一気に増幅することは、あまり望ましくない。
【００３０】
ここで、本実施の形態の比較例として、一般的なＳＲＡＭのデータ読み出し時のセンシング動作を考える。
図６（Ａ）は、ＳＲＡＭのセンスアンプ構成を示すブロック図である。また、図６（Ｂ）は、ＳＲＡＭのデータ読み出し時のビット線電位の時間変化を示すグラフである。ＳＲＡＭの場合、電位がＶｄｄとＶｄｄ−ΔＶであるビット線対の電位差を増幅するが、センスアンプの入力電圧が電源電圧Ｖｄｄ近傍であるため、センスアンプを２段で使う場合が多い。このとき１段目のセンスアンプ（１ｓｔ Ｓ．Ａ．）は多少増幅も行なうが、主に差動信号をレベルシフトさせるために設けられている。このレベルシフト後の作動信号（ビット線対の電位差）を、２段目のセンスアンプ（２ｎｄ Ｓ．Ａ．）により、電源電圧レベルの大きな振幅の信号に増幅する。２段目のセンスアンプに入力される信号は、１段目のセンスアンプによりレベルシフトおよび増幅がなされていることから、動作が入力トランジスタの飽和領域で行われ、また、入力電位差がある程度大きい。そのため、２段目のセンスアンプの動作が安定する。
【００３１】
本実施の形態では、電圧センスアンプ３２を安定動作させるため、プルアップトランジスタＴＰ，ＴＰｒｅｆのオン電流Ｉｐに、以下のような条件を設けている。
第１に、参照ビット線ＢＬｒｅｆの電位を電圧センスアンプの入力ＮＭＯＳトランジスタＮ３，Ｎ４（またはＮ６，Ｎ７）のしきい値電圧Ｖｔｈｓａより高くする（第１条件）。
第２に、参照ビット線ＢＬｒｅｆの電位を電圧センスアンプの入力ＮＭＯＳトランジスタＮ３，Ｎ４（またはＮ６，Ｎ７）が飽和領域で動作するように設定する（第２条件）。
【００３２】
上記第１条件を式で表すと、次式（４）のようになる。
【数４】
Ｖｄｄ×Ｉｐ／（Ｔ×Ｉｎ＋Ｉｐ）≧Ｖｔｈｓａ…（４）
また、入力ＮＭＯＳトランジスタＮ３，Ｎ４（またはＮ６，Ｎ７）の線形領域と飽和領域の境界を、例えばＶｄｓ＝Ｖｇｓ−Ｖｔｈｓａとすると（Ｖｄｓ：ソース・ドレイン間電圧、Ｖｇｓ：ソース・ゲート間電圧）、上記第２条件は、次式（５）のように表すことができる。
【数５】
Ｖｄｄ×Ｉｐ／（Ｔ×Ｉｎ＋Ｉｐ）≦Ｖｄｄ−Ｖｔｈｓａ…（５）
これらの式で、Ｔは前述したように１＜Ｔ＜２を満たす係数である。
【００３３】
上記式（４）と式（５）より、次式（６）が成り立つ。
【数６】
Ｖｔｈｓａ／Ｖｄｄ≦Ｉｐ／（Ｔ×Ｉｎ＋Ｉｐ）
≦（Ｖｄｄ−Ｖｔｈｓａ）／Ｖｄｄ …（６）
【００３４】
上記式（６）を満たすようなプルアップＰＭＯＳトランジスタのオン電流Ｉｐを設定すれば、センスアンプ１段で安定動作が可能なマルチヒット検出回路が実現できる。なお、プルアップトランジスタのオン電流Ｉｐの調整範囲を拡大するために、例えば各トランジスタＴ１〜Ｔｎのサイズを予め変えることにより、第１の電圧生成回路の各トランジスタＴ１〜Ｔｎのオン電流Ｉｎを最適化してもよい。
【００３５】
本発明の実施の形態によれば、以下の利益が得られる。
第１に、回路素子数が少なく回路面積が小さいマルチヒット検出回路が実現できる。特に、入力数が多い場合、従来のロジック回路構成の場合より回路素子数が格段に少なく、占有面積が非常に小さいマルチヒット検出回路が実現できる。２つの信号線、即ちビット線ＢＬと参照ビット線ＢＬｒｅｆに沿って回路素子が配置できるので、特にＣＡＭのマルチヒット検出回路に適したレイアウトが可能である。
レベル調整回路としてプルアップ回路３３を有していることから、ビット線ＢＬおよび参照ビット線ＢＬｒｅｆのＤＣレベルを電圧センスアンプ３２が安定動作する領域にシフトさせ、結果として、センスアンプ１段で安定な動作が保証できる。
【００３６】
【発明の効果】
本発明によれば、入力数を増やした場合でも素子数の急激な増大を抑制でき、また、レイアウト面積もあまり増えないマルチヒット検出回路と、これを用いた内容アドレス可能メモリ装置とを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＣＡＭの概略構成を示すブロック図である。
【図２】本発明の実施の形態に係る、入力がＮ個のマルチヒット検出回路の回路図である。
【図３】（Ａ）および（Ｂ）は、電圧センスアンプ回路の構成例を示す回路図である。
【図４】ビット線および参照ビット線の電圧変化の波形図である。
【図５】カレントミラー型センスアンプのゲイン特性を示すグラフである。
【図６】（Ａ）はＳＲＡＭのセンスアンプ構成を示すブロック図である。（Ｂ）は、ＳＲＡＭのデータ読み出し時のビット線電位の時間変化を示すグラフである。
【図７】（Ａ）および（Ｂ）は、マルチヒット検出回路を論理ゲート素子を用いて形成した場合の回路ブロック図である。
【符号の説明】
１…ＣＡＭセルアレイ、２…グローバル・マスク・レジスタ、３…マルチヒット検出回路、３Ａ…第１の電圧生成回路、３Ｂ…第２の電圧生成回路、４…プライオリティ・エンコーダ、３０−１〜３０−ｎ，３１…アンドゲート素子、３２…比較回路としての電圧センスアンプ、３３…レベル調整回路としてのプルアップ回路、ＢＬ…検出線としてのビット線、ＢＬｒｅｆ…参照ビット線、Ｔ１〜Ｔｎ，Ｔｒｅｆ…定電流源としてのＮＭＯＳトランジスタ、ＴＰ，ＴＰｒｅｆ…プルアップトランジスタ、ＴＤ１〜ＴＤｎ，ＴｒｅｆＤ…負荷容量を調整するためのトランジスタ、Ｖｂｌ…検出電圧、Ｖｒｅｆ…参照電圧。
【発明の属する技術分野】
本発明は、複数の入力のうち所定レベルの入力が所定数以上の場合にマルチヒット信号を出力するマルチヒット検出回路と、このマルチヒット検出回路を有する内容アドレス可能メモリ装置とに関する。
【０００２】
【従来の技術】
マルチヒット検出回路は、あるＮ個（Ｎは２以上の整数）のデジタル信号の中に所定数、通常は２つ以上のハイ（Ｈ）レベルの信号があるか否かを検出する回路である。
マルチヒット検出回路は、例えば、デコーダなど、入力したアドレス信号により１箇所だけを選択すべき回路の出力に接続され、デコーダにより２箇所以上を選択するような信号がデコーダから出力されてしまう場合、そのデコーダなどの出力のエラーを検出するのに用いる。あるいは、ＣＡＭ（ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ）において、１つの入力された検索データとマッチする登録データ（エントリィ）がデバイス内に２つ以上あることを検出するのにマルチヒット検出回路を用いる。
【０００３】
図７（Ａ）に、マルチヒット検出回路の最も単純な例を示す。マルチヒット検出回路、即ちＮ個の入力信号のうち２つ以上の信号で“ハイ（Ｈ）”レベルを検出したときに“Ｈ”レベルの信号を出力する回路は、Ｎが２の場合、単純なアンド（ＡＮＤ）回路である。アンドゲート素子１００の２つの入力ＩＮ１およびＩＮ２の双方が“Ｈ”のとき、アンドゲート素子１００の出力ＯＵＴ２が“Ｈ”、少なくとも一方の入力が“ロー（Ｌ）”レベルのとき、出力ＯＵＴ２が“Ｌ”となる。
【０００４】
図７（Ｂ）に、Ｎ＝４の時のマルチヒット検出回路の構成を示す。この場合のマルチヒット検出回路は、３個の２入力アンドゲート素子１００Ａ，１００Ｂ，１００Ｃと、４個の２入力オア（ＯＲ）ゲート素子１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄとから構成されている。このマルチヒット検出回路は、４つの入力ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４を２つの組に分け、各組で論理積（ＡＮＤ）の演算を行ってから、その演算結果を論理和する第１の回路演算部１０２と、逆に、各組で最初に論理和の演算を行ってから、その演算結果を論理積する第２の回路演算部１０３とを有する。第１の回路演算部１０２では、組にした２つの入力の双方が“Ｈ”となるものが１組でもあると、その出力が“Ｈ”となる。第２の回路演算１０３では、２つの組の各組に“Ｈ”が１つずつの場合でも、その出力が“Ｈ”となる。したがって、オアゲート素子１０１Ｄの出力は、４つの入力の２個以上が“Ｈ”のとき“Ｈ”、４つの入力の０個または１個が“Ｈ”のとき“Ｌ”となる。
【０００５】
【発明が解決しようとする課題】
図７（Ａ）および図７（Ｂ）に示すように、マルチヒット検出回路をアンドゲート素子とオアゲート素子を用いて構成させた場合、入力数、即ちＮの数が大きくなればなるほど素子数が増大し、レイアウト的に大きな面積が必要となる。
【０００６】
本発明は、入力数を増やした場合でも素子数の急激な増大を抑制でき、また、レイアウト面積もあまり増えないマルチヒット検出回路と、これを用いた内容アドレス可能メモリ装置とを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係るマルチヒット検出回路は、複数の入力のうちハイレベルの入力の数に応じて検出線の電位をレベル変化させ、検出電圧を生成する第１の電圧生成回路と、前記ハイレベルの入力数がＫ（Ｋ：２以上の整数）とＫ−１との場合で、前記検出電圧との電圧の大小関係が逆転する値の参照電圧を生成する第２の電圧生成回路と、前記検出電圧と前記参照電圧とを比較し、前記ハイレベルの入力数がＫ以上の場合にマルチヒット信号を出力する比較回路と、を有する。
好適に、前記第１の電圧生成回路の前記検出線と前記第２の電圧供給回路の出力線とに接続され、前記検出電圧および前記参照電圧を前記比較回路に適合した電圧レベルに調整するレベル調整回路を、さらに有する。
【０００８】
本発明に係る内容アドレス可能メモリ装置は、検索データを入力し、入力した検索データと格納データとを比較し、データ内容が同じときは前記格納データのアドレスを出力する内容アドレス検索が可能なメモリセルアレイと、前記メモリセルアレイから出力されるアドレスが複数の場合にマルチヒット信号を出力するマルチヒット検出回路と、を有する内容アドレス可能メモリ装置であって、前記マルチヒット検出回路が、前記メモリセルアレイから出力されるアドレスの数に応じて検出線の電位をレベル変化させ、検出電圧を生成する第１の電圧生成回路と、前記メモリセルアレイから出力されるアドレスの数が２と１の場合で、前記検出電圧との電圧の大小関係が逆転する値の参照電圧を生成する第２の電圧生成回路と、前記検出電圧と前記参照電圧とを比較し、前記所定レベルの入力数が複数の場合に前記マルチヒット信号を出力する比較回路と、を有する。
好適に、前記第１の電圧生成回路の前記検出線と前記第２の電圧供給回路の出力線とに接続され、前記検出電圧および前記参照電圧を前記比較回路に適合した電圧レベルに調整するレベル調整回路を、さらに有する。
【０００９】
このような構成のマルチヒット検出回路、および、これを用いた内容アドレス可能メモリ装置（ＣＡＭ）において、ハイレベルの入力（あるいはアドレスの出力情報）が入力されたときに、第１の電圧生成回路によって、そのハイレベルの入力（または、メモリセルアレイから出力されたアドレス）の数Ｋに応じて検出線の電圧（検出電圧）が、例えば所定ステップで変化する。一方、第２の電圧生成回路によって参照電圧が生成される。参照電圧は、ハイレベルの入力数がＫ（Ｋ：２以上の整数）とＫ−１との場合で前記検出電圧との電圧の大小関係が逆転する値を有する。メモリセルアレイからアドレスが出力されるＣＡＭの場合、Ｋを２とする。
前記検出電圧は、この参照電圧と比較回路によって比較される。したがって、比較回路からは、ハイレベルの入力（あるいは、メモリセルアレイから出力されるアドレス）の数がＫ以上の場合とＫに満たない場合とで異なる論理のマルチヒット信号が出力される。このとき、比較回路に入力される検出電圧および参照電圧の直流電圧レベルがレベル調整回路により最適化されているため、比較回路が安定に動作する。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を、内容アドレス可能メモリ装置（ＣＡＭ）に内蔵されたマルチヒット検出回路を例として説明する。
【００１１】
図１は、ＣＡＭの概略構成を示すブロック図である。
例えばＳＲＡＭベースのＣＡＭセルからなるＣＡＭセルアレイ１と、入力した検索データＳＤのビット列から、ＣＡＭセルアレイ１内の格納データと比較を行うビットのみ選択するグローバル・マスク・レジスタ（Ｇｌｏｂａｌ ＭＡＳＫ Ｒｅｓｉｓｔｅｒ）２と、マルチヒット検出回路３と、プライオリティ・エンコーダ（Ｐｒｉｏｒｉｔｙ Ｅｎｃｏｄｅｒ）４とを有する。
マルチヒット検出回路３は、検索データと同じ内容の格納データがＣＡＭセルアレイ１内にある（以下、“ヒットした”と言う）とき、そのデータのヒット情報およびアドレスを、マルチヒット検出回路３およびプライオリティ・エンコーダ４に出力する。マルチヒット検出回路３は、入力したヒット情報から複数のヒット（マルチヒット）があったことを検出して、マルチヒットの場合、マルチヒット信号Ｓ３を出力する。プライオリティ・エンコーダ４は、例えばアドレス順位で決まるプライオリティに応じて、入力したアドレスのうちプライオリティが最も高い１つのアドレスのみ出力する（出力信号Ｓ４）。
【００１２】
図２は、入力がＮ個のマルチヒット検出回路の回路図である。
マルチヒット検出回路３は、第１の電圧生成回路３Ａ、第２の電圧生成回路３Ｂ、電圧センスアンプ（Ｓ．Ａ．）３２、プルアップ回路３３、および、図示を省略したタイミング回路を有する。なお、タイミング回路は、動作タイミングの信号Ｓｔを外部から入力できる場合、内部でタイミング信号Ｓｔを生成するための構成としては省略できる。
電圧センスアンプ３２が本発明の比較回路の一実施の形態であり、プルアップ回路３３が本発明のレベル調整回路の一実施の形態である。
【００１３】
第１の電圧生成回路３Ａは、Ｎ個の入力ＩＮ１，…，ＩＮｎの１つを一方の入力端子に入力するアンドゲート素子３０−１，…，３０−ｎと、アンドゲート素子３０−１，…，３０−ｎの出力にゲートが接続されたＮＭＯＳトランジスタＴ１，…，Ｔｎと、を有する。ＮＭＯＳトランジスタＴ１，…，Ｔｎのドレインがビット線ＢＬに接続され、それらのソースが接地されている。ＮＭＯＳトランジスタＴ１，…，Ｔｎは、例えば所定のトランジスタサイズを有し一括して形成されることにより、同じバイアス条件で所定のオン電流Ｉｎを流すことができる。ＮＭＯＳトランジスタＴ１，…，Ｔｎは、入力ＩＮ１〜ＩＮｎの論理に応じて所定の電流Ｉｎを選択的に流す定電流源として機能する。
アンドゲート素子３０−１，…，３０−ｎの他方の入力端子は、上記したタイミング信号Ｓｔが一括して印加される。
【００１４】
第２の電圧生成回路３Ｂは、上記ＮＭＯＳトランジスタＴ１〜Ｔｎと同じサイズで一括して形成されるＮＭＯＳトランジスタＴＤ１〜ＴＤｎを有する。ＮＭＯＳトランジスタＴＤ１〜ＴＤｎのドレインが参照ビット線ＢＬｒｅｆに接続され、これらのソースおよびゲートが接地されている。ＮＭＯＳトランジスタＴＤ１〜ＴＤｎは、常時オフ状態であるため直接動作に関係しないが、参照ビット線ＢＬｒｅｆの負荷容量をビット線ＢＬの負荷容量と揃えることを意図して設けられている。
【００１５】
第２の電圧生成回路３Ｂは、さらに、参照電圧生成時に参照電流を流す定電流源としてのＮＭＯＳトランジスタＴｒｅｆ（以下、参照トランジスタという）を有する。参照トランジスタＴｒｅｆのドレインが参照ビット線ＢＬｒｅｆに接続され、そのソースが接地されている。参照トランジスタＴｒｅｆのゲートに、アンドゲート素子３１を介してタイミング信号Ｓｔが印加される。アンドゲート素子３１の２つの入力にタイミング信号Ｓｔが印加され、その出力が参照トランジスタＴｒｅｆのゲートに接続されている。アンドゲート素子３１は、タイミング信号Ｓｔの印加タイミングを、第１および第２の電圧生成回路３Ａ，３Ｂで揃えることを意図して設けられている。
参照トランジスタＴｒｅｆは、例えば、そのサイズがＮＭＯＳトランジスタＴ１〜Ｔｎより大きく設計されることにより、前記したオン電流ＩｎのＴ倍のオン電流を流すことができる。本例における、このＴ倍のオン電流は、複数のヒットを検出するための基準電流であることから１＜Ｔ＜２を満たす係数ＴとしてＴ＝１．５が望ましい。
【００１６】
一方、第１の電圧生成回路３Ａに、上記参照トランジスタＴｒｅｆと同じサイズで一括して形成されるＮＭＯＳトランジスタＴｒｅｆＤを有する。ＮＭＯＳトランジスタＴｒｅｆＤのドレインがビット線ＢＬに接続され、これらのソースおよびゲートが接地されている。ＮＭＯＳトランジスタＴｒｅｆＤは、常時オフ状態であるため直接動作に関係しないが、ビット線ＢＬの負荷容量を参照ビット線ＢＬｒｅｆの負荷容量と揃えることを意図して設けられている。
【００１７】
プルアップ回路３３は、ドレインがビット線ＢＬに接続されたＰＭＯＳトランジスタＴＰと、ドレインが参照ビット線ＢＬｒｅｆに接続されたＰＭＯＳトランジスタＴＰｒｅｆと、を有する。これらのＰＭＯＳトランジスタＴＰ，ＴＰｒｅｆはプルアップトランジスタと称され、そのゲートが接地され、ソースが電源電圧Ｖｄｄの供給線に接続されている。
【００１８】
電圧センスアンプ３２は、ビット線ＢＬおよび参照ビット線ＢＬｒｅｆに接続され、動作時のビット線電圧（検出電圧）Ｖｂｌを、動作時の参照ビット線電圧（参照電圧）Ｖｒｅｆと比較し、電源電圧レベルの信号に増幅し、これにより比較結果に応じたマルチヒット信号Ｓ３を出力する回路である。
【００１９】
電圧センスアンプ回路３２としては、例えば図３（Ａ）または図３（Ｂ）に示す回路構成が採用できる。
図３（Ａ）に、いわゆるラッチ型センスアンプを示す。このセンスアンプは、２つのＰＭＯＳトランジスタＰ１，Ｐ２と２つのＮＭＯＳトランジスタＮ１，Ｎ２とからなるラッチ回路を有する。ラッチ回路のＮＭＯＳトランジスタＮ１と接地電位との間に、ＮＭＯＳトランジスタＮ３とＮ５が直列接続され、ＮＭＯＳトランジスタＮ２と接地電位との間にＮＭＯＳトランジスタＮ４とＮ５が直列接続されている。ドレインがＮＭＯＳトランジスタＮ３とＮ４の各ソースに接続され、ソースが接地された共有のＮＭＯＳトランジスタＮ５は、ゲートにセンスアンプイネーブル信号ＳＡｅｎが入力されることにより、動作時に常時オンする。ＮＭＯＳトランジスタＮ３とＮ４は入力トランジスタであり、ＮＭＯＳトランジスタＮ３のゲートに第１の入力ＩＮ１としてビット線電圧（検出電圧）Ｖｂｌが印加され、ＮＭＯＳトランジスタＮ４のゲートに第２の入力ＩＮ２として参照ビット線電圧（参照電圧）Ｖｒｅｆが印加される。
【００２０】
図３（Ｂ）に、いわゆるカレントミラー型センスアンプを示す。このセンスアンプは、カレントミラー型ダイナミック負荷を構成する２つのＰＭＯＳトランジスタＰ３とＰ４、３つのＮＭＯＳトランジスタＮ６〜Ｎ８とからなる。トランジスタＮ６とＮ７は入力用、トランジスタＮ８は電流制御用である。トランジスタＮ８のソースが接地されている。電源電圧Ｖｄｄの供給線とトランジスタＮ８のドレインとの間に、トランジスタＰ３とＮ６が縦続接続され、これと並列に、トランジスタＰ４とＮ７が縦続接続されている。トランジスタＰ３，Ｐ４およびＮ８のゲートが、トランジスタＰ３とＮ６の接続中点に接続されている。
【００２１】
このように構成されるマルチヒット検出回路に、入力ＩＮ１〜ＩＮｎが印加され、その論理が確定した時点でタイミング信号Ｓｔをローからハイにする。
【００２２】
このときの、ビット線ＢＬおよび参照ビット線ＢＬｒｅｆの電圧変化の波形を、図４に示す。
参照ビット線ＢＬｒｅｆの電圧（参照電圧Ｖｒｅｆ）は、オン電流がＩｎ×Ｔの参照トランジスタＴｒｅｆにより引き下げられる一方で、プルアップトランジスタＴＰｒｅｆから供給されるプルアップ電流Ｉｐにより上昇しようとする。参照電圧Ｖｒｅｆは、Ｔ倍のオン電流Ｉｎ×Ｔ（１＜Ｔ＜２）およびプルアップ電流Ｉｐを用い、次式（１）のように表される。
【数１】
Ｖｒｅｆ＝Ｖｄｄ×Ｉｐ／（Ｔ×Ｉｎ＋Ｉｐ）…（１）
【００２３】
一方、ビット線側の電圧は、入力ＩＮ１からＩＮｎの中のハイレベルの入力信号の個数により、以下のように決まる。
【００２４】
ハイレベルの入力信号の個数が１の時、ビット線ＢＬの電圧（検出電圧Ｖｂｌ）は、ハイレベルの信号に対応した１つのトランジスタＴｘ（１≦ｘ≦Ｎ）のオン電流Ｉｎにより引き下げられる一方で、プルアップトランジスタＴＰから供給されるプルアップ電流Ｉｐにより上昇しようとする。検出電圧Ｖｂｌは、プリチャージ電圧を電源電圧Ｖｄｄとしたとき、オン電流Ｉｎおよびプルアップ電流Ｉｐを用い、次式（２）のように表される。
【数２】
Ｖｂｌ＝Ｖｄｄ×Ｉｐ／（Ｉｎ＋Ｉｐ）…（２）
【００２５】
上記式（１）および式（２）より、このときの検出電圧Ｖｂｌは参照電圧Ｖｒｅｆより大きくなる。この関係を、図４において破線（１Ｈｉｇｈ時の検出電圧Ｖｂｌ）と実線（参照電圧Ｖｒｅｆ）により示す。
【００２６】
ハイレベルの入力信号の個数が複数Ｋ（２≦Ｋ≦Ｎ）の時、ビット線ＢＬの電圧（検出電圧Ｖｂｌ）は、ハイレベルの信号に対応したＫ個のトランジスタのオン電流Ｉｎ×Ｋにより引き下げられる一方で、プルアップトランジスタＴＰから供給されるプルアップ電流Ｉｐにより上昇しようとする。検出電圧Ｖｂｌは、プリチャージ電圧を電源電圧Ｖｄｄとしたとき、Ｋ（２≦Ｋ≦Ｎ）倍のオン電流Ｉｎ×Ｋおよびプルアップ電流Ｉｐを用い、次式（３）のように表される。
【数３】
Ｖｂｌ＝Ｖｄｄ×Ｉｐ／（Ｋ×Ｉｎ＋Ｉｐ）…（３）
上記式（１）および式（３）より、このときの検出電圧Ｖｂｌは参照電圧Ｖｒｅｆより小さくなる。図４において、一点破線によりハイレベルの信号数が２（２ Ｈｉｇｈ）の時の検出電圧Ｖｂｌを示し、二点破線によりハイレベルの信号数がＮ（Ｎ Ｈｉｇｈ）の時の検出電圧Ｖｂｌを示す。ハイレベルの信号数がＫ個の場合、この２つの電圧の中間の検出電圧をとる。
【００２７】
以上のように、参照トランジスタＴｒｅｆを流れる電流の係数Ｔを１＜Ｔ＜２に設定することによって、Ｎ個の入力信号のうちハイレベルの信号数が２未満の時は、ビット線の電位Ｖｂｌは参照電圧Ｖｒｅｆより高くなり、ハイレベルの信号数が２以上の時は、ビット線の電位Ｖｂｌは参照電圧Ｖｒｅｆより低くなる。このビット線と参照ビット線間の電圧差を電圧センスアンプ３２により増幅すると、ハイレベルの入力が複数の場合のみハイレベルとなるようなマルチヒット信号Ｓ３を、電圧センスアンプ３２から出力させることができ、これによりマルチヒットの検出が可能となる。
【００２８】
ところで、図３（Ａ）（または図３（Ｂ））に示すセンスアンプは、入力をＮＭＯＳゲート、即ちＮＭＯＳトランジスタＮ３とＮ４（またはＮ６とＮ７）のゲートで受けている。このため、これらの入力トランジスタは、ソース・ドレイン電流Ｉｄｓがほぼゲート電圧のみで決まるように飽和領域で動くのが望ましい。
【００２９】
図５は、カレントミラー型センスアンプのゲイン特性を示すグラフである。図５において、横軸はセンスアンプ入力の直流（ＤＣ）電圧レベルを示し、縦軸は、入力電圧（ビット線電圧Ｖｂｌおよび参照電圧Ｖｒｅｆ）と出力電圧を示す。センスアンプの入力電圧が電源電圧Ｖｄｄ近傍であると、図３（Ｂ）に示すセンスアンプの入力トランジスタＮ６およびＮ７が線形領域で動作することになる。このため、センスアンプのゲインが、入力信号のＤＣレベルが電源電圧Ｖｄｄに近づくにつれて急激に低下する。
一方、ラッチ型センスアンプの場合、一般に入力信号のＤＣレベルが電源電圧Ｖｄｄ近傍のときは、入力信号のＤＣレベルＶｄｄ／２程度の時と比較して、センスアンプが正しく出力するためには、より大きな入力電位差（図５の“ｄｅｌｔａ １”に相当する電位差）を必要とする。
このように、一般的な電圧センスアンプは、電源電圧レベルの電位差を大きな振幅にまで一気に増幅することは、あまり望ましくない。
【００３０】
ここで、本実施の形態の比較例として、一般的なＳＲＡＭのデータ読み出し時のセンシング動作を考える。
図６（Ａ）は、ＳＲＡＭのセンスアンプ構成を示すブロック図である。また、図６（Ｂ）は、ＳＲＡＭのデータ読み出し時のビット線電位の時間変化を示すグラフである。ＳＲＡＭの場合、電位がＶｄｄとＶｄｄ−ΔＶであるビット線対の電位差を増幅するが、センスアンプの入力電圧が電源電圧Ｖｄｄ近傍であるため、センスアンプを２段で使う場合が多い。このとき１段目のセンスアンプ（１ｓｔ Ｓ．Ａ．）は多少増幅も行なうが、主に差動信号をレベルシフトさせるために設けられている。このレベルシフト後の作動信号（ビット線対の電位差）を、２段目のセンスアンプ（２ｎｄ Ｓ．Ａ．）により、電源電圧レベルの大きな振幅の信号に増幅する。２段目のセンスアンプに入力される信号は、１段目のセンスアンプによりレベルシフトおよび増幅がなされていることから、動作が入力トランジスタの飽和領域で行われ、また、入力電位差がある程度大きい。そのため、２段目のセンスアンプの動作が安定する。
【００３１】
本実施の形態では、電圧センスアンプ３２を安定動作させるため、プルアップトランジスタＴＰ，ＴＰｒｅｆのオン電流Ｉｐに、以下のような条件を設けている。
第１に、参照ビット線ＢＬｒｅｆの電位を電圧センスアンプの入力ＮＭＯＳトランジスタＮ３，Ｎ４（またはＮ６，Ｎ７）のしきい値電圧Ｖｔｈｓａより高くする（第１条件）。
第２に、参照ビット線ＢＬｒｅｆの電位を電圧センスアンプの入力ＮＭＯＳトランジスタＮ３，Ｎ４（またはＮ６，Ｎ７）が飽和領域で動作するように設定する（第２条件）。
【００３２】
上記第１条件を式で表すと、次式（４）のようになる。
【数４】
Ｖｄｄ×Ｉｐ／（Ｔ×Ｉｎ＋Ｉｐ）≧Ｖｔｈｓａ…（４）
また、入力ＮＭＯＳトランジスタＮ３，Ｎ４（またはＮ６，Ｎ７）の線形領域と飽和領域の境界を、例えばＶｄｓ＝Ｖｇｓ−Ｖｔｈｓａとすると（Ｖｄｓ：ソース・ドレイン間電圧、Ｖｇｓ：ソース・ゲート間電圧）、上記第２条件は、次式（５）のように表すことができる。
【数５】
Ｖｄｄ×Ｉｐ／（Ｔ×Ｉｎ＋Ｉｐ）≦Ｖｄｄ−Ｖｔｈｓａ…（５）
これらの式で、Ｔは前述したように１＜Ｔ＜２を満たす係数である。
【００３３】
上記式（４）と式（５）より、次式（６）が成り立つ。
【数６】
Ｖｔｈｓａ／Ｖｄｄ≦Ｉｐ／（Ｔ×Ｉｎ＋Ｉｐ）
≦（Ｖｄｄ−Ｖｔｈｓａ）／Ｖｄｄ …（６）
【００３４】
上記式（６）を満たすようなプルアップＰＭＯＳトランジスタのオン電流Ｉｐを設定すれば、センスアンプ１段で安定動作が可能なマルチヒット検出回路が実現できる。なお、プルアップトランジスタのオン電流Ｉｐの調整範囲を拡大するために、例えば各トランジスタＴ１〜Ｔｎのサイズを予め変えることにより、第１の電圧生成回路の各トランジスタＴ１〜Ｔｎのオン電流Ｉｎを最適化してもよい。
【００３５】
本発明の実施の形態によれば、以下の利益が得られる。
第１に、回路素子数が少なく回路面積が小さいマルチヒット検出回路が実現できる。特に、入力数が多い場合、従来のロジック回路構成の場合より回路素子数が格段に少なく、占有面積が非常に小さいマルチヒット検出回路が実現できる。２つの信号線、即ちビット線ＢＬと参照ビット線ＢＬｒｅｆに沿って回路素子が配置できるので、特にＣＡＭのマルチヒット検出回路に適したレイアウトが可能である。
レベル調整回路としてプルアップ回路３３を有していることから、ビット線ＢＬおよび参照ビット線ＢＬｒｅｆのＤＣレベルを電圧センスアンプ３２が安定動作する領域にシフトさせ、結果として、センスアンプ１段で安定な動作が保証できる。
【００３６】
【発明の効果】
本発明によれば、入力数を増やした場合でも素子数の急激な増大を抑制でき、また、レイアウト面積もあまり増えないマルチヒット検出回路と、これを用いた内容アドレス可能メモリ装置とを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＣＡＭの概略構成を示すブロック図である。
【図２】本発明の実施の形態に係る、入力がＮ個のマルチヒット検出回路の回路図である。
【図３】（Ａ）および（Ｂ）は、電圧センスアンプ回路の構成例を示す回路図である。
【図４】ビット線および参照ビット線の電圧変化の波形図である。
【図５】カレントミラー型センスアンプのゲイン特性を示すグラフである。
【図６】（Ａ）はＳＲＡＭのセンスアンプ構成を示すブロック図である。（Ｂ）は、ＳＲＡＭのデータ読み出し時のビット線電位の時間変化を示すグラフである。
【図７】（Ａ）および（Ｂ）は、マルチヒット検出回路を論理ゲート素子を用いて形成した場合の回路ブロック図である。
【符号の説明】
１…ＣＡＭセルアレイ、２…グローバル・マスク・レジスタ、３…マルチヒット検出回路、３Ａ…第１の電圧生成回路、３Ｂ…第２の電圧生成回路、４…プライオリティ・エンコーダ、３０−１〜３０−ｎ，３１…アンドゲート素子、３２…比較回路としての電圧センスアンプ、３３…レベル調整回路としてのプルアップ回路、ＢＬ…検出線としてのビット線、ＢＬｒｅｆ…参照ビット線、Ｔ１〜Ｔｎ，Ｔｒｅｆ…定電流源としてのＮＭＯＳトランジスタ、ＴＰ，ＴＰｒｅｆ…プルアップトランジスタ、ＴＤ１〜ＴＤｎ，ＴｒｅｆＤ…負荷容量を調整するためのトランジスタ、Ｖｂｌ…検出電圧、Ｖｒｅｆ…参照電圧。
Claims (6)
- 複数の入力のうちハイレベルの入力の数に応じて検出線の電位をレベル変化させ、検出電圧を生成する第１の電圧生成回路と、
前記ハイレベルの入力数がＫ（Ｋ：２以上の整数）とＫ−１との場合で、前記検出電圧との電圧の大小関係が逆転する値の参照電圧を生成する第２の電圧生成回路と、
前記検出電圧と前記参照電圧とを比較し、前記ハイレベルの入力数がＫ以上の場合にマルチヒット信号を出力する比較回路と、
を有するマルチヒット検出回路。 - 前記第１の電圧生成回路は、前記検出線に並列に接続され、対応する前記入力が所定レベルである場合にそれぞれ一定電流が流れる複数の定電流源を含み、
前記第２の電圧生成回路は、前記参照電圧の出力線に接続され、上記第１の電圧生成回路に入力が印加されたときに、前記一定電流の１倍より大きく２倍より小さい一定の参照電流が流れる参照電流源を含む
請求項１に記載のマルチヒット検出回路。 - 前記第１の電圧生成回路の前記検出線と前記第２の電圧供給回路の出力線とに接続され、前記検出電圧および前記参照電圧を前記比較回路に適合した電圧レベルに調整するレベル調整回路を、
さらに有する請求項１に記載のマルチヒット検出回路。 - 検索データを入力し、入力した検索データと格納データとを比較し、データ内容が同じときは前記格納データのアドレスを出力する内容アドレス検索が可能なメモリセルアレイと、
前記メモリセルアレイから出力されるアドレスが複数の場合にマルチヒット信号を出力するマルチヒット検出回路と、を有する内容アドレス可能メモリ装置であって、
前記マルチヒット検出回路が、
前記メモリセルアレイから出力されるアドレスの数に応じて検出線の電位をレベル変化させ、検出電圧を生成する第１の電圧生成回路と、
前記メモリセルアレイから出力されるアドレスの数が２と１の場合で、前記検出電圧との電圧の大小関係が逆転する値の参照電圧を生成する第２の電圧生成回路と、
前記検出電圧と前記参照電圧とを比較し、前記所定レベルの入力数が複数の場合に前記マルチヒット信号を出力する比較回路と、
を有する内容アドレス可能メモリ装置。 - 前記第１の電圧生成回路は、前記検出線に並列に接続され、対応する前記入力が所定レベルである場合にそれぞれ一定電流が流れる複数の定電流源を含み、
前記第２の電圧生成回路は、前記参照電圧の出力線に接続され、上記第１の電圧生成回路に入力が印加されたときに、前記一定電流の１倍より大きく２倍より小さい一定電流が流れる定電流源を含む
請求項４に記載の内容アドレス可能メモリ装置。 - 前記第１の電圧生成回路の前記検出線と前記第２の電圧供給回路の出力線とに接続され、前記検出電圧および前記参照電圧を前記比較回路に適合した電圧レベルに調整するレベル調整回路を、
さらに有する請求項４に記載の内容アドレス可能メモリ装置。
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