JP2008217844A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】抵抗性クロスポイントセルアレイでは、読み出し時に選択したメモリセル以外に無数の寄生電流経路が生じる。この寄生電流の総和は、選択したメモリセルの電流よりもかなり大きいため、選択したメモリセルに記憶されているデータの判別を困難にしている。
【解決手段】抵抗性クロスポイントセルアレイ１０１内のメモリセルに記憶されているデータを判別するにあたり、異なる２つの既知の抵抗値を持つ２つの参照セル（例えば“０”データと“１”データ）９１７，９１８を設け、選択セル１０７と“０”データの参照セル９１７との電流差と、選択セル１０７と“１”データの参照セル９１８との電流差とを比較する。選択セル１０７と同じく寄生電流を有し、かつ“０”データ／“１”データが判明している参照セル９１７，９１８の電流と比較することにより、寄生電流の影響を抑制したデータの判別が可能となる。
【選択図】図９

Description

本発明は、抵抗性クロスポイントセルアレイに関し、該アレイ内のメモリセルに記憶されているデータを高い信頼性にて判別するための技術に関するものである。

磁気ランダムアクセスメモリ（Magnetic Random Access Memory：以下、ＭＲＡＭという）や抵抗性ランダムアクセスメモリ（Resistive Random Access Memory：以下、ＲｅＲＡＭという）は、高速書き込みが可能であり、かつ大きな書き換え回数を有する不揮発性メモリとして注目を集めている。以下、ＭＲＡＭについて説明する。

典型的なＭＲＡＭは、複数のメモリセルのアレイを含むものとなる。ワード線は各メモリの各行に沿って延び、ビット線は各列に沿って延びる。各メモリセルはワード線とビット線の交点に位置する。

メモリセルは、１ビットの情報を磁気の向きとして記憶する。各メモリセルの磁化は、所与の時間において、安定した２つの向きのうち何れか一方をとる。そのような安定した２つの向きが論理値「０」と「１」を表す。

磁化の向きは、スピン依存型トンネル接合デバイスのようにメモリセルの抵抗に影響を及ぼす。例えば、磁化の向きが平行である場合には、メモリセルの抵抗は第１の値Ｒとなり、磁化の向きが平行から逆平行へと変化した場合には、メモリセルの抵抗は第２の値Ｒ＋ΔＲへと増大する。選択されたメモリセルの磁化の向き、すなわちメモリセルの論理状態は、該選択されたメモリセルの抵抗を検知することにより読み取ることができる。

ＭＲＡＭのメモリセルの構成として、磁気抵抗素子がアクセストランジスタを介してビット線に接続される構成と、磁気抵抗素子が直接ワード線及びビット線に接続される構成とが知られている。後者は、メモリセルの選択性において前者に劣るものの、高集積化に適している点で有力な構成である。後者のメモリセルで構成されるアレイは、クロスポイントセルアレイとして知られている。

クロスポイントセルアレイを採用したＭＲＡＭのメモリセルのデータ判別の信頼性を損ねる要因として、寄生電流（又はスニークパス電流）が挙げられる。クロスポイントセルアレイに含まれるメモリセルは、多数の並列な経路によって結ばれている。スニークパス電流とは、この並列な経路を介して読み出し対象のメモリセルを通過せずに流れる電流のことである。スニークパス電流は、メモリセルに記憶されたデータを判別するときに、メモリセルの抵抗を正確に検知することを妨げる。

スニークパス電流による影響を抑制してクロスポイントセルアレイのメモリセルの抵抗を高い信頼性で検知する技術が提案されている。この技術は、ＭＲＡＭ中のメモリセルについての読み出し動作時に、選択されたビット線と選択されていないビット線（又は選択されていないワード線）とに等しい電位を印加するものである（特許文献１参照）。

ところが、この技術では、選択されたビット線と選択されていないビット線（又は選択されていないワード線）とに印加される電位が高精度で一致することが要求され、あまり実用的でない。そこで、他の従来技術によれば、選択セルに流れる電流からダミーセル又は参照セルに流れる電流を差し引くことにより、スニークパス電流による影響を抑制する（特許文献２参照）。

図１０は、ダミーセルを用いた従来のＭＲＡＭの回路構成例を示す図である。当該ＭＲＡＭは、クロスポイントセルアレイ１００１と、ｘ方向及びｙ方向に並んで配置されたメモリセル１００２と、ｙ方向に延設されたビット線１００４と、更にｙ方向に並んで配置されたダミーセル１００８と、ｙ方向に延設されたダミービット線１００９とを含む。ダミーセル１００８はワード線１００３とダミービット線１００９との交点に配置され、ダミーセル１００８のそれぞれは該ダミーセル１００８において交差する１つのワード線１００３とダミービット線１００９との間に介設されている。ダミーセル１００８には“１”又は“０”のうちのいずれかのデータが書き込まれる。ダミーセル１００８は、その状態が一定であることが重要であり、データが書き込まれている必要は必ずしもない。ダミーセル１００８は、メモリセル１００２に流れる電流のオフセット成分を除去するのに寄与し、読み出し時のＳＮ比を高める効果がある。

クロスポイントセルアレイ１００１は、更にＸセレクタ１０１１、第１Ｙセレクタ１０１２、及び第２Ｙセレクタ１０１３を含む。Ｘセレクタ１０１１は、ワード線１００３に接続され、ワード線１００３のうちから選択ワード線を選択する。第１Ｙセレクタ１０１２、及び第２Ｙセレクタ１０１３は、ビット線１００４に接続され、ビット線１００４のうちから選択ビット線を選択する。メモリセル１００２のうちの選択ワード線と選択ビット線とに接続されているメモリセルが、選択セル１００２ａとして選択される。更にダミーセル１００８のうちの選択ワード線に接続されているダミーセルが、選択ダミーセル１００８ａとして選択される。選択ダミーセル１００８ａは、選択セル１００２ａに流れる電流のオフセット成分を除去するのに使用される。

選択セル１００２ａの記憶データの判別は、読み出し回路１０１６によって行われる。読み出し回路１０１６は、選択セル１００２ａの記憶データを判別するとき、選択ビット線とダミービット線１００９とに、第２電源線１０１５の電位Ｖ２に実質的に同一である電位Ｖ２’を供給する。一方、Ｘセレクタ１０１１は、第１電源線１０１４の電位Ｖ１を選択ワード線に印加する。選択ビット線への電位Ｖ２’の印加により、選択ビット線と選択ワード線との間には、電位Ｖ２’−Ｖ１が印加され、選択ビット線には電流Ｉｓが流れる。一方、ダミービット線１００９と選択ワード線との間にも電位Ｖ２’−Ｖ１が印加され、ダミービット線１００９には電流Ｉｃが流れる。非選択ビット線に印加される電位Ｖ２と、選択ビット線及びダミービット線１００９に印加される電位Ｖ２’とが実質的に一致することにより、クロスポイントセルアレイ１００１を流れるスニークパス電流が低減される。読み出し回路１０１６は、選択ビット線を流れる電流Ｉｓとダミービット線１００９を流れる電流Ｉｃとの差Ｉｓ−Ｉｃに基づいて選択セル１００２ａに記憶されているデータを判別する。

読み出し回路１０１６は、減算回路１０１７と、Ｉ−Ｖ変換回路１０１８と、電圧保持回路１０１９と、比較器１０２０とにより実現される。減算回路１０１７は、第２Ｙセレクタ１０１３を介して、選択ビット線及びダミービット線１００９に接続され、選択ビット線を流れる検知電流Ｉｓから、ダミービット線１００９を流れるオフセット成分電流Ｉｃを減じた電流Ｉｓ−Ｉｃを生成する。Ｉ−Ｖ変換回路１０１８は、減算回路１０１７が出力する電流Ｉｓ−Ｉｃを電圧に変換して出力する。Ｉ−Ｖ変換回路１０１８の出力は、電圧保持回路１０１９と比較器１０２０との入力に接続される。電圧保持回路１０１９は、選択セル１００２ａの記憶データに対応してＩ−Ｖ変換回路１０１８が出力する電圧を取り込んで保持し、保持している電圧を第１読み出し電圧Ｖｐ１として出力する。次に、選択セル１００２ａに“０”データが書き込まれ、この“０”データに対応してＩ−Ｖ変換回路１０１８が出力する電圧が第２読み出し電圧Ｖｐ２とされる。比較器１０２０は、電圧保持回路１０１９が出力する第１読み出し電圧Ｖｐ１と、Ｉ−Ｖ変換回路１０１８が出力する第２読み出し電圧Ｖｐ２とを比較して、選択セル１００２ａの元の記憶データを判別し、当該元の記憶データに対応したデータ信号ＳＡＯＵＴを生成する。更に、元の記憶データが“１”であると判断された場合には、選択セル１００２ａに対して“１”データを書き込むという再書き込み動作が行われる。
特開２００２−８３６９号公報 特開２００４−３９１５０号公報

図１０を用いて説明した従来のＭＲＡＭでは、選択ビット線に流れる電流Ｉｓとダミービット線１００９を流れる電流Ｉｃとにそれぞれ含まれるオフセット成分が近い大きさを有することが重要である。オフセット成分は、主としてスニークパス電流に起因する電流成分であり、その大きさは周囲のメモリセルの状態によって変化する。よって、選択ビット線を流れる電流Ｉｓとダミービット線１００９を流れる電流Ｉｃとにそれぞれ含まれるオフセット成分は差を有し、オフセット成分の差が大きくなると誤読み出しを発生させる。更に、オフセット成分の差を小さくするためには、クロスポイントセルアレイ１００１内にダミーセル１００８を多く配置する必要があり、セル面積を増大させる。

一方、一定の参照電流を以て抵抗性クロスポイントセルアレイ内のメモリセルに記憶されているデータを判別することとすると、次に図１１（ａ）〜（ｃ）を用いて説明するように誤読み出しが発生する。

図１１（ａ）〜（ｃ）は、従来の不揮発性半導体記憶装置のメモリセル電流Ｉｓの変化を示す図であり、横軸をメモリセル電流、縦軸をメモリセル数としたメモリセル電流の分布である。図１１（ａ）は、スニークパス電流のない状態におけるメモリセル電流の分布を示す。図１１（ａ）の１１０１は“０”データのメモリセル電流の分布、１１０２は“１”データのメモリセル電流の分布、Ｉｒは一定の参照電流である。

図１１（ｂ）及び（ｃ）は、スニークパス電流のある状態におけるメモリセル電流の分布を示す図である。図１１（ｂ）及び（ｃ）は、順にスニークパス電流が大きくなる様を示し、スニークパス電流の増加によりメモリセル電流が増加する。図１１（ｂ）及び（ｃ）の１１０３及び１１０５は“０”データのメモリセル電流の分布、１１０４及び１１０６は“１”データのメモリセル電流の分布である。

図１１（ａ）に示されているように、ある参照電流Ｉｒよりもメモリセル電流が小さければ“０”データと判別し、当該参照電流Ｉｒよりもメモリセル電流が大きければ“１”データと判別する。図１１（ａ）に示されるようなスニークパス電流のない状態、及び図１１（ｂ）に示されるようなスニークパス電流の小さい状態であれば、メモリセルの記憶データを正しく判別することができる。しかし、図１１（ｃ）に示されるようなスニークパス電流の大きい状態になると、“０”データを“１”データと判別し、誤読み出しが発生する。

本発明の目的は、スニークパス電流の影響を排除して、抵抗性クロスポイントセルアレイ内のメモリセルに記憶されているデータを高い信頼性にて判別するための技術を提供することにある。

上記目的を達成するため、本発明では、抵抗性クロスポイントセルアレイ内のメモリセルに記憶されているデータを判別するにあたり、異なる２つの参照電流（第１の参照電流と第２の参照電流）を設け、選択セルと第１の参照電流との電流差と、選択セルと第２の参照電流との電流差とを比較することにより、実施することとしたものである。

又は、異なる２つの既知の抵抗値を持つ２つの参照セル（例えば“０”データと“１”データ）を設け、選択セルと“０”データの参照セルとの電流差と、選択セルと“１”データの参照セルとの電流差とを比較することにより、実施することとしたものである。

本発明の他の実施形態及び利点は、本発明の原理を例示する図面に関連して行われる以下の詳細な説明により明らかにする。

本発明により、スニークパス電流の影響を抑制でき、抵抗性クロスポイントセルアレイ内のメモリセルに記憶されているデータを高い信頼性にて判別することが可能となる。

以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下で述べる全ての不揮発性半導体記憶装置のメモリセルは、抵抗性クロスポイントセルアレイを有するものである。なお、抵抗性クロスポイントセルアレイは、ＭＲＡＭ、ＲｅＲＡＭに限定されるものではない。

《第１の実施形態》
図１は、本発明の第１の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。図１の１０１はクロスポイントセルアレイ、１０２はメモリセル、１０３はワード線、１０４はビット線、１０５は選択ワード線、１０６は選択ビット線、１０７は選択セル、１０８は第１デコード回路、１０９は第２デコード回路、１１０は第１参照電流生成回路、１１１は第２参照電流生成回路、１１２は読み出し回路である。

図１に示されているように、クロスポイントセルアレイ１０１は、ワード線１０３と、ビット線１０４とを含む。メモリセル１０２は、ワード線１０３とビット線１０４との交点に配置され、ワード線１０３とビット線１０４との間に介設されている。

第１デコード回路１０８は、ワード線１０３が接続され、ワード線１０３のうちから選択ワード線１０５を選択する。第２デコード回路１０９は、ビット線１０４が接続され、ビット線１０４のうちから選択ビット線１０６を選択する。選択セル１０７は、選択ワード線１０５と選択ビット線１０６に接続されたメモリセルである。読み出し時において、第１デコード回路１０８は、ワード線１０３のうちの選択ワード線１０５を接地し、非選択のワード線をフローティング状態（ＨｉＺ状態）にする。第２のデコード回路１０９は、ビット線１０４のうちの選択ビット線１０６を読み出し回路１１２に接続し、非選択のビット線を読み出し回路１１２から切り離す。

選択セル１０７の記憶データの判別は、読み出し回路１１２によって行われる。読み出し回路１１２は、第２デコード回路１０９と、第１参照電流生成回路１１０と、第２参照電流生成回路１１１とが接続される。読み出し回路１１２は、選択セル１０７の記憶データを判別するとき、選択ビット線１０６に電位Ｖｓを供給する。選択ビット線１０６への電位Ｖｓの印加により、選択ビット線１０６と選択ワード線１０５との間には電位Ｖｓが印加され、選択ビット線１０６には電流Ｉｍが流れる。

選択ビット線１０６に流れる電流Ｉｍは、以下に述べられるような成分を有する電流である。選択セル１０７の抵抗は、この選択セル１０７が記憶しているデータに応じて変化するから、選択ビット線１０６を流れる電流Ｉｍは、選択セル１０７に記憶されているデータに対応して変化するデータ対応成分を含んでいる。また、電流Ｉｍは、データ対応成分に加え、選択セル１０７に記憶されているデータに対応した電流成分ではないオフセット成分を含む。オフセット成分は、主としてスニークパス電流に起因する電流成分である。クロスポイントセルアレイ１０１は、スニークパス電流が通る経路を多数有しているため、このオフセット成分は、実際には、データ対応成分よりも極めて大きい。したがって、電流Ｉｍ自体のＳＮ比は大きくない。

第１参照電流生成回路１１０は、第１参照電流Ｉｒ１を発生させ、第２参照電流生成回路１１１は、Ｉｒ１よりも大きい値を持つ第２参照電流Ｉｒ２を発生させる。読み出し回路１１２は、選択ビット線１０６に流れる電流Ｉｍと第１参照電流Ｉｒ１との差Ｉｍ−Ｉｒ１と、選択ビット線１０６に流れる電流Ｉｍと第２参照電流Ｉｒ２との差Ｉｍ−Ｉｒ２とを比較することにより、選択セル１０７の記憶データを判別する。

図２（ａ）〜（ｃ）は、本発明の第１の実施形態における不揮発性半導体記憶装置のメモリセル電流の変化を示す図であって、横軸をメモリセル電流、縦軸をメモリセル数としたメモリセル電流の分布である。図２（ａ）は、スニークパス電流のない状態におけるメモリセル電流の分布を示す図である。図２（ａ）の２０１は“０”データのメモリセル電流の分布、２０２は“１”データのメモリセル電流の分布、Ｉｒ１は第１参照電流、Ｉｒ２は第２参照電流である。

図２（ｂ）及び（ｃ）は、スニークパス電流のある状態におけるメモリセル電流の分布を示す図である。図２（ｂ）及び（ｃ）は、順にスニークパス電流が大きくなる様を示し、スニークパス電流の増加によりメモリセル電流が増加する。図２（ｂ）及び（ｃ）の２０３及び２０５は“０”データのメモリセル電流の分布、２０４及び２０６は“１”データのメモリセル電流の分布である。

本発明の第１の実施形態における不揮発性半導体記憶装置の読み出し方法は、図２（ａ）に示されているように、第１参照電流Ｉｒ１とメモリセル電流との差と、第２参照電流Ｉｒ２とメモリセル電流との差とを比較し、第１参照電流Ｉｒ１との差の方が小さければ“０”データと判別し、第２参照電流Ｉｒ２との差の方が小さければ“１”データと判別する。図２（ａ）に示されるようなスニークパス電流のない状態、及び図２（ｂ）に示されるようなスニークパス電流の小さい状態に加え、図２（ｃ）に示されるようなスニークパス電流の大きい状態おいても誤読み出しが発生せず、メモリセルの記憶データを正しく判別することができる。

《第２の実施形態》
図３は、本発明の第２の実施形態における不揮発性半導体記憶装置の回路構成を示す図で、図１の読み出し回路１１２の詳細な回路構成を示している。図３の３１３は参照電流選択回路、３１４は電流差信号生成回路、３１５はＩ−Ｖ変換回路、３１６は電位保持回路、３１７は判別回路である。

図３に示されているように、電流差信号生成回路３１４は、第２デコード回路１０９を介して選択ビット線１０６が接続され、更に参照電流選択回路３１３を介して第１参照電流生成回路１１０と第２参照電流生成回路１１１とが接続される。Ｉ−Ｖ変換回路３１５は、電流差信号生成回路３１４が接続される。判別回路３１７は、Ｉ−Ｖ変換回路３１５が接続され、更に電位保持回路３１６を介してＩ−Ｖ変換回路３１５が接続される。

次に、図３を用いて読み出し動作について説明する。第１読み出し動作期間において、参照電流選択回路３１３は、第１参照電流生成回路１１０を電流差信号生成回路３１４へ接続し、電流差信号生成回路３１４は、選択ビット線１０６に流れる電流Ｉｍと第１参照電流Ｉｒ１との差Ｉｍ−Ｉｒ１に対応する電流差信号を生成する。Ｉ−Ｖ変換回路３１５は、電流差信号生成回路３１４が出力する電流差信号を電圧に変換して出力する電流−電圧増幅器である。電位保持回路３１６は、Ｉ−Ｖ変換回路３１５が出力する電圧を取り込んで保持し、保持している電圧を出力する機能を有する。

第２読み出し動作期間において、参照電流選択回路３１３は、第２参照電流生成回路１１１を電流差信号生成回路３１４へ接続し、電流差信号生成回路３１４は、選択ビット線１０６に流れる電流Ｉｍと第２参照電流Ｉｒ２との差Ｉｍ−Ｉｒ２に対応する電流差信号を生成する。Ｉ−Ｖ変換回路３１５は、電流差信号生成回路３１４が出力する電流差信号を電圧に変換して出力する電流−電圧増幅器である。判別回路３１７は、Ｉ−Ｖ変換回路３１５が出力する電圧と、電位保持回路３１６が出力する電圧とを比較して、選択セル１０７の記憶データを判別する。

図３の回路構成と２回の読み出し動作（第１読み出し動作と第２読み出し動作）とによって、読み出し回路１１２は、選択ビット線１０６に流れる電流Ｉｍと第１参照電流Ｉｒ１との差Ｉｍ−Ｉｒ１と、選択ビット線１０６に流れる電流Ｉｍと第２参照電流Ｉｒ２との差Ｉｍ−Ｉｒ２とを比較し、選択セル１０７の記憶データを判別することができる。

《第３の実施形態》
図４は、本発明の第３の実施形態における不揮発性半導体記憶装置の回路構成を示す図で、図１の読み出し回路１１２の詳細な回路構成を示している。図４の４１３は第１電流差信号生成回路、４１４は第２電流差信号生成回路、４１５は第１Ｉ−Ｖ変換回路、４１６は第２Ｉ−Ｖ変換回路、４１７は判別回路である。

図４に示されているように、第１電流差信号生成回路４１３は、第２デコード回路１０９を介して選択ビット線１０６が接続され、更に第１参照電流生成回路１１０が接続される。第２電流差信号生成回路４１４は、第２デコード回路１０９を介して選択ビット線１０６が接続され、更に第２参照電流生成回路１１１が接続される。第１Ｉ−Ｖ変換回路４１５は、第１電流差信号生成回路４１３が接続される。第２Ｉ−Ｖ変換回路４１６は、第２電流差信号生成回路４１４が接続される。判別回路４１７は、第１Ｉ−Ｖ変換回路４１６と第２Ｉ−Ｖ変換回路４１７とが接続される。

次に、図４を用いて読み出し動作について説明する。第１電流差信号生成回路４１３は、選択ビット線１０６に流れる電流Ｉｍと第１参照電流Ｉｒ１との差Ｉｍ−Ｉｒ１に対応する電流差信号を生成する。第１Ｉ−Ｖ変換回路４１５は、第１電流差信号生成回路４１３が出力する電流差信号を電圧に変換して出力する電流−電圧増幅器である。第２電流差信号生成回路４１４は、選択ビット線１０６に流れる電流Ｉｍと第２参照電流Ｉｒ２との差Ｉｍ−Ｉｒ２に対応する電流差信号を生成する。第２Ｉ−Ｖ変換回路４１６は、第２電流差信号生成回路４１４が出力する電流差信号を電圧に変換して出力する電流−電圧増幅器である。判別回路４１７は、第１Ｉ−Ｖ変換回路４１５が出力する電圧と、第２Ｉ−Ｖ変換回路４１６が出力する電圧とを比較して、選択セル１０７の記憶データを判別する。

図４の回路構成と１回の読み出し動作によって、読み出し回路１１２は、選択ビット線１０６に流れる電流Ｉｍと第１参照電流Ｉｒ１との差Ｉｍ−Ｉｒ１と、選択ビット線１０６に流れる電流Ｉｍと第２参照電流Ｉｒ２との差Ｉｍ−Ｉｒ２とを比較し、選択セル１０７の記憶データを判別することができる。また、第２の実施形態と比較して、２回の読み出し動作が１回になったことで、読み出し時間を短縮することができる。

《第４の実施形態》
図５は、本発明の第４の実施形態における不揮発性半導体記憶装置の回路構成を示す図で、図１の第１参照電流生成回路１１０及び第２参照電流生成回路１１１を詳細に示したものである。図５の５１３は第１参照ワード線、５１４は第２参照ワード線、５１５は第１参照ビット線、５１６は第２参照ビット線、５１７は第１参照セル、５１８は第２参照セルである。

第１参照セル５１７及び第２参照セル５１８は、メモリセル１０２と同等の構成とする。このとき、第１参照セル５１７は、“１”データ又は“０”データを記憶させておき、第２参照セル５１８は、第１参照セル５１７の反転データを記憶させておくことが望ましい。

図５に示されているように、第１参照ワード線５１３と、第２参照ワード線５１４とは接地される。第１参照ビット線５１５は、第１参照セル５１７を介して第１参照ワード線５１３が接続される。第２参照ビット線５１６は、第２参照セル５１８を介して第２参照ワード線５１４が接続される。読み出し回路１１２は、第１参照ビット線５１５と、第２参照ビット線５１６とが接続される。

図５の構成において、第１参照電流Ｉｒ１は、第１参照ワード線５１３と第１参照ビット線５１５との間に電圧を印加することで、第１参照セル５１７に流れる電流である。第２参照電流Ｉｒ２は、第２参照ワード線５１４と第２参照ビット線５１６との間に電圧を印加することで、第２参照セル５１８に流れる電流である。

図５の構成を用いることで、第１参照電流Ｉｒ１と第２参照電流Ｉｒ２とを容易に生成することができる。

《第５の実施形態》
図６は、本発明の第５の実施形態における不揮発性半導体記憶装置の回路構成を示す図で、図１の第１参照電流生成回路１１０及び第２参照電流生成回路１１１を詳細に示したものである。図６の６１３は第１参照ワード線、６１４は第２参照ワード線、６１５は第１参照ビット線、６１６は第２参照ビット線、６１７は第１参照セル、６１８は第２参照セル、６１９は参照ワード線接続回路である。

第１参照セル６１７及び第２参照セル６１８は、メモリセル１０２と同等の構成とする。このとき、第１参照セル６１７は、“１”データ又は“０”データを記憶させておき、第２参照セル６１８は、参照セル６１７の反転データを記憶させておくことが望ましい。

図６に示されているように、参照ワード線接続回路６１９は、ワード線１０３と、第１参照ワード線６１３と、第２参照ワード線６１４とが接続される。第１参照ビット線６１５は、第１参照セル６１７を介して第１参照ワード線６１３が接続される。第２参照ビット線６１６は、第１参照セル６１８を介して第２参照ワード線６１４が接続される。読み出し回路１１２は、第１参照ビット線６１５と、第２参照ビット線６１６とが接続される。

図６の構成において、第１参照電流Ｉｒ１は、第１参照ワード線６１３と第１参照ビット線６１５との間に電圧を印加することで、第１参照セル６１７に流れる電流である。第２参照電流Ｉｒ２は、第２参照ワード線６１４と第２参照ビット線６１６との間に電圧を印加することで、第２参照セル６１８に流れる電流である。

第１読み出し動作期間において、参照ワード線接続回路６１９は、第１参照ワード線６１３をワード線１０３に接続する。第２読み出し動作期間において、参照ワード線接続回路６１９は、第２参照ワード線６１４をワード線１０３に接続する。

図６の構成を用いることで、第１参照電流Ｉｒ１と第２参照電流Ｉｒ２には、選択ビット線１０６を流れる電流Ｉｍと同様に、主としてスニークパス電流に起因するオフセット成分が付加される。読み出し回路１１２は、選択ビット線１０６に流れる電流Ｉｍと第１参照電流Ｉｒ１との差Ｉｍ−Ｉｒ１と、選択ビット線１０６に流れる電流Ｉｍと第２参照電流Ｉｒ２との差Ｉｍ−Ｉｒ２とを比較することにより、選択セル１０７の記憶データを判別するため、スニークパス電流の影響を抑制することができる。

《第６の実施形態》
図７は、本発明の第６の実施形態における不揮発性半導体記憶装置の回路構成を示す図で、図１の第１参照電流生成回路１１０及び第２参照電流生成回路１１１を詳細に示したものである。図７の７１３は選択参照ワード線、７１５は第１参照ビット線、７１６は第２参照ビット線、７１７は第１参照セル、７１８は第２参照セルである。

図７に示されているように、第１参照ビット線７１５は、第１参照セル７１７を介して選択参照ワード線７１３が接続される。第２参照ビット線７１６は、第２参照セル７１８を介して選択参照ワード線７１３が接続される。読み出し回路１１２は、第１参照ビット線７１５と、第２参照ビット線７１６とが接続される。

第１参照セル７１７及び第２参照セル７１８は、メモリセル１０２と同等の構成とし、選択参照ワード線７１３は、選択ワード線１０５と共通であり、第１参照ビット線７１５及び第２参照ビット線７１６は、ビット線１０４と同等の構成とする。このとき、第１参照セル７１７は、“１”データ又は“０”データを記憶させておき、第２参照セル７１８は、第１参照セル７１７の反転データを記憶させておくことが望ましい。

図７の構成において、第１参照電流Ｉｒ１は、選択ワード線１０５と第１参照ビット線７１５との間に電圧を印加することで流れる電流である。第２参照電流Ｉｒ２は、選択ワード線１０５と第２参照ビット線７１６との間に電圧を印加することで流れる電流である。

図７の構成を用いることで、選択ワード線１０５と選択参照ワード線７１３とが共通化され、選択ワード線１０５と選択ビット線１０６との間に電圧を印加することで流れる電流Ｉｍのスニークパス電流と、第１参照電流Ｉｒ１及び第２参照電流Ｉｒ２のスニークパス電流とをより近くすることができ、選択セル１０７の記憶データの判別が容易となる。

《第７の実施形態》
図８は、本発明の第７の実施形態における不揮発性半導体記憶装置の回路構成を示す図で、図７の回路構成と同じである。図８のＬ１、Ｌ２、Ｌ３、Ｌ４は、それぞれワード線を共通とするメモリセルが選択された場合の第１参照セルであり、Ｒ１、Ｒ２、Ｒ３、Ｒ４は、それぞれワード線を共通とするメモリセルが選択された場合の第２参照セルである。例えば、選択セル１０７に対応する第１参照セルは、選択セル１０７とワード線を共通とするＬ３であり、第２参照セルは、選択セル１０７とワード線を共通とするＲ３である。

このとき、ワード線を共通とする第１参照セル及び第２参照セルは、互いに異なるデータを記憶させておく（例えばＬ１を“０”データ、Ｒ１を“１”データとする）。かつ、第１参照ビット線７１５に接続されるＬ１，Ｌ２，Ｌ３，Ｌ４に記憶させる“０”データ又は“１”データの数をほぼ同じとする（例えばＬ１及びＬ２を“０”データとし、Ｌ３及びＬ４を“１”データとする）。

図８の構成において、第１参照電流Ｉｒ１は、選択ワード線１０５と第１参照ビット線７１５との間に電圧を印加することで流れる電流である。第２参照電流Ｉｒ２は、選択ワード線１０５と第２参照ビット線７１６との間に電圧を印加することで流れる電流である。

図８の構成を用いることで、第１参照電流Ｉｒ１のスニークパス電流と、第２参照電流Ｉｒ２のスニークパス電流とをより近くすることができ、選択セル１０７の記憶データの判別が容易となる。

《第８の実施形態》
図９は、本発明の第８の実施形態における不揮発性半導体記憶装置の回路構成を示す図で、図１の第１参照電流生成回路１１０及び第２参照電流生成回路１１１を詳細に示したものである。図９の９１３は選択参照ワード線、９１５は第１参照ビット線、９１６は第２参照ビット線、９１７は第１参照セル、９１８は第２参照セルである。

図９に示されているように、第１参照ビット線９１５は、第１参照セル９１７を介して選択参照ワード線９１３が接続される。第２参照ビット線９１６は、第２参照セル９１８を介して選択参照ワード線９１３が接続される。読み出し回路１１２は、第１参照ビット線９１５と、第２参照ビット線９１６とが接続される。

第１参照ビット線９１５及び第２参照ビット線９１６は、クロスポイントセルアレイ１０１内のほぼ中央部に位置するものとする。このとき、第１参照ビット線９１５及び第２参照ビット線９１６は、隣接させておくことが望ましい。

第１参照セル９１７及び第２参照セル９１８は、メモリセル１０２と同等の構成とし、選択参照ワード線９１３は、選択ワード線１０５と共通であり、第１参照ビット線９１５及び第２参照ビット線９１６は、ビット線１０４と同等の構成とする。このとき、第１参照セル９１７は、“１”データ又は“０”データを記憶させておき、第２参照セル９１８は、第１参照セル９１７の反転データを記憶させておくことが望ましい。

図９の構成において、第１参照電流Ｉｒ１は、選択ワード線１０５と第１参照ビット線９１５との間に電圧を印加することで流れる電流である。第２参照電流Ｉｒ２は、選択ワード線１０５と第２参照ビット線９１６との間に電圧を印加することで流れる電流である。

図９の構成を用いることで、第１参照ビット線９１５及び第２参照ビット線９１６がクロスポイントセルアレイ１０１内のほぼ中央部に位置し、第１参照ビット線９１５及び第２参照ビット線９１６がクロスポイントセルアレイ１０１内の端に位置するのに比べて、選択セル１０７と第１参照セル９１７（又は第２参照セル９１８）との間の物理的な距離を短くできる。これより、選択ワード線１０５と選択ビット線１０６との間に電圧を印加することで流れる電流Ｉｍのスニークパス電流と、第１参照電流Ｉｒ１及び第２参照電流Ｉｒ２のスニークパス電流とをより近くすることができ、選択セル１０７の記憶データの判別が容易となる。

なお、本発明の第４〜第８の実施形態における不揮発性半導体記憶装置の読み出しは、本発明の第１〜第３の実施形態に記載の読み出し方法を用いることができる。

本発明は、上記で説明し、また図示した特定の実施形態に制限されない。本発明は、特許請求の範囲に従って解釈されるべきものである。

例えば、図３において、選択ビット線１０６に流れる電流Ｉｍに対応する検知電位を生成する検知電位生成回路を読み出し回路１１２に設け、第１参照電流生成回路１１０を第１参照電位生成回路に、第２参照電流生成回路１１１を第２参照電位生成回路に、参照電流選択回路３１３を参照電位選択回路に、電流差信号生成回路３１４及びＩ−Ｖ変換回路３１５を電位差信号生成回路にそれぞれ置き換えることが可能である。

また、図４において、選択ビット線１０６に流れる電流Ｉｍに対応する検知電位を生成する検知電位生成回路を読み出し回路１１２に設け、第１参照電流生成回路１１０を第１参照電位生成回路に、第２参照電流生成回路１１１を第２参照電位生成回路に、第１電流差信号生成回路４１３及び第１Ｉ−Ｖ変換回路４１５を第１電位差信号生成回路に、第２電流差信号生成回路４１４及び第２Ｉ−Ｖ変換回路４１６を第２電位差信号生成回路にそれぞれ置き換えることが可能である。

本発明は、メモリセルの読み出しにおけるデータの信頼性の向上が図れ、抵抗性クロスポイントセルアレイを有する不揮発性メモリ等として有用である。

第１の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。 第１の実施形態における不揮発性半導体記憶装置のメモリセル電流の変化を示す図である。 第２の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。 第３の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。 第４の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。 第５の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。 第６の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。 第７の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。 第８の実施形態における不揮発性半導体記憶装置の回路構成を示す図である。 従来の不揮発性半導体記憶装置の回路構成例を示す図である。 従来の不揮発性半導体記憶装置のメモリセル電流の変化を示す図である。

符号の説明

１０１ クロスポイントセルアレイ
１０２ メモリセル
１０３ ワード線
１０４ ビット線
１０５ 選択ワード線
１０６ 選択ビット線
１０７ 選択セル
１０８ 第１デコード回路
１０９ 第２デコード回路
１１０ 第１参照電流生成回路
１１１ 第２参照電流生成回路
１１２ 読み出し回路
２０１，２０３，２０５ “０”データのメモリセル電流の分布
２０２，２０４，２０６ “１”データのメモリセル電流の分布
３１３ 参照電流選択回路
３１４ 電流差信号生成回路
３１５ Ｉ−Ｖ変換回路
３１６ 電位保持回路
３１７ 判別回路
４１３ 第１電流差信号生成回路
４１４ 第２電流差信号生成回路
４１５ 第１Ｉ−Ｖ変換回路
４１６ 第２Ｉ−Ｖ変換回路
４１７ 判別回路
５１３，６１３ 第１参照ワード線
５１４，６１４ 第２参照ワード線
５１５，６１５，７１５，９１５ 第１参照ビット線
５１６，６１６，７１６，９１６ 第２参照ビット線
５１７，６１７，７１７，９１７ 第１参照セル
５１８，６１８，７１８，９１８ 第２参照セル
６１９ 参照ワード線接続回路
７１３，９１３ 選択参照ワード線
１００１ クロスポイントセルアレイ
１００２ メモリセル
１００３ ワード線
１００４ ビット線
１００８ ダミーセル
１００９ ダミービット線
１０１１ Ｘセレクタ
１０１２ 第１Ｙセレクタ
１０１３ 第２Ｙセレクタ
１０１４ 第１電源線
１０１５ 第２電源線
１０１６ 読み出し回路
１０１７ 減算回路
１０１８ Ｉ−Ｖ変換回路
１０１９ 電圧保持回路
１０２０ 比較器
１１０１，１１０３，１１０５ “０”データのメモリセル電流の分布
１１０２，１１０４，１１０６ “１”データのメモリセル電流の分布
Ｉｒ 参照電流
Ｉｒ１ 第１参照電流
Ｉｒ２ 第２参照電流

Claims (19)

1. クロスポイントセルアレイと、
   第１の方向に延設されている複数のワード線と、
   前記第１の方向と異なる第２の方向に延設されている複数のビット線と、
   前記複数のワード線のうちから選択ワード線を選択する第１のデコード回路と、
   前記複数のビット線のうちから選択ビット線を選択する第２のデコード回路と、
   第１の参照信号を生成する第１の参照信号生成回路と、
   前記第１の参照信号と異なる第２の参照信号を生成する第２の参照信号生成回路と、
   読み出し回路とを備え、
   前記クロスポイントセルアレイは、複数のセルを含み、
   前記複数のセルのそれぞれは、前記複数のワード線のうちの１つのワード線と、前記複数のビット線のうちの１つのビット線との間に介設され、
   選択セルは、前記選択ワード線と前記選択ビット線との間に介設され、
   前記読み出し回路は、前記選択ワード線と前記選択ビット線との間に電圧が印加されることによって前記選択ビット線に流れる検知電流に対応する検知信号をもとに、前記検知信号と前記第１の参照信号との差に対応する第１の差分信号と、前記検知信号と前記第２の参照信号との差に対応する第２の差分信号との比較により、前記選択セルの記憶データを判別することを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、
   前記第１の参照信号生成回路は、第１の参照ワード線と第１の参照ビット線との間に介設された第１の参照セルとし、
   前記第１の参照信号は、前記第１の参照ワード線と前記第１の参照ビット線との間に電圧が印加されることによって、前記第１の参照ビット線に流れる電流であり、
   前記第２の参照信号生成回路は、第２の参照ワード線と第２の参照ビット線との間に介設された第２の参照セルとし、
   前記第２の参照信号は、前記第２の参照ワード線と前記第２の参照ビット線との間に電圧が印加されることによって、前記第２の参照ビット線に流れる電流であることを特徴とする不揮発性半導体記憶装置。
3. 請求項２記載の不揮発性半導体記憶装置において、
   前記第１の参照セルは、第１の抵抗値を持つセルとし、前記第２の参照セルは、前記第１の抵抗値とは異なる第２の抵抗値を持つセルであることを特徴とする不揮発性半導体記憶装置。
4. 請求項２又は３に記載の不揮発性半導体記憶装置において、
   前記第１の参照セルと前記第２の参照セルとは、前記クロスポイントセルアレイの内部に設けることを特徴とする不揮発性半導体記憶装置。
5. 請求項４記載の不揮発性半導体記憶装置において、
   前記選択ワード線と前記第１の参照ワード線と前記第２の参照ワード線とは、同一のワード線であることを特徴とする不揮発性半導体記憶装置。
6. 請求項４記載の不揮発性半導体記憶装置において、
   前記第１の参照ビット線は、前記複数のビット線のうちの１つのビット線であり、前記第２の参照ビット線は、前記複数のビット線のうちの他の１つのビット線であることを特徴とする不揮発性半導体記憶装置。
7. 請求項６記載の不揮発性半導体記憶装置において、
   前記第１の参照ビット線上にある参照セルの抵抗値の総和と、前記第２の参照ビット線上にある参照セルの抵抗値の総和とをほぼ同じにすることを特徴とする不揮発性半導体記憶装置。
8. 請求項４記載の不揮発性半導体記憶装置において、
   前記第１の参照ビット線と前記第２の参照ビット線とは、前記複数のビット線のうちの異なるビット線であることを特徴とする不揮発性半導体記憶装置。
9. 請求項４記載の不揮発性半導体記憶装置において、
   前記第１の参照ビット線と前記第２の参照ビット線とは、前記複数のビット線のうちの隣接したビット線であることを特徴とする不揮発性半導体記憶装置。
10. 請求項４記載の不揮発性半導体記憶装置において、
    前記第１の参照セルと前記第２の参照セルとは、前記クロスポイントセルアレイのほぼ中央部、又は読み出しの対象となるセルアレイのほぼ中央部にあることを特徴とする不揮発性半導体記憶装置。
11. 請求項２又は３に記載の不揮発性半導体記憶装置において、
    前記第１のデコード回路は、第１の読み出し動作期間において、前記選択ワード線と前記第１の参照ワード線とに電圧を印加し、前記第１の読み出し動作期間に対し時間的に遅れる第２の読み出し動作期間において、前記選択ワード線と前記第２の参照ワード線とに電圧を印加することを特徴とする不揮発性半導体記憶装置。
12. 請求項２又は３に記載の不揮発性半導体記憶装置において、
    前記第１のデコード回路は、前記選択ワード線と前記第１の参照ワード線と前記第２の参照ワード線とに電圧を印加することを特徴とする不揮発性半導体記憶装置。
13. 請求項２又は３に記載の不揮発性半導体記憶装置において、
    前記第２のデコード回路は、第１の読み出し動作期間において、前記選択ビット線と前記第１の参照ビット線とに電圧を印加し、前記第１の読み出し動作期間に対し時間的に遅れる第２の読み出し動作期間において、前記選択ビット線と前記第２の参照ビット線とに電圧を印加することを特徴とする不揮発性半導体記憶装置。
14. 請求項２又は３に記載の不揮発性半導体記憶装置において、
    前記第２のデコード回路は、前記選択ビット線と前記第１の参照ビット線と前記第２の参照ビット線とに電圧を印加することを特徴とする不揮発性半導体記憶装置。
15. 請求項１記載の不揮発性半導体記憶装置において、
    前記読み出し回路は、
    第１の読み出し動作期間において、前記検知信号と前記第１の参照信号との差に対応する前記第１の差分信号を生成し、前記第１の読み出し動作期間に対し時間的に遅れる第２の読み出し動作期間において、前記検知信号と前記第２の参照信号との差に対応する前記第２の差分信号を生成する差分信号生成回路と、
    前記第１の読み出し動作期間において、前記第１の参照信号生成回路を前記差分信号生成回路へ接続し、前記第２の読み出し動作期間において、前記第２の参照信号生成回路を前記差分信号生成回路へ接続する参照信号選択回路と、
    前記第１の読み出し動作期間において、前記第１の差分信号を保持する差分信号保持回路と、
    前記第２の読み出し動作期間において、前記差分信号保持回路により保持された前記第１の差分信号と、前記第２の差分信号との比較により、前記選択セルの記憶データを判別するデータ判別回路とを備えたことを特徴とする不揮発性半導体記憶装置。
16. 請求項１記載の不揮発性半導体記憶装置において、
    前記読み出し回路は、
    前記検知信号と前記第１の参照信号との差に対応する前記第１の差分信号を生成する第１の差分信号生成回路と、
    前記検知信号と前記第２の参照信号との差に対応する前記第２の差分信号を生成する第２の差分信号生成回路と、
    前記第１の差分信号と前記第２の差分信号との比較により、前記選択セルの記憶データを判別するデータ判別回路とを備えたことを特徴とする不揮発性半導体記憶装置。
17. クロスポイントセルアレイと、
    第１の方向に延設されている複数のワード線と、
    前記第１の方向と異なる第２の方向に延設されている複数のビット線と、
    前記複数のワード線のうちから選択ワード線を選択する第１のデコード回路と、
    前記複数のビット線のうちから選択ビット線を選択する第２のデコード回路と、
    第１の参照信号を生成する第１の参照信号生成回路と、
    前記第１の参照信号と異なる第２の参照信号を生成する第２の参照信号生成回路と、
    前記選択ビット線に流れる検知電流に対応する検知信号をもとに選択セルの記憶データを判別する読み出し回路とを備え、
    前記読み出し回路は、
    ２つの異なる信号の差に対応する差分信号を生成する差分信号生成回路と、
    第１の読み出し動作期間において、前記第１の参照信号生成回路を前記差分信号生成回路へ接続し、前記第１の読み出し動作期間に対し時間的に遅れる第２の読み出し動作期間において、前記第２の参照信号生成回路を前記差分信号生成回路へ接続する参照信号選択回路とを含み、
    前記第１の読み出し動作期間において、前記第２のデコード回路を介した前記選択ビット線と前記第１の参照信号生成回路を前記差分信号生成回路へ接続し、前記第２の読み出し動作期間において、前記第２のデコード回路を介した前記選択ビット線と前記第２の参照信号生成回路を前記差分信号生成回路へ接続することを特徴とする不揮発性半導体記憶装置。
18. 請求項１７記載の不揮発性半導体記憶装置において、
    前記参照信号選択回路の機能を、前記第２のデコード回路に持たせることを特徴とする不揮発性半導体記憶装置。
19. クロスポイントセルアレイと、
    第１の方向に延設されている複数のワード線と、
    前記第１の方向と異なる第２の方向に延設されている複数のビット線と、
    前記複数のワード線のうちから選択ワード線を選択する第１のデコード回路と、
    前記複数のビット線のうちから選択ビット線を選択する第２のデコード回路と、
    第１の参照信号を生成する第１の参照信号生成回路と、
    前記第１の参照信号と異なる第２の参照信号を生成する第２の参照信号生成回路と、
    前記選択ビット線に流れる検知電流に対応する検知信号をもとに選択セルの記憶データを判別する読み出し回路とを備え、
    前記読み出し回路は、
    前記検知信号と前記第１の参照信号との差に対応する第１の差分信号を生成する第１の差分信号生成回路と、
    前記検知信号と前記第２の参照信号との差に対応する第２の差分信号を生成する第２の差分信号生成回路とを含み、
    前記第２のデコード回路を介した前記選択ビット線と前記第１の参照信号生成回路を前記第１の差分信号生成回路に接続し、前記第２のデコード回路を介した前記選択ビット線と前記第２の参照信号生成回路を前記第２の差分信号生成回路に接続することを特徴とする不揮発性半導体記憶装置。

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