JP4113033B2 - 電荷注入差動センス増幅器を有する抵抗性クロスポイントメモリアレイ - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 170
- 238000002347 injection Methods 0.000 title claims description 27
- 239000007924 injection Substances 0.000 title claims description 27
- 239000003990 capacitor Substances 0.000 claims description 24
- 238000002955 isolation Methods 0.000 claims description 24
- 230000003071 parasitic effect Effects 0.000 claims description 5
- 230000005415 magnetization Effects 0.000 description 16
- 238000000034 method Methods 0.000 description 15
- 238000013500 data storage Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000003491 array Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1693—Timing circuits or methods
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0061—Timing circuits or methods
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
- G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
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- G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
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Description
【０００１】
【発明の属する技術分野】
本発明は、概して、抵抗性クロスポイントメモリセルアレイに関し、より詳細には、電荷注入モードを利用する差動センス増幅器を有する抵抗性クロスポイントメモリセルアレイに関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（ＭＲＡＭ）素子、相変化メモリ素子、ポリシリコンメモリ素子および追記型（たとえば、ヒューズベースまたはアンチヒューズベース）抵抗性メモリ素子を有する抵抗性クロスポイントメモリセルアレイを含む、多くの異なる抵抗性クロスポイントメモリセルアレイが提案されてきた。
【０００３】
たとえば、一般的なＭＲＡＭ記憶装置は、メモリセルのアレイを含む。ワード線は、メモリセルの行に沿って延在することができ、ビット線は、メモリセルの列に沿って延在することができる。各メモリセルは、ワード線とビット線とのクロスポイント（交点）に配置される。各ＭＲＡＭメモリセルは、１ビットの情報を磁化の向きとして格納する。特に、各メモリセルの磁化は、常に、２つの安定した向きのうちの１つをとる。これらの２つの安定した向き、すなわち平行および反平行は、０と１との論理値を表す。磁化の向きは、メモリセルの抵抗に影響を及ぼす。たとえば、メモリセルの抵抗は、磁化の向きが平行である場合には、第１の値「Ｒ」であることができ、磁化の向きが平行から反平行に変化した場合には、第２の値Ｒ＋△Ｒまで増加することができる。
【０００４】
概して、抵抗性クロスポイントメモリセルの論理状態は、選択されたメモリセルの抵抗状態をセンシングすることによって読取られ得る。しかしながら、一般に、抵抗性クロスポイントメモリセルアレイのメモリセルのすべてが、多くの平行経路によって相互接続されているため、アレイの単一メモリセルの抵抗状態をセンシングすることは困難である。１つのクロスポイントにおいて見られる抵抗は、他のワード線およびビット線のメモリセルの抵抗と平行であるそのクロスポイントにおけるメモリセルの抵抗と等しい。
【０００５】
このように、高密度および高速アクセスの抵抗性クロスポイントメモリを開発することができる前に克服しなければならない１つの障害は、選択されたメモリセルに格納されたデータがセンシングされている間に、選択された抵抗性クロスポイントメモリセルを確実に分離することである。概して、かかるメモリセルを分離するための従来の技術は、３つのメモリセル分離カテゴリ、すなわち選択トランジスタ分離技術と、ダイオード分離技術と、等電位分離技術とのうちの１つになる。
【０００６】
既知のトランジスタ分離技術は、一般に、各抵抗性クロスポイントメモリセルと直列に選択トランジスタを挿入することを含む。このアーキテクチャは、一般に、高速読出しアクセス時間によって特徴付けられる。不都合なことに、かかる直列トランジスタアーキテクチャは、一般に、シリコン領域の利用が比較的不十分であるという特徴も有する。その理由は、抵抗性クロスポイントメモリセルアレイ下の領域が、一般に直列トランジスタのために確保され、したがって支援回路には利用不可能であるためである。さらに、この分離技術は、メモリセルレイアウト密度が比較的不十分である傾向もある。その理由は、基板においてメモリセルを直列トランジスタに接続するビアに対して、領域が各メモリセルに割当てられなければならないためである。また、この分離技術は、概して、比較的高い書込み電流も必要とする。その理由は、読出し回路に並列に書込み回路を提供するために、分離された書込み用導体をメモリセルに追加しなければならず、書込み用導体の位置により、所望の書込み磁界を生成するために高い書込み電流という結果になるためである。概して、この手法は、単一メモリプレーンに限定される。その理由は、直列トランジスタを基板に配置しなければならず、直列トランジスタを基板からメモリセルプレーン内に移動するための実用的な方法がないためである。
【０００７】
ダイオード分離技術は、一般に、各抵抗性クロスポイントメモリ素子と直列にダイオードを挿入することを含む。このメモリセルアレイアーキテクチャは、マルチレベル抵抗性クロスポイントメモリアレイが構成されるのを可能にする薄膜ダイオードで実現され得る（特許文献１を参照）。このアーキテクチャは、高速動作の可能性を有する。しばしばこのアーキテクチャに関連する問題は、メモリセルアレイの潜在的な密度と一致する最小プロセス機能サイズを有する適切な薄膜ダイオードを提供することを含む。さらに、この手法は、メモリ素子毎に１つのダイオードを使用し、目下実用的なＭＲＡＭ機能およびパラメータでは、たとえば、各ダイオードは、５〜１５ｋＡ／ｃｍ２を導電することが要求される。かかる高電流密度は、概して、高密度ＭＲＡＭアレイにおいて薄膜ダイオードを実装するためには実用的ではない。
【０００８】
等電位分離技術は、一般に、直列ダイオードまたはトランジスタを使用せずに抵抗性クロスポイントメモリセルをセンシングすることを含む（特許文献２を参照）。この手法は、製作が比較的簡単なメモリ素子のクロスポイントアレイによって実施され得る。このクロスポイントメモリセルアレイのアーキテクチャは、一般に、実施する回路テクノロジーの最小機能サイズによってのみ制限される密度を有し、一般に、比較的低い書込み電流を必要とする。さらに、この手法をマルチレベル抵抗性クロスポイントメモリセルアレイに拡張することにより非常に高密度のメモリを達成することは比較的簡単である。しかしながら、等電位分離は、大型のアレイで実施することが困難な場合が多い。等電位分離技術を使用して大型ＭＲＡＭアレイにおいてデータをセンシングするために、自動較正およびトリプルサンプル読出し技術が使用されてきたが、これらのセンシングプロセスは、一般に、読出しセンシング時間を数マイクロ秒に制限する。
【０００９】
【特許文献１】
米国特許第５，７９３，６９７号明細書
【特許文献２】
米国特許第６，２５９，６４４号明細書
【００１０】
【発明が解決しようとする課題】
本発明の目的は、電荷注入差動センス増幅器を有する抵抗性クロスポイントメモリアレイを提供することである。
【００１１】
【課題を解決するための手段】
一態様では、本発明は、メモリセルの抵抗性クロスポイントアレイと、複数のワード線と、複数のビット線と、注入電荷増幅器を利用するセンス増幅器とを含むデータ記憶装置を特徴とする。メモリセルは、１つまたは複数のメモリセルの複数のグループへと構成される。注入電荷増幅器は、センシングされたメモリセルが基準セルと比較して第１の抵抗状態であるか、または第２の抵抗状態であるかを判定する。
【００１２】
注入電荷増幅器は、関連する読出し回路に結合される比較器回路をさらに含むことができる。比較器回路は、好ましくは、アナログ差動センス電流をデジタル出力読出し信号に変換するように動作可能である。
【００１３】
本発明の他の特徴および利点は、図面および特許請求の範囲を含む以下の説明から明らかとなろう。
【００１４】
【発明の実施の形態】
以下の説明では、同様の要素を識別するために同じ参照番号を使用する。さらに、図面は、例示的な実施形態の主な特徴を概略的に例示するように意図されている。図面は、実際の実施形態のすべての特徴、または示された要素の相対的な寸法を示すことが意図されておらず、一定の縮尺に従わずに描かれている。
【００１５】
図１を参照すると、一実施形態において、データ記憶装置８は、抵抗性クロスポイントメモリセルアレイ１０と、クロスポイントメモリセルアレイ１０の行に沿って延在する複数のワード線１４と、クロスポイントメモリセルアレイ１０の列に沿って延在する複数のビット線１６とを含む。メモリセルアレイ１０のメモリセル１２は、磁気ランダムアクセスメモリ（ＭＲＡＭ）素子、相変化メモリ素子および追記型（たとえば、ヒューズベースまたはアンチヒューズベース）抵抗性メモリ素子を含む多種多様な従来の抵抗性メモリ素子のうちの任意の１つとして実施され得る。
【００１６】
また、データ記憶装置８は、複数の読出し回路２０も含み、それらの各々は、それぞれのビット線１６によりメモリセル１２の１つまたは複数の関連するセットに結合される。各読出し回路２０は、メモリセル１２の関連するグループ（単数または複数）のメモリセルを流れる電流をセンシングするように動作可能である。ステアリング回路２２は、受取ったビット線アドレス（ＡＹ）に基づいて、関連する読出し回路２０を選択されたビット線１６に選択的に結合する。各ステアリング回路２２は、各ビット線１６を定電圧（ＶＡ）の電圧源か、または関連する読出し回路２０に接続する１組のスイッチを含む。ワード線デコード回路１８は、受取ったワード線アドレス（ＡＸ）に基づいて特定のワード線１４を選択的に活性化する。読出し動作中、ワード線デコード回路１８は、選択されたワード線１４をアースに接続して他の選択されていないワード線に定電圧（ＶＡ）を印加することにより、選択されたワード線１４を活性化することができる。各読出し回路２０の出力は、データ記憶装置８のそれぞれの入出力（Ｉ／Ｏ）パッドの入力に結合される。
【００１７】
例示の実施形態では、抵抗性クロスポイントメモリセルアレイは、比較的わずかな数のメモリセル１２を有するように示される。しかしながら、他の実施形態は、多数のメモリセルを含むことができる。たとえば、一実施形態では、抵抗性クロスポイントメモリセルアレイ１０は、メモリセル１２の１０２４×１０２４のアレイと、各々が４つのビット線１６のピッチに適合する２５６個の読出し回路２０とを含む。この実施形態では、合計４つのビット線１６を各読出し回路２０に多重化することができる。幾つかの実施形態は、多段のメモリセルアレイ１２を含むことができる。これらの実施形態では、異なる段からのビット線１６を読出し回路２０に多重化することができる。
【００１８】
幾つかの実施形態において、データ記憶装置８は、抵抗性クロスポイントメモリアレイ１０のメモリセル１２に情報を書込むための書込み回路（図示せず）も含むことができる。
【００１９】
以下に詳述するように、抵抗性クロスポイントメモリセルアレイ１０のアーキテクチャは、実用的な寸法と電流密度特性とを有する分離ダイオードにより高密度の製作および高速動作を可能にする。さらに、データ記憶装置８は、メモリセル１２の抵抗状態のセンシングに干渉する可能性のある寄生電流を実質的に回避する、新規な等電位分離回路を含む。
【００２０】
ここで、図面に示される例示的な実施形態を参照し、本明細書ではそれを説明するために特定の言語を使用する。しかしながら、それにより本発明の範囲の限定も意図されないことが理解されよう。関連する技術分野における当業者およびこの開示を所有する者には思いつくと考えられる、本明細書で例示される本発明の特徴の代替案およびさらなる修正案と、本明細書で例示されるような発明の原理のさらなる応用とは、本発明の範囲内にあるとみなされるできである。
【００２１】
例示の目的のために図面に示すように、本発明は、磁気ランダムアクセスメモリデバイスにおいて具現化される。ＭＲＡＭデバイスは、メモリセルのアレイと、メモリセルからデータを読出すための読出し回路とを含む。読出し回路は、等電位印加装置と差動センス増幅器とを含み、アレイ内の選択されたメモリセルの異なる抵抗状態を確実にセンシングすることができる。
【００２２】
ここで図１を参照すると、図１は、メモリセル素子１２ａおよび１２ｂの抵抗性クロスポイントアレイ１０を含む情報記憶装置８を示す。メモリセル素子１２ａおよび１２ｂは、行および列に配置されており、行はｘ方向に沿って延在し、列はｙ方向に沿って延在する。情報記憶装置８の例示を簡略化するために、比較的わずかな数のメモリセル素子１２ａおよび１２ｂのみを示す。実際には、任意のサイズのアレイを使用できる。
【００２３】
ワード線１４として機能しているトレースは、メモリセルアレイ１０の一方の側の平面においてｘ方向に沿って延在する。ビット線１６ａおよび１６ｂとして機能しているトレースは、メモリセルアレイ１０の隣接する側の平面においてｙ方向に沿って延在する。アレイ１０の各行に１つのワード線１４とアレイ１０の各列に１つのビット線１６ａまたは１６ｂとが存在できる。各メモリセル素子１２ａ、１２ｂは、ワード線１４とビット線１６ａまたは１６ｂとのクロスポイント（交点）に配置される。
【００２４】
メモリセル素子１２ａおよび１２ｂは、磁気トンネル接合（ＳＤＴ接合は一種の磁気トンネル接合である）か、または相変化デバイス等の薄膜メモリ素子を含むことができる。概して、メモリセル１２ａおよび１２ｂは、素子の公称抵抗の大きさに影響を与えることにより情報を格納または生成する任意の素子を含むことができる。かかる他のタイプの素子には、リードオンリメモリの一部としてのポリシリコン抵抗と、材料の状態を結晶からアモルファスにおよびその逆に変化させることにより抵抗状態を変化させるようにプログラムすることができる相変化デバイスとが含まれる。
【００２５】
ＳＤＴ接合の抵抗は、たとえば、その磁化の向きが平行である場合には第１の値（Ｒ）であり、磁化の向きが平行から反平行に変化した場合には第２の値（Ｒ＋△Ｒ）に増大する。一般的な第１の抵抗値（Ｒ）は、約１０ｋΩ〜１ＭΩとすることができ、抵抗（△Ｒ）の一般的な変化は、第１の抵抗値（Ｒ）の約３０％とすることができる。
【００２６】
各メモリセル素子１２ａおよび１２ｂは、外部電源がない場合であってもその磁化の向きを保持する。したがって、メモリセル素子１２ａおよび１２ｂは不揮発性である。
【００２７】
データは、メモリセル素子１２ａおよび１２ｂにビット・ビットバー方式で格納される。２つのメモリセル素子１２ａおよび１２ｂがデータの各ビットに割当てられ、一方のメモリセル素子（「データ」素子）１２ａがビットの値を格納し、他方のメモリセル素子（「基準」素子）１２ｂが値の補数を格納する。このため、データ素子１２ａが論理「１」を格納する場合、その対応する基準素子１２ｂは論理「０」を格納する。データ素子１２ａの各列は、ビット線１６ａに接続され、基準素子１２ｂの各列は、ビット線１６ｂに接続される。
【００２８】
メモリセル１２は、いかなる特定のタイプのデバイスに限定されない。ＭＲＡＭ等のスピン依存トンネル効果（ＳＤＴ）デバイスは、クロスポイントメモリによく適している。通常のＳＤＴデバイスは、「ピン留め（pinned）」層と「フリー」層とを含む。ピン留め層は、平面内で配向されているが、対象となる範囲内に印可された磁界が存在する場合に固定されたままである磁化を有する。フリー層は、印加磁界によって回転させることができる磁化を有し、その向きは「磁化容易軸」に沿っており、ピン留め層の磁化と平行である。フリー層の磁化の向きは、それぞれ低抵抗状態と高抵抗状態とに対応するピン留め層の磁化に対して、図２ａに示すように平行であるか、または図２ｂに示すように反平行である。
【００２９】
図１に戻ると、情報記憶装置８は、読出しおよび書込み動作中にワード線１４を選択するための行デコーダ１８を含む。読出し動作中、選択されたワード線１４は接地に接続され得る。書込み動作中、選択されたワード線１４に対して書込み電流を印加することができる。
【００３０】
情報記憶装置８は、読出し動作中に選択されたメモリセル素子１２ａおよび１２ｂの抵抗状態をセンシングするための読出し回路と、書込み動作中に選択されたワード線１４およびビット線１６ａおよび１６ｂに電流を供給するための書込み回路とを含む。読出し回路を、概して２０で示す。情報記憶装置８の例示を簡略化するために、書込み回路は示していない。
【００３１】
読出し回路２０は、複数のステアリング回路２２とセンス増幅器２４とを含む。複数のビット線１６が各ステアリング回路２２に接続される。各ステアリング回路２２は、ビット線を選択するためのデコーダを含む。選択されたメモリセル素子１２は、選択されたワード線１４と選択されたビット線１６との交差点にある。
【００３２】
図５のフローチャートにも示す読出し動作中、ブロック５０４に示すように、選択された素子１２ａおよび１２ｂは、選択されたワード線１４によって接地に接続される。各ステアリング回路２２は、データ素子１２ａの列と交差するビット線１６ａと、基準素子１２ｂの対応する列と交差するビット線１６ｂとを選択する。データ素子１２ａの列と交差する選択されたビット線１６ａは、ブロック５０２に示すように、それらの対応するセンス増幅器２４のセンスノードＳ０に接続される。ブロック５０２および５０４のステップを逆にすることができ、それらの実施の順序は重要ではない。基準素子１２ｂの列と交差する選択されたビット線１６ｂは、それらの対応するセンス増幅器２４の基準ノードＲ０に接続される。各センス増幅器２４は、差動前置増幅器と、カレントミラー回路と、電荷注入増幅器と、ビット線１６ａおよび１６ｂ上の信号を比較するための比較器とを含む。比較は、選択されたデータ素子１２ａの抵抗状態、したがって選択されたデータ素子１２ａに格納された論理値を示す。センス増幅器２４の出力はデータレジスタ２６に供給され、データレジスタ２６は、情報記憶装置８のＩ／Ｏパッド２８に結合される。
【００３３】
ブロック５０６に示すように、選択されていないワード線１４のすべてが、アレイ電圧（ＶＡ）を供給する定電圧源に接続される。外部回路が定電圧源を提供することができる。センス増幅器２４は、選択されていないワード線のサブセットに定電圧源が印加するものと同じ電位を、選択されたビット線１６に印加する。かかる等電位分離をアレイ１０に適用することにより、寄生電流が低減される。
【００３４】
読出し回路２０は、ｍビットワードでデータを読出すことができ、それにより、複数（ｍ）のメモリセル素子１２ａおよび１２ｂの抵抗状態が同時にセンシングされる。それを、ブロック５０８の電流測定ステップとして示す。ｍ個の連続したセンス増幅器２４を同時に動作させることにより、ｍビットワードを読出すことができる。
【００３５】
図３ａを参照すると、一実施形態では、抵抗性クロスポイントメモリセルアレイ１０のメモリセル１２は、２つまたはそれより多いメモリセル１２の複数のグループ１５に構成される。たとえば、例示の実施形態では、各グループ１５は３つのメモリセル１２を含む。各グループ１５のメモリセル１２は、それぞれのビット線１６と、ワード線１４に結合される共通グループ分離ダイオード１３との間に接続される。抵抗性クロスポイントメモリセルアレイ１０は、ダイオード分離アーキテクチャに関連する高速動作の利点と、実用的な寸法および電流密度特性を有する分離ダイオードで実施され得るアーキテクチャにおける等電位分離アーキテクチャの高密度の利点とを特徴とする。実施形態によっては、分離ダイオード１３を、従来の薄膜ダイオード製作技術を使用してメモリセル１２とともに製作することができ、それにより、マルチレベル抵抗性クロスポイントメモリアレイを構成することが可能になる。
【００３６】
読出し動作の場合、抵抗性クロスポイントメモリセルアレイ１０のターゲットセルにおいて、ターゲットメモリセルに対応するワード線１４を選択し、それを接地電位に接続することにより、データがセンシングされる。同時に、ビット線１６ａおよび１６ｂが、基準／センスのペアで読出し回路２０に接続される。アレイ電位（ＶＡ）は、電圧源の出力から選択されたグループの選択されていないビット線１６に印加される。また、アレイ電位（ＶＡ）は、センス増幅器２４の入力に印加され、それによって選択されたビット線１６ａおよび１６ｂに結合電圧（ＶＡ’）がもたらされる。結合電圧（ＶＡ’）は、実質的にアレイ電圧（ＶＡ）に等しい。選択されていないグループのビット線は、フローティングのままである。アレイの上記バイアス状態下では、選択されたグループ１５のビットセルのみが、電位電圧ＶＡおよび基準電流Ｉ＿refにより順方向バイアスされ、結果として、センス電流Ｉ＿dataがメモリセル１２ａおよび１２ｂを流れている。それらが増幅器２４によってセンシングされることにより、ビットセルの状態が判定される。また、電流は、選択されたグループのビットセルにも流れているが、基準電流およびセンス電流に干渉しない。
【００３７】
図３ｂは、図示するように各メモリセル１２が単一の分離ダイオード１３に直接的に結合される代替の実施形態を示す。増幅器２４を介したアレイ１０の動作は、図３ａにおいて例示したものと同様であり、以下に説明する。
【００３８】
メモリアレイ１０において、選択されたワード線１４を接地電位に接続し、センス電流および基準電流に対する漏れ電流の影響を最小化するために、選択されていないワード線のすべてを電位（ＶＡ）に接続することにより、読出し動作が実行される。選択されたビット線１６ａおよび１６ｂは、マルチプレクサ２２およびノードＲ０およびＳ０を介してセンス増幅器２４の入力に接続される。センス増幅器の他の入力は、選択されていないワード線と同じ電位（ＶＡ）に接続される。このため、選択されたビット線１６ａおよび１６ｂは、他の選択されていないビット線がフローティングのままである一方で、実質的に（ＶＡ）と等しい電位（ＶＡ’）にバイアスされる。アレイに対する上記バイアス状態下では、選択されたメモリ１２ａおよび１２ｂのみが電位電圧（ＶＡ）によって順方向にバイアスされ、その結果、基準電流Ｉ＿refおよびセンス電流Ｉ＿dataがメモリセル１２ａおよび１２ｂを流れて、増幅器２４によってセンシングされることにより、ビットセルの状態が判定される。
【００３９】
さらに、図３ｃは、分離ダイオードがないメモリセル１２を示す。増幅器２４によるアレイ１０の動作は、分離ダイオードとそれが通常回路全体に課す制限とがないことを除き、図３ａのものと同じである。アレイ１０において、磁気トンネル接合１２は、アレイのビットのセンシングに干渉する多くの並列経路を介して結合される。この問題は、特許文献２に開示された「等電位」方法を使用することによって対処することができ、この「等電位」方法は、選択されたビット線１６ａおよび１６ｂに電位を印加して、同じ電位を選択されていないビット線１６と恐らくは選択されていないワード線１４のサブセットに供給することを含む。選択されたワード線１４は、接地電位に接続される。したがって、選択されたワード線１４に接続された接合のみが、両端に電圧（ＶＡ）を有しており、このため、電流はこれらの接合を流れているが、互いに干渉しない。基準電流Ｉ＿refおよびセンス電流Ｉ＿dataを、センス増幅器によって正確にセンシングすることができ、したがって格納されたデータビットの状態を判定することができる。
【００４０】
図３ａ、図３ｂおよび図３ｃに示す３つの場合のすべてに共通するセンス増幅器２４を参照する。動作時、基準ビット線において生成される電流とセンスビット線において生成される電流との間の差を検出することにより、データ「１」またはデータ「０」をセンシングすることができる。実施形態によっては、基準ビット線に関連するいくつかのメモリセルが存在できる。他の実施形態では、ビット毎に１つの基準ビットが存在できる。
【００４１】
読出し動作の場合、前置増幅器３６は、電圧源（ＶＡ）に接続する第１の入力と、トランジスタ３６ａのゲート入力に結合されたその出力とを有する。トランジスタ３６ａのソース端と前置増幅器３６の第２の入力とが、データビットセル１２ａが配置されている選択されたビット線１６ａに結合される。同様に、前置増幅器３８の第１の入力は電圧源ＶＡに接続され、その出力はトランジスタ３８ａのゲート入力に接続される。トランジスタ３８ａのソース端と前置増幅器３８の第２の入力とは、基準ビットセル１２ｂが配置されている選択されたビット線１６ｂに結合される。前置増幅器３６および３８は、ビット線１６ａおよび１６ｂの電圧を、実質的に電圧（ＶＡ）に等しい電位（ＶＡ’）に調整する。このため、選択されたメモリ素子１２ａおよび１２ｂの各々の両端に、電位（ＶＡ）がかかる。その結果、電流Ｉ＿ref＝（ＶＡ−Ｖｄ）／Ｒ１２ａが選択された素子１２ａを流れ、電流Ｉ＿data＝（ＶＡ−Ｖｄ）／Ｒ１２ｂが選択された素子１２ｂを流れる。ここで、Ｒ１２ａおよびＲ１２ｂはメモリセル１２の抵抗値であり、Ｖｄはダイオード１３の順方向ダイオード電圧であり、通常はおよそ０．７Ｖである。図３ｃにおける一実施形態では、メモリアレイ１０にはダイオードが存在しないため、この場合Ｖｄは０である。
【００４２】
また、Ｉ＿refおよびＩ＿data電流は、トランジスタ３６ａおよび３８ａにも流れている。トランジスタ３６ｂ、３６ｃ、３８ｂ、３８ｃ、４０ａおよび４０ｂは、整合されたトランジスタであり、接続されることによりカレントミラーの３つのセットを形成する。第１のセットは、トランジスタ３６ｂおよび３６ｃからなり、Ｉ＿refに等しいミラー電流Ｉ＿ref’を生成する。第２のセットは、トランジスタ４０ａおよび４０ｂからなり、Ｉ＿refおよびＩ＿ref’に等しいミラー電流ＩＲを生成する。同様に、第３のセットは、トランジスタ３８ｂおよび３８ｃからなり、Ｉ＿dataに等しい電流ＩＳを生成する。
【００４３】
読出し動作中、読出しイネーブルトランジスタ５２がオフとなり、トランジスタ５４がイネーブルになりコンデンサＣを電圧レベルＶｄｄ／２までプリチャージする。その後、トランジスタ５４がオフとなり、トランジスタ５２がオンとなる。この時点で、ノードＡにおける電流を合計すると、ＩＳ＋ＩＣ−ＩＲ＝０またはＩＣ＝ＩＲ−ＩＳとなる。コンデンサ電圧は、電流ＩＣによって決まる。電流ＩＲが電流ＩＳより小さい場合、それはセンスセルが低抵抗状態を有し基準セルが高抵抗状態を有することを示し、電流ＩＣはノードＡから離れコンデンサＣに向かって流れ、コンデンサＣをＩＣのレートで充電する。電流ＩＲが電流ＩＳより大きい場合、それはセンスセルが高抵抗状態を有し基準セルが低抵抗状態を有することを示し、電流ＩＣはノードＡに向かってコンデンサＣから離れるように流れ、コンデンサＣをＩＣのレートで放電する。基準電流ＩＲとセンス電流ＩＳとがともに等しい場合、それは、基準セルとセンスセルとがともに同じ抵抗値を有することを意味し、このときコンデンサ電流ＩＣは０であり、このためコンデンサ電圧は変化しない。コンデンサ電圧は、比較器３４により基準電圧Ｖｄｄ／２と比較される。比較器３４の低レベル出力は、コンデンサＣが充電されており、そのためデータビットセル抵抗が基準ビットセル抵抗より小さいことを示す。高レベル出力は、コンデンサが放電されており、そのためデータビットセル抵抗が基準ビットセル抵抗より大きいことを示す。
【００４４】
図４は、読出しシーケンス中のコンデンサ電圧を示す。ここでは、コンデンサ電圧の上昇は、ＩＳセンス電流がＩＲ基準電流より大きく、そのためデータビットセルが低抵抗を有しデータビットが１であることを示し、コンデンサ電圧の下降は、センス電流が基準電流より小さく、そのためデータ素子が高抵抗を有しデータビットが０であることを示す。この技術はまた、複数のセンス増幅器が使用される場合（すなわち、複数のビットペアが同時にセンシングされる場合）に良好に動作する。
【００４５】
図３ａ、図３ｂおよび図３ｃに示すように、比較器回路３４は、センス増幅器出力信号と基準信号Ｖｄｄ／２とを比較するように実施され得る。この回路は、アナログ差動センス電圧データを確実なフルスイングデジタルデータに変換する。データ記憶装置１０の他のコンポーネントと結合されると、比較器／ラッチ回路３４は、センシング動作を完了するために信頼性のある効率的な回路となる。
【００４６】
差動電荷注入増幅器を使用することにより、従来技術にまさる利点が得られる。１つの利点は、電荷注入増幅での差動センスにより、より優れたコモンモードノイズ除去が提供されることである。この結果、出力信号がより明瞭でより容易に識別可能となる。さらに、電荷注入センス増幅器が、差動電流（ＩＣ）信号のみをセンシングし、そのためより正確であり、より広い動作範囲を有することから、より優れた分解能を提供する。さらに、ＭＴＪが互いに接近する場合に同じグループ内の基準ＭＴＪを使用することにより、非破壊読出しが可能であり、抵抗をより良好に整合させることができる。
【００４７】
さらに、本発明による差動センス増幅器は、従来技術と比較して、カレントミラーと電荷注入増幅器とを含む単純な設計を提供する。これにより、製造コストが低下し、一般に従来のシステムに関連する表面積が低減される。
【００４８】
上述の実施形態は本発明の代表例であるが、当業者には、本明細書および特許請求の範囲の検討から、または開示した発明の実施形態の実施から、他の実施形態が明らかとなろう。明細書とその中の実施形態とは、単なる例示としてみなされることが意図されており、本発明は、特許請求の範囲とそれらの等価物とによって規定される。
【００４９】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．情報記憶装置であって、
抵抗性クロスポイントメモリセルアレイと、
複数のワード線と、
複数のビット線であって、メモリセルのグループが共通のワード線に接続され、前記グループの各メモリセルが単一のビット線に接続される、複数のビット線と、及び
前記メモリセルアレイに結合された差動センス増幅器とからなり、その差動センス増幅器が、
第１および第２の入力ノードであって、その第１の入力ノードが、前記セルアレイ内の基準セルに接続された前記複数のビット線のうちの１つに選択的に結合され、前記第２の入力ノードが、所与のワード線に共通の前記メモリセルのグループ内のセンスセルに選択的に結合される、第１および第２の入力ノードと、
前記第１の入力ノードに結合される第１の前置増幅器と、
前記第２の入力ノードに結合される第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、読出し動作中に前記基準セルの抵抗状態と比較して前記センスセルの抵抗状態を判定する電荷注入増幅器とからなる、情報記憶装置。
２．情報記憶装置であって、
抵抗性クロスポイントメモリセルアレイと、
複数のワード線と、
複数のビット線であって、前記メモリセルが２つまたはそれより多いメモリセルの複数のグループに構成され、各グループのメモリセルがそれぞれのワード線とビット線に結合された共通分離ダイオードとの間に接続される、複数のビット線と、及び
前記メモリセルアレイに結合される差動センス増幅器とからなり、その差動センス増幅器が、
第１および第２の入力ノードであって、その第１の入力ノードが、前記セルアレイ内の基準セルに接続された前記複数のビット線のうちの１つに選択的に結合され、前記第２の入力ノードが、前記セルアレイ内のセンスセルに選択的に結合される、第１および第２の入力ノードと、
前記第１の入力ノードに結合された第１の前置増幅器と、
前記第２の入力ノードに結合された第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、読出し動作中に前記基準セルの抵抗状態と比較して前記センスセルの抵抗状態を判定する電荷注入増幅器とからなる、情報記憶装置。
３．基準回路の抵抗状態の比較に基づいて選択された回路の第１または第２の抵抗状態を判定するために、電荷注入を使用する差動増幅器であって、
前記基準回路に結合された第１の前置増幅器と、
前記選択された回路に結合された第２の前置増幅器と、
前記基準回路からの基準電流に基づいて前記基準電流を受入れるための、前記第１の前置増幅器に結合された第１の入力と、前記選択された回路からのセンス電流に基づいて前記センス電流を受入れるための、前記第２の前置増幅器に結合された第２の入力とを有するカレントミラーと、
前記第２の前置増幅器に結合され、読出し動作に先立って、選択された電位に充電されるプリチャージ回路と、
前記プリチャージ回路に結合され、読出し動作中に、かつ前記プリチャージ回路における前記電位によって影響される際に、前記第２の前置増幅器からの前記センス電流が前記第１の前置増幅器からの前記基準電流より大きい場合、前記第１の抵抗状態を表す第１の出力を提供し、あるいは前記基準電流が前記センス電流より大きい場合、前記第２の抵抗状態を表す第２の出力を提供する、比較器増幅器とからなる、差動増幅器。
４．前記電荷注入増幅器が、前記センスセルを流れる電流を１つまたは複数の基準セルを流れる電流と比較することにより、前記センスセルの抵抗状態を判定する、上記１または２記載の情報記憶装置。
５．各々が、それぞれのビット線によりメモリセルの１つまたは複数の関連するグループに結合され、その関連するグループのメモリセルを流れる電流をセンシングするように動作可能である、複数の読出し回路をさらに含む、上記１または２記載の情報記憶装置。
６．各々が、関連する読出し回路に結合され、アナログ差動センス電圧をデジタル出力読出し信号に変換するように動作可能である、複数の比較器回路をさらに含む、上記１または２記載の情報記憶装置。
７．前記ワード線と前記ビット線とに結合され、選択されたワード線とビット線とにおいて前記抵抗性クロスポイントメモリセルアレイにおける電圧レベルを、選択されていないメモリセルに実質的に寄生電流が流れないように設定するよう動作可能である、等電位発生器をさらに含む、上記１または２記載の情報記憶装置。
８．各メモリセルが、磁気ランダムアクセスメモリ素子からなる、上記１または２記載の情報記憶装置。
９．前記等電位発生器が、選択されていないワード線からのフィードバックによりメモリセルの各グループの前記共通分離ダイオードの入力ノードを設定するように動作可能である、上記７記載の情報記憶装置。
１０．前記電荷注入増幅器が、
前記第１の前置増幅器に結合され、前記基準セルからの基準電流に基づいてその基準電流を受入れるための第１の入力と、前記第２の前置増幅器に結合され、前記センスセルからのセンス電流に基づいてそのセンス電流を受入れるための第２の入力とを有するカレントミラーと、
前記第２の前置増幅器に結合され、読出し動作に先立って選択された電位に充電されるプリチャージ回路と、
前記プリチャージ回路と基準電圧とに結合され、読出し動作中に、かつ前記プリチャージ回路における前記電位によって変更される際に、前記第２の前置増幅器からの前記センス電流が、前記第１の前置増幅器からの前記基準電流より大きい場合には、第１の出力を供給し、前記基準電流が前記センス電流より大きい場合には、第２の出力を供給する、比較器増幅器とからなる、上記１または２記載の情報記憶装置。
【００５０】
【発明の効果】
本発明によれば、差動電荷注入増幅器を使用することにより、従来技術にまさる利点が得られる。１つの利点は、電荷注入増幅での差動センスにより、より優れたコモンモードノイズ除去が提供されることである。この結果、出力信号がより明瞭でより容易に識別可能となる。さらに、電荷注入センス増幅器が、差動電流（ＩＣ）信号のみをセンシングし、そのためより正確であり、より広い動作範囲を有することから、より優れた分解能を提供する。さらに、ＭＴＪが互いに接近する場合に同じグループ内の基準ＭＴＪを使用することにより、非破壊読出しが可能であり、抵抗をより良好に整合させることができる。
【００５１】
さらに、本発明による差動センス増幅器は、従来技術と比較して、カレントミラーと電荷注入増幅器とを含む単純な設計を提供する。これにより、製造コストが簡略化され、一般に従来のシステムに関連する表面積が低減される。
【図面の簡単な説明】
【図１】メモリセルの抵抗性クロスポイントアレイと、複数の読出し回路および関連するステアリング回路と、ワード線デコード回路とを含むデータ記憶装置の回路図である。
【図２ａ】メモリセルの平行磁化の向きを示す図である。
【図２ｂ】メモリセルの反平行磁化の向きを示す図である。
【図３ａ】本発明による差動センス回路と比較器とを使用する、グループ抵抗性メモリ素子と共通共有ダイオードとから構成されるアレイ内のメモリセルを流れる電流をセンシングするように動作可能な、センス増幅器回路の回路図である。
【図３ｂ】本発明による差動センス回路と比較器とを使用する、抵抗性／ダイオードメモリアレイ内のメモリセルを流れる電流をセンシングするように動作可能な、センス増幅器回路の回路図である。
【図３ｃ】本発明による差動センス回路と比較器とを使用する、抵抗性メモリアレイ内のメモリセルを流れる電流をセンシングするように動作可能なセンス増幅器回路の回路図である。
【図４】図３Ａ、図３Ｂおよび図３Ｃの回路に対する読出しサイクルのタイミング図である。
【図５】図１の抵抗性クロスポイントメモリセルアレイのうちのメモリセルを読出す方法のフローチャートである。
【符号の説明】
8 データ記憶装置
10 抵抗性クロスポイントメモリセルアレイ
12a、12b メモリセル素子
14 ワード線
16 ビット線
18 行デコーダ
24 センス増幅器
【発明の属する技術分野】
本発明は、概して、抵抗性クロスポイントメモリセルアレイに関し、より詳細には、電荷注入モードを利用する差動センス増幅器を有する抵抗性クロスポイントメモリセルアレイに関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（ＭＲＡＭ）素子、相変化メモリ素子、ポリシリコンメモリ素子および追記型（たとえば、ヒューズベースまたはアンチヒューズベース）抵抗性メモリ素子を有する抵抗性クロスポイントメモリセルアレイを含む、多くの異なる抵抗性クロスポイントメモリセルアレイが提案されてきた。
【０００３】
たとえば、一般的なＭＲＡＭ記憶装置は、メモリセルのアレイを含む。ワード線は、メモリセルの行に沿って延在することができ、ビット線は、メモリセルの列に沿って延在することができる。各メモリセルは、ワード線とビット線とのクロスポイント（交点）に配置される。各ＭＲＡＭメモリセルは、１ビットの情報を磁化の向きとして格納する。特に、各メモリセルの磁化は、常に、２つの安定した向きのうちの１つをとる。これらの２つの安定した向き、すなわち平行および反平行は、０と１との論理値を表す。磁化の向きは、メモリセルの抵抗に影響を及ぼす。たとえば、メモリセルの抵抗は、磁化の向きが平行である場合には、第１の値「Ｒ」であることができ、磁化の向きが平行から反平行に変化した場合には、第２の値Ｒ＋△Ｒまで増加することができる。
【０００４】
概して、抵抗性クロスポイントメモリセルの論理状態は、選択されたメモリセルの抵抗状態をセンシングすることによって読取られ得る。しかしながら、一般に、抵抗性クロスポイントメモリセルアレイのメモリセルのすべてが、多くの平行経路によって相互接続されているため、アレイの単一メモリセルの抵抗状態をセンシングすることは困難である。１つのクロスポイントにおいて見られる抵抗は、他のワード線およびビット線のメモリセルの抵抗と平行であるそのクロスポイントにおけるメモリセルの抵抗と等しい。
【０００５】
このように、高密度および高速アクセスの抵抗性クロスポイントメモリを開発することができる前に克服しなければならない１つの障害は、選択されたメモリセルに格納されたデータがセンシングされている間に、選択された抵抗性クロスポイントメモリセルを確実に分離することである。概して、かかるメモリセルを分離するための従来の技術は、３つのメモリセル分離カテゴリ、すなわち選択トランジスタ分離技術と、ダイオード分離技術と、等電位分離技術とのうちの１つになる。
【０００６】
既知のトランジスタ分離技術は、一般に、各抵抗性クロスポイントメモリセルと直列に選択トランジスタを挿入することを含む。このアーキテクチャは、一般に、高速読出しアクセス時間によって特徴付けられる。不都合なことに、かかる直列トランジスタアーキテクチャは、一般に、シリコン領域の利用が比較的不十分であるという特徴も有する。その理由は、抵抗性クロスポイントメモリセルアレイ下の領域が、一般に直列トランジスタのために確保され、したがって支援回路には利用不可能であるためである。さらに、この分離技術は、メモリセルレイアウト密度が比較的不十分である傾向もある。その理由は、基板においてメモリセルを直列トランジスタに接続するビアに対して、領域が各メモリセルに割当てられなければならないためである。また、この分離技術は、概して、比較的高い書込み電流も必要とする。その理由は、読出し回路に並列に書込み回路を提供するために、分離された書込み用導体をメモリセルに追加しなければならず、書込み用導体の位置により、所望の書込み磁界を生成するために高い書込み電流という結果になるためである。概して、この手法は、単一メモリプレーンに限定される。その理由は、直列トランジスタを基板に配置しなければならず、直列トランジスタを基板からメモリセルプレーン内に移動するための実用的な方法がないためである。
【０００７】
ダイオード分離技術は、一般に、各抵抗性クロスポイントメモリ素子と直列にダイオードを挿入することを含む。このメモリセルアレイアーキテクチャは、マルチレベル抵抗性クロスポイントメモリアレイが構成されるのを可能にする薄膜ダイオードで実現され得る（特許文献１を参照）。このアーキテクチャは、高速動作の可能性を有する。しばしばこのアーキテクチャに関連する問題は、メモリセルアレイの潜在的な密度と一致する最小プロセス機能サイズを有する適切な薄膜ダイオードを提供することを含む。さらに、この手法は、メモリ素子毎に１つのダイオードを使用し、目下実用的なＭＲＡＭ機能およびパラメータでは、たとえば、各ダイオードは、５〜１５ｋＡ／ｃｍ２を導電することが要求される。かかる高電流密度は、概して、高密度ＭＲＡＭアレイにおいて薄膜ダイオードを実装するためには実用的ではない。
【０００８】
等電位分離技術は、一般に、直列ダイオードまたはトランジスタを使用せずに抵抗性クロスポイントメモリセルをセンシングすることを含む（特許文献２を参照）。この手法は、製作が比較的簡単なメモリ素子のクロスポイントアレイによって実施され得る。このクロスポイントメモリセルアレイのアーキテクチャは、一般に、実施する回路テクノロジーの最小機能サイズによってのみ制限される密度を有し、一般に、比較的低い書込み電流を必要とする。さらに、この手法をマルチレベル抵抗性クロスポイントメモリセルアレイに拡張することにより非常に高密度のメモリを達成することは比較的簡単である。しかしながら、等電位分離は、大型のアレイで実施することが困難な場合が多い。等電位分離技術を使用して大型ＭＲＡＭアレイにおいてデータをセンシングするために、自動較正およびトリプルサンプル読出し技術が使用されてきたが、これらのセンシングプロセスは、一般に、読出しセンシング時間を数マイクロ秒に制限する。
【０００９】
【特許文献１】
米国特許第５，７９３，６９７号明細書
【特許文献２】
米国特許第６，２５９，６４４号明細書
【００１０】
【発明が解決しようとする課題】
本発明の目的は、電荷注入差動センス増幅器を有する抵抗性クロスポイントメモリアレイを提供することである。
【００１１】
【課題を解決するための手段】
一態様では、本発明は、メモリセルの抵抗性クロスポイントアレイと、複数のワード線と、複数のビット線と、注入電荷増幅器を利用するセンス増幅器とを含むデータ記憶装置を特徴とする。メモリセルは、１つまたは複数のメモリセルの複数のグループへと構成される。注入電荷増幅器は、センシングされたメモリセルが基準セルと比較して第１の抵抗状態であるか、または第２の抵抗状態であるかを判定する。
【００１２】
注入電荷増幅器は、関連する読出し回路に結合される比較器回路をさらに含むことができる。比較器回路は、好ましくは、アナログ差動センス電流をデジタル出力読出し信号に変換するように動作可能である。
【００１３】
本発明の他の特徴および利点は、図面および特許請求の範囲を含む以下の説明から明らかとなろう。
【００１４】
【発明の実施の形態】
以下の説明では、同様の要素を識別するために同じ参照番号を使用する。さらに、図面は、例示的な実施形態の主な特徴を概略的に例示するように意図されている。図面は、実際の実施形態のすべての特徴、または示された要素の相対的な寸法を示すことが意図されておらず、一定の縮尺に従わずに描かれている。
【００１５】
図１を参照すると、一実施形態において、データ記憶装置８は、抵抗性クロスポイントメモリセルアレイ１０と、クロスポイントメモリセルアレイ１０の行に沿って延在する複数のワード線１４と、クロスポイントメモリセルアレイ１０の列に沿って延在する複数のビット線１６とを含む。メモリセルアレイ１０のメモリセル１２は、磁気ランダムアクセスメモリ（ＭＲＡＭ）素子、相変化メモリ素子および追記型（たとえば、ヒューズベースまたはアンチヒューズベース）抵抗性メモリ素子を含む多種多様な従来の抵抗性メモリ素子のうちの任意の１つとして実施され得る。
【００１６】
また、データ記憶装置８は、複数の読出し回路２０も含み、それらの各々は、それぞれのビット線１６によりメモリセル１２の１つまたは複数の関連するセットに結合される。各読出し回路２０は、メモリセル１２の関連するグループ（単数または複数）のメモリセルを流れる電流をセンシングするように動作可能である。ステアリング回路２２は、受取ったビット線アドレス（ＡＹ）に基づいて、関連する読出し回路２０を選択されたビット線１６に選択的に結合する。各ステアリング回路２２は、各ビット線１６を定電圧（ＶＡ）の電圧源か、または関連する読出し回路２０に接続する１組のスイッチを含む。ワード線デコード回路１８は、受取ったワード線アドレス（ＡＸ）に基づいて特定のワード線１４を選択的に活性化する。読出し動作中、ワード線デコード回路１８は、選択されたワード線１４をアースに接続して他の選択されていないワード線に定電圧（ＶＡ）を印加することにより、選択されたワード線１４を活性化することができる。各読出し回路２０の出力は、データ記憶装置８のそれぞれの入出力（Ｉ／Ｏ）パッドの入力に結合される。
【００１７】
例示の実施形態では、抵抗性クロスポイントメモリセルアレイは、比較的わずかな数のメモリセル１２を有するように示される。しかしながら、他の実施形態は、多数のメモリセルを含むことができる。たとえば、一実施形態では、抵抗性クロスポイントメモリセルアレイ１０は、メモリセル１２の１０２４×１０２４のアレイと、各々が４つのビット線１６のピッチに適合する２５６個の読出し回路２０とを含む。この実施形態では、合計４つのビット線１６を各読出し回路２０に多重化することができる。幾つかの実施形態は、多段のメモリセルアレイ１２を含むことができる。これらの実施形態では、異なる段からのビット線１６を読出し回路２０に多重化することができる。
【００１８】
幾つかの実施形態において、データ記憶装置８は、抵抗性クロスポイントメモリアレイ１０のメモリセル１２に情報を書込むための書込み回路（図示せず）も含むことができる。
【００１９】
以下に詳述するように、抵抗性クロスポイントメモリセルアレイ１０のアーキテクチャは、実用的な寸法と電流密度特性とを有する分離ダイオードにより高密度の製作および高速動作を可能にする。さらに、データ記憶装置８は、メモリセル１２の抵抗状態のセンシングに干渉する可能性のある寄生電流を実質的に回避する、新規な等電位分離回路を含む。
【００２０】
ここで、図面に示される例示的な実施形態を参照し、本明細書ではそれを説明するために特定の言語を使用する。しかしながら、それにより本発明の範囲の限定も意図されないことが理解されよう。関連する技術分野における当業者およびこの開示を所有する者には思いつくと考えられる、本明細書で例示される本発明の特徴の代替案およびさらなる修正案と、本明細書で例示されるような発明の原理のさらなる応用とは、本発明の範囲内にあるとみなされるできである。
【００２１】
例示の目的のために図面に示すように、本発明は、磁気ランダムアクセスメモリデバイスにおいて具現化される。ＭＲＡＭデバイスは、メモリセルのアレイと、メモリセルからデータを読出すための読出し回路とを含む。読出し回路は、等電位印加装置と差動センス増幅器とを含み、アレイ内の選択されたメモリセルの異なる抵抗状態を確実にセンシングすることができる。
【００２２】
ここで図１を参照すると、図１は、メモリセル素子１２ａおよび１２ｂの抵抗性クロスポイントアレイ１０を含む情報記憶装置８を示す。メモリセル素子１２ａおよび１２ｂは、行および列に配置されており、行はｘ方向に沿って延在し、列はｙ方向に沿って延在する。情報記憶装置８の例示を簡略化するために、比較的わずかな数のメモリセル素子１２ａおよび１２ｂのみを示す。実際には、任意のサイズのアレイを使用できる。
【００２３】
ワード線１４として機能しているトレースは、メモリセルアレイ１０の一方の側の平面においてｘ方向に沿って延在する。ビット線１６ａおよび１６ｂとして機能しているトレースは、メモリセルアレイ１０の隣接する側の平面においてｙ方向に沿って延在する。アレイ１０の各行に１つのワード線１４とアレイ１０の各列に１つのビット線１６ａまたは１６ｂとが存在できる。各メモリセル素子１２ａ、１２ｂは、ワード線１４とビット線１６ａまたは１６ｂとのクロスポイント（交点）に配置される。
【００２４】
メモリセル素子１２ａおよび１２ｂは、磁気トンネル接合（ＳＤＴ接合は一種の磁気トンネル接合である）か、または相変化デバイス等の薄膜メモリ素子を含むことができる。概して、メモリセル１２ａおよび１２ｂは、素子の公称抵抗の大きさに影響を与えることにより情報を格納または生成する任意の素子を含むことができる。かかる他のタイプの素子には、リードオンリメモリの一部としてのポリシリコン抵抗と、材料の状態を結晶からアモルファスにおよびその逆に変化させることにより抵抗状態を変化させるようにプログラムすることができる相変化デバイスとが含まれる。
【００２５】
ＳＤＴ接合の抵抗は、たとえば、その磁化の向きが平行である場合には第１の値（Ｒ）であり、磁化の向きが平行から反平行に変化した場合には第２の値（Ｒ＋△Ｒ）に増大する。一般的な第１の抵抗値（Ｒ）は、約１０ｋΩ〜１ＭΩとすることができ、抵抗（△Ｒ）の一般的な変化は、第１の抵抗値（Ｒ）の約３０％とすることができる。
【００２６】
各メモリセル素子１２ａおよび１２ｂは、外部電源がない場合であってもその磁化の向きを保持する。したがって、メモリセル素子１２ａおよび１２ｂは不揮発性である。
【００２７】
データは、メモリセル素子１２ａおよび１２ｂにビット・ビットバー方式で格納される。２つのメモリセル素子１２ａおよび１２ｂがデータの各ビットに割当てられ、一方のメモリセル素子（「データ」素子）１２ａがビットの値を格納し、他方のメモリセル素子（「基準」素子）１２ｂが値の補数を格納する。このため、データ素子１２ａが論理「１」を格納する場合、その対応する基準素子１２ｂは論理「０」を格納する。データ素子１２ａの各列は、ビット線１６ａに接続され、基準素子１２ｂの各列は、ビット線１６ｂに接続される。
【００２８】
メモリセル１２は、いかなる特定のタイプのデバイスに限定されない。ＭＲＡＭ等のスピン依存トンネル効果（ＳＤＴ）デバイスは、クロスポイントメモリによく適している。通常のＳＤＴデバイスは、「ピン留め（pinned）」層と「フリー」層とを含む。ピン留め層は、平面内で配向されているが、対象となる範囲内に印可された磁界が存在する場合に固定されたままである磁化を有する。フリー層は、印加磁界によって回転させることができる磁化を有し、その向きは「磁化容易軸」に沿っており、ピン留め層の磁化と平行である。フリー層の磁化の向きは、それぞれ低抵抗状態と高抵抗状態とに対応するピン留め層の磁化に対して、図２ａに示すように平行であるか、または図２ｂに示すように反平行である。
【００２９】
図１に戻ると、情報記憶装置８は、読出しおよび書込み動作中にワード線１４を選択するための行デコーダ１８を含む。読出し動作中、選択されたワード線１４は接地に接続され得る。書込み動作中、選択されたワード線１４に対して書込み電流を印加することができる。
【００３０】
情報記憶装置８は、読出し動作中に選択されたメモリセル素子１２ａおよび１２ｂの抵抗状態をセンシングするための読出し回路と、書込み動作中に選択されたワード線１４およびビット線１６ａおよび１６ｂに電流を供給するための書込み回路とを含む。読出し回路を、概して２０で示す。情報記憶装置８の例示を簡略化するために、書込み回路は示していない。
【００３１】
読出し回路２０は、複数のステアリング回路２２とセンス増幅器２４とを含む。複数のビット線１６が各ステアリング回路２２に接続される。各ステアリング回路２２は、ビット線を選択するためのデコーダを含む。選択されたメモリセル素子１２は、選択されたワード線１４と選択されたビット線１６との交差点にある。
【００３２】
図５のフローチャートにも示す読出し動作中、ブロック５０４に示すように、選択された素子１２ａおよび１２ｂは、選択されたワード線１４によって接地に接続される。各ステアリング回路２２は、データ素子１２ａの列と交差するビット線１６ａと、基準素子１２ｂの対応する列と交差するビット線１６ｂとを選択する。データ素子１２ａの列と交差する選択されたビット線１６ａは、ブロック５０２に示すように、それらの対応するセンス増幅器２４のセンスノードＳ０に接続される。ブロック５０２および５０４のステップを逆にすることができ、それらの実施の順序は重要ではない。基準素子１２ｂの列と交差する選択されたビット線１６ｂは、それらの対応するセンス増幅器２４の基準ノードＲ０に接続される。各センス増幅器２４は、差動前置増幅器と、カレントミラー回路と、電荷注入増幅器と、ビット線１６ａおよび１６ｂ上の信号を比較するための比較器とを含む。比較は、選択されたデータ素子１２ａの抵抗状態、したがって選択されたデータ素子１２ａに格納された論理値を示す。センス増幅器２４の出力はデータレジスタ２６に供給され、データレジスタ２６は、情報記憶装置８のＩ／Ｏパッド２８に結合される。
【００３３】
ブロック５０６に示すように、選択されていないワード線１４のすべてが、アレイ電圧（ＶＡ）を供給する定電圧源に接続される。外部回路が定電圧源を提供することができる。センス増幅器２４は、選択されていないワード線のサブセットに定電圧源が印加するものと同じ電位を、選択されたビット線１６に印加する。かかる等電位分離をアレイ１０に適用することにより、寄生電流が低減される。
【００３４】
読出し回路２０は、ｍビットワードでデータを読出すことができ、それにより、複数（ｍ）のメモリセル素子１２ａおよび１２ｂの抵抗状態が同時にセンシングされる。それを、ブロック５０８の電流測定ステップとして示す。ｍ個の連続したセンス増幅器２４を同時に動作させることにより、ｍビットワードを読出すことができる。
【００３５】
図３ａを参照すると、一実施形態では、抵抗性クロスポイントメモリセルアレイ１０のメモリセル１２は、２つまたはそれより多いメモリセル１２の複数のグループ１５に構成される。たとえば、例示の実施形態では、各グループ１５は３つのメモリセル１２を含む。各グループ１５のメモリセル１２は、それぞれのビット線１６と、ワード線１４に結合される共通グループ分離ダイオード１３との間に接続される。抵抗性クロスポイントメモリセルアレイ１０は、ダイオード分離アーキテクチャに関連する高速動作の利点と、実用的な寸法および電流密度特性を有する分離ダイオードで実施され得るアーキテクチャにおける等電位分離アーキテクチャの高密度の利点とを特徴とする。実施形態によっては、分離ダイオード１３を、従来の薄膜ダイオード製作技術を使用してメモリセル１２とともに製作することができ、それにより、マルチレベル抵抗性クロスポイントメモリアレイを構成することが可能になる。
【００３６】
読出し動作の場合、抵抗性クロスポイントメモリセルアレイ１０のターゲットセルにおいて、ターゲットメモリセルに対応するワード線１４を選択し、それを接地電位に接続することにより、データがセンシングされる。同時に、ビット線１６ａおよび１６ｂが、基準／センスのペアで読出し回路２０に接続される。アレイ電位（ＶＡ）は、電圧源の出力から選択されたグループの選択されていないビット線１６に印加される。また、アレイ電位（ＶＡ）は、センス増幅器２４の入力に印加され、それによって選択されたビット線１６ａおよび１６ｂに結合電圧（ＶＡ’）がもたらされる。結合電圧（ＶＡ’）は、実質的にアレイ電圧（ＶＡ）に等しい。選択されていないグループのビット線は、フローティングのままである。アレイの上記バイアス状態下では、選択されたグループ１５のビットセルのみが、電位電圧ＶＡおよび基準電流Ｉ＿refにより順方向バイアスされ、結果として、センス電流Ｉ＿dataがメモリセル１２ａおよび１２ｂを流れている。それらが増幅器２４によってセンシングされることにより、ビットセルの状態が判定される。また、電流は、選択されたグループのビットセルにも流れているが、基準電流およびセンス電流に干渉しない。
【００３７】
図３ｂは、図示するように各メモリセル１２が単一の分離ダイオード１３に直接的に結合される代替の実施形態を示す。増幅器２４を介したアレイ１０の動作は、図３ａにおいて例示したものと同様であり、以下に説明する。
【００３８】
メモリアレイ１０において、選択されたワード線１４を接地電位に接続し、センス電流および基準電流に対する漏れ電流の影響を最小化するために、選択されていないワード線のすべてを電位（ＶＡ）に接続することにより、読出し動作が実行される。選択されたビット線１６ａおよび１６ｂは、マルチプレクサ２２およびノードＲ０およびＳ０を介してセンス増幅器２４の入力に接続される。センス増幅器の他の入力は、選択されていないワード線と同じ電位（ＶＡ）に接続される。このため、選択されたビット線１６ａおよび１６ｂは、他の選択されていないビット線がフローティングのままである一方で、実質的に（ＶＡ）と等しい電位（ＶＡ’）にバイアスされる。アレイに対する上記バイアス状態下では、選択されたメモリ１２ａおよび１２ｂのみが電位電圧（ＶＡ）によって順方向にバイアスされ、その結果、基準電流Ｉ＿refおよびセンス電流Ｉ＿dataがメモリセル１２ａおよび１２ｂを流れて、増幅器２４によってセンシングされることにより、ビットセルの状態が判定される。
【００３９】
さらに、図３ｃは、分離ダイオードがないメモリセル１２を示す。増幅器２４によるアレイ１０の動作は、分離ダイオードとそれが通常回路全体に課す制限とがないことを除き、図３ａのものと同じである。アレイ１０において、磁気トンネル接合１２は、アレイのビットのセンシングに干渉する多くの並列経路を介して結合される。この問題は、特許文献２に開示された「等電位」方法を使用することによって対処することができ、この「等電位」方法は、選択されたビット線１６ａおよび１６ｂに電位を印加して、同じ電位を選択されていないビット線１６と恐らくは選択されていないワード線１４のサブセットに供給することを含む。選択されたワード線１４は、接地電位に接続される。したがって、選択されたワード線１４に接続された接合のみが、両端に電圧（ＶＡ）を有しており、このため、電流はこれらの接合を流れているが、互いに干渉しない。基準電流Ｉ＿refおよびセンス電流Ｉ＿dataを、センス増幅器によって正確にセンシングすることができ、したがって格納されたデータビットの状態を判定することができる。
【００４０】
図３ａ、図３ｂおよび図３ｃに示す３つの場合のすべてに共通するセンス増幅器２４を参照する。動作時、基準ビット線において生成される電流とセンスビット線において生成される電流との間の差を検出することにより、データ「１」またはデータ「０」をセンシングすることができる。実施形態によっては、基準ビット線に関連するいくつかのメモリセルが存在できる。他の実施形態では、ビット毎に１つの基準ビットが存在できる。
【００４１】
読出し動作の場合、前置増幅器３６は、電圧源（ＶＡ）に接続する第１の入力と、トランジスタ３６ａのゲート入力に結合されたその出力とを有する。トランジスタ３６ａのソース端と前置増幅器３６の第２の入力とが、データビットセル１２ａが配置されている選択されたビット線１６ａに結合される。同様に、前置増幅器３８の第１の入力は電圧源ＶＡに接続され、その出力はトランジスタ３８ａのゲート入力に接続される。トランジスタ３８ａのソース端と前置増幅器３８の第２の入力とは、基準ビットセル１２ｂが配置されている選択されたビット線１６ｂに結合される。前置増幅器３６および３８は、ビット線１６ａおよび１６ｂの電圧を、実質的に電圧（ＶＡ）に等しい電位（ＶＡ’）に調整する。このため、選択されたメモリ素子１２ａおよび１２ｂの各々の両端に、電位（ＶＡ）がかかる。その結果、電流Ｉ＿ref＝（ＶＡ−Ｖｄ）／Ｒ１２ａが選択された素子１２ａを流れ、電流Ｉ＿data＝（ＶＡ−Ｖｄ）／Ｒ１２ｂが選択された素子１２ｂを流れる。ここで、Ｒ１２ａおよびＲ１２ｂはメモリセル１２の抵抗値であり、Ｖｄはダイオード１３の順方向ダイオード電圧であり、通常はおよそ０．７Ｖである。図３ｃにおける一実施形態では、メモリアレイ１０にはダイオードが存在しないため、この場合Ｖｄは０である。
【００４２】
また、Ｉ＿refおよびＩ＿data電流は、トランジスタ３６ａおよび３８ａにも流れている。トランジスタ３６ｂ、３６ｃ、３８ｂ、３８ｃ、４０ａおよび４０ｂは、整合されたトランジスタであり、接続されることによりカレントミラーの３つのセットを形成する。第１のセットは、トランジスタ３６ｂおよび３６ｃからなり、Ｉ＿refに等しいミラー電流Ｉ＿ref’を生成する。第２のセットは、トランジスタ４０ａおよび４０ｂからなり、Ｉ＿refおよびＩ＿ref’に等しいミラー電流ＩＲを生成する。同様に、第３のセットは、トランジスタ３８ｂおよび３８ｃからなり、Ｉ＿dataに等しい電流ＩＳを生成する。
【００４３】
読出し動作中、読出しイネーブルトランジスタ５２がオフとなり、トランジスタ５４がイネーブルになりコンデンサＣを電圧レベルＶｄｄ／２までプリチャージする。その後、トランジスタ５４がオフとなり、トランジスタ５２がオンとなる。この時点で、ノードＡにおける電流を合計すると、ＩＳ＋ＩＣ−ＩＲ＝０またはＩＣ＝ＩＲ−ＩＳとなる。コンデンサ電圧は、電流ＩＣによって決まる。電流ＩＲが電流ＩＳより小さい場合、それはセンスセルが低抵抗状態を有し基準セルが高抵抗状態を有することを示し、電流ＩＣはノードＡから離れコンデンサＣに向かって流れ、コンデンサＣをＩＣのレートで充電する。電流ＩＲが電流ＩＳより大きい場合、それはセンスセルが高抵抗状態を有し基準セルが低抵抗状態を有することを示し、電流ＩＣはノードＡに向かってコンデンサＣから離れるように流れ、コンデンサＣをＩＣのレートで放電する。基準電流ＩＲとセンス電流ＩＳとがともに等しい場合、それは、基準セルとセンスセルとがともに同じ抵抗値を有することを意味し、このときコンデンサ電流ＩＣは０であり、このためコンデンサ電圧は変化しない。コンデンサ電圧は、比較器３４により基準電圧Ｖｄｄ／２と比較される。比較器３４の低レベル出力は、コンデンサＣが充電されており、そのためデータビットセル抵抗が基準ビットセル抵抗より小さいことを示す。高レベル出力は、コンデンサが放電されており、そのためデータビットセル抵抗が基準ビットセル抵抗より大きいことを示す。
【００４４】
図４は、読出しシーケンス中のコンデンサ電圧を示す。ここでは、コンデンサ電圧の上昇は、ＩＳセンス電流がＩＲ基準電流より大きく、そのためデータビットセルが低抵抗を有しデータビットが１であることを示し、コンデンサ電圧の下降は、センス電流が基準電流より小さく、そのためデータ素子が高抵抗を有しデータビットが０であることを示す。この技術はまた、複数のセンス増幅器が使用される場合（すなわち、複数のビットペアが同時にセンシングされる場合）に良好に動作する。
【００４５】
図３ａ、図３ｂおよび図３ｃに示すように、比較器回路３４は、センス増幅器出力信号と基準信号Ｖｄｄ／２とを比較するように実施され得る。この回路は、アナログ差動センス電圧データを確実なフルスイングデジタルデータに変換する。データ記憶装置１０の他のコンポーネントと結合されると、比較器／ラッチ回路３４は、センシング動作を完了するために信頼性のある効率的な回路となる。
【００４６】
差動電荷注入増幅器を使用することにより、従来技術にまさる利点が得られる。１つの利点は、電荷注入増幅での差動センスにより、より優れたコモンモードノイズ除去が提供されることである。この結果、出力信号がより明瞭でより容易に識別可能となる。さらに、電荷注入センス増幅器が、差動電流（ＩＣ）信号のみをセンシングし、そのためより正確であり、より広い動作範囲を有することから、より優れた分解能を提供する。さらに、ＭＴＪが互いに接近する場合に同じグループ内の基準ＭＴＪを使用することにより、非破壊読出しが可能であり、抵抗をより良好に整合させることができる。
【００４７】
さらに、本発明による差動センス増幅器は、従来技術と比較して、カレントミラーと電荷注入増幅器とを含む単純な設計を提供する。これにより、製造コストが低下し、一般に従来のシステムに関連する表面積が低減される。
【００４８】
上述の実施形態は本発明の代表例であるが、当業者には、本明細書および特許請求の範囲の検討から、または開示した発明の実施形態の実施から、他の実施形態が明らかとなろう。明細書とその中の実施形態とは、単なる例示としてみなされることが意図されており、本発明は、特許請求の範囲とそれらの等価物とによって規定される。
【００４９】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．情報記憶装置であって、
抵抗性クロスポイントメモリセルアレイと、
複数のワード線と、
複数のビット線であって、メモリセルのグループが共通のワード線に接続され、前記グループの各メモリセルが単一のビット線に接続される、複数のビット線と、及び
前記メモリセルアレイに結合された差動センス増幅器とからなり、その差動センス増幅器が、
第１および第２の入力ノードであって、その第１の入力ノードが、前記セルアレイ内の基準セルに接続された前記複数のビット線のうちの１つに選択的に結合され、前記第２の入力ノードが、所与のワード線に共通の前記メモリセルのグループ内のセンスセルに選択的に結合される、第１および第２の入力ノードと、
前記第１の入力ノードに結合される第１の前置増幅器と、
前記第２の入力ノードに結合される第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、読出し動作中に前記基準セルの抵抗状態と比較して前記センスセルの抵抗状態を判定する電荷注入増幅器とからなる、情報記憶装置。
２．情報記憶装置であって、
抵抗性クロスポイントメモリセルアレイと、
複数のワード線と、
複数のビット線であって、前記メモリセルが２つまたはそれより多いメモリセルの複数のグループに構成され、各グループのメモリセルがそれぞれのワード線とビット線に結合された共通分離ダイオードとの間に接続される、複数のビット線と、及び
前記メモリセルアレイに結合される差動センス増幅器とからなり、その差動センス増幅器が、
第１および第２の入力ノードであって、その第１の入力ノードが、前記セルアレイ内の基準セルに接続された前記複数のビット線のうちの１つに選択的に結合され、前記第２の入力ノードが、前記セルアレイ内のセンスセルに選択的に結合される、第１および第２の入力ノードと、
前記第１の入力ノードに結合された第１の前置増幅器と、
前記第２の入力ノードに結合された第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、読出し動作中に前記基準セルの抵抗状態と比較して前記センスセルの抵抗状態を判定する電荷注入増幅器とからなる、情報記憶装置。
３．基準回路の抵抗状態の比較に基づいて選択された回路の第１または第２の抵抗状態を判定するために、電荷注入を使用する差動増幅器であって、
前記基準回路に結合された第１の前置増幅器と、
前記選択された回路に結合された第２の前置増幅器と、
前記基準回路からの基準電流に基づいて前記基準電流を受入れるための、前記第１の前置増幅器に結合された第１の入力と、前記選択された回路からのセンス電流に基づいて前記センス電流を受入れるための、前記第２の前置増幅器に結合された第２の入力とを有するカレントミラーと、
前記第２の前置増幅器に結合され、読出し動作に先立って、選択された電位に充電されるプリチャージ回路と、
前記プリチャージ回路に結合され、読出し動作中に、かつ前記プリチャージ回路における前記電位によって影響される際に、前記第２の前置増幅器からの前記センス電流が前記第１の前置増幅器からの前記基準電流より大きい場合、前記第１の抵抗状態を表す第１の出力を提供し、あるいは前記基準電流が前記センス電流より大きい場合、前記第２の抵抗状態を表す第２の出力を提供する、比較器増幅器とからなる、差動増幅器。
４．前記電荷注入増幅器が、前記センスセルを流れる電流を１つまたは複数の基準セルを流れる電流と比較することにより、前記センスセルの抵抗状態を判定する、上記１または２記載の情報記憶装置。
５．各々が、それぞれのビット線によりメモリセルの１つまたは複数の関連するグループに結合され、その関連するグループのメモリセルを流れる電流をセンシングするように動作可能である、複数の読出し回路をさらに含む、上記１または２記載の情報記憶装置。
６．各々が、関連する読出し回路に結合され、アナログ差動センス電圧をデジタル出力読出し信号に変換するように動作可能である、複数の比較器回路をさらに含む、上記１または２記載の情報記憶装置。
７．前記ワード線と前記ビット線とに結合され、選択されたワード線とビット線とにおいて前記抵抗性クロスポイントメモリセルアレイにおける電圧レベルを、選択されていないメモリセルに実質的に寄生電流が流れないように設定するよう動作可能である、等電位発生器をさらに含む、上記１または２記載の情報記憶装置。
８．各メモリセルが、磁気ランダムアクセスメモリ素子からなる、上記１または２記載の情報記憶装置。
９．前記等電位発生器が、選択されていないワード線からのフィードバックによりメモリセルの各グループの前記共通分離ダイオードの入力ノードを設定するように動作可能である、上記７記載の情報記憶装置。
１０．前記電荷注入増幅器が、
前記第１の前置増幅器に結合され、前記基準セルからの基準電流に基づいてその基準電流を受入れるための第１の入力と、前記第２の前置増幅器に結合され、前記センスセルからのセンス電流に基づいてそのセンス電流を受入れるための第２の入力とを有するカレントミラーと、
前記第２の前置増幅器に結合され、読出し動作に先立って選択された電位に充電されるプリチャージ回路と、
前記プリチャージ回路と基準電圧とに結合され、読出し動作中に、かつ前記プリチャージ回路における前記電位によって変更される際に、前記第２の前置増幅器からの前記センス電流が、前記第１の前置増幅器からの前記基準電流より大きい場合には、第１の出力を供給し、前記基準電流が前記センス電流より大きい場合には、第２の出力を供給する、比較器増幅器とからなる、上記１または２記載の情報記憶装置。
【００５０】
【発明の効果】
本発明によれば、差動電荷注入増幅器を使用することにより、従来技術にまさる利点が得られる。１つの利点は、電荷注入増幅での差動センスにより、より優れたコモンモードノイズ除去が提供されることである。この結果、出力信号がより明瞭でより容易に識別可能となる。さらに、電荷注入センス増幅器が、差動電流（ＩＣ）信号のみをセンシングし、そのためより正確であり、より広い動作範囲を有することから、より優れた分解能を提供する。さらに、ＭＴＪが互いに接近する場合に同じグループ内の基準ＭＴＪを使用することにより、非破壊読出しが可能であり、抵抗をより良好に整合させることができる。
【００５１】
さらに、本発明による差動センス増幅器は、従来技術と比較して、カレントミラーと電荷注入増幅器とを含む単純な設計を提供する。これにより、製造コストが簡略化され、一般に従来のシステムに関連する表面積が低減される。
【図面の簡単な説明】
【図１】メモリセルの抵抗性クロスポイントアレイと、複数の読出し回路および関連するステアリング回路と、ワード線デコード回路とを含むデータ記憶装置の回路図である。
【図２ａ】メモリセルの平行磁化の向きを示す図である。
【図２ｂ】メモリセルの反平行磁化の向きを示す図である。
【図３ａ】本発明による差動センス回路と比較器とを使用する、グループ抵抗性メモリ素子と共通共有ダイオードとから構成されるアレイ内のメモリセルを流れる電流をセンシングするように動作可能な、センス増幅器回路の回路図である。
【図３ｂ】本発明による差動センス回路と比較器とを使用する、抵抗性／ダイオードメモリアレイ内のメモリセルを流れる電流をセンシングするように動作可能な、センス増幅器回路の回路図である。
【図３ｃ】本発明による差動センス回路と比較器とを使用する、抵抗性メモリアレイ内のメモリセルを流れる電流をセンシングするように動作可能なセンス増幅器回路の回路図である。
【図４】図３Ａ、図３Ｂおよび図３Ｃの回路に対する読出しサイクルのタイミング図である。
【図５】図１の抵抗性クロスポイントメモリセルアレイのうちのメモリセルを読出す方法のフローチャートである。
【符号の説明】
8 データ記憶装置
10 抵抗性クロスポイントメモリセルアレイ
12a、12b メモリセル素子
14 ワード線
16 ビット線
18 行デコーダ
24 センス増幅器
Claims (19)
- 情報記憶装置であって、
抵抗性クロスポイントメモリセルアレイと、
複数のワード線と、
複数のビット線であって、メモリセルのグループが共通のワード線に接続され、前記グループの各メモリセルが単一のビット線に接続される、複数のビット線と、及び
前記メモリセルアレイに結合された差動センス増幅器とからなり、その差動センス増幅器が、
第１および第２の入力ノードであって、その第１の入力ノードが、前記セルアレイ内の基準セルに接続された前記複数のビット線のうちの１つに選択的に結合され、前記第２の入力ノードが、所与のワード線に共通の前記メモリセルのグループ内のセンスセルに選択的に結合される、第１および第２の入力ノードと、
前記第１の入力ノードに結合される第１の前置増幅器と、
前記第２の入力ノードに結合される第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、読出し動作中に前記基準セルの抵抗状態と比較して前記センスセルの抵抗状態を判定する電荷注入増幅器とからなり、
前記電荷注入増幅器が、
前記第１の前置増幅器に結合され、前記基準セルからの基準電流に基づいた基準電流を受入れるための第１の入力と、前記第２の前置増幅器に結合され、前記センスセルからのセンス電流に基づいたセンス電流を受入れるための第２の入力とを有し、前記基準電流と前記センス電流の差に相当する出力電流を出力するカレントミラーと、
前記カレントミラーの第２の入力に結合され、読出し動作に先立って基準電圧に充電されるプリチャージ回路と、
前記プリチャージ回路と前記基準電圧とに結合され、読出し動作中に、前記第２の前置増幅器からの前記センス電流が、前記第１の前置増幅器からの前記基準電流より大きい場合に、前記出力電流により前記プリチャージ回路の電位が変更されたところに従い第１の出力を供給し、あるいは前記基準電流が前記センス電流より大きい場合に、前記出力電流により前記プリチャージ回路の電位が変更されたところに従い第２の出力を供給する、比較器とからなる、情報記憶装置。 - 前記電荷注入増幅器が、前記センスセルを流れる電流を１つまたは複数の基準セルを流れる電流と比較することにより、前記センスセルの抵抗状態を判定する、請求項１に記載の情報記憶装置。
- 各々が、それぞれのビット線によりメモリセルの１つまたは複数の関連するグループに結合され、その関連するグループのメモリセルを流れる電流をセンシングするように動作可能である、複数の差動センス増幅器をさらに含む、請求項１に記載の情報記憶装置。
- 各々が、関連する差動センス増幅器に結合され、アナログ差動センス電圧をデジタル出力読出し信号に変換するように動作可能である、複数の比較器をさらに含む、請求項１に記載の情報記憶装置。
- 前記ワード線と前記ビット線とに結合され、選択されたワード線とビット線とにおいて前記抵抗性クロスポイントメモリセルアレイにおける電圧レベルを、選択されていないメモリセルに実質的に寄生電流が流れないように設定するよう動作可能である、等電位発生器をさらに含む、請求項１に記載の情報記憶装置。
- 各セルが該セルを前記ビット線に接続するための分離ダイオードを含み、電圧源が、選択されていないワード線からのフィードバックによりメモリセルの各グループの共通の分離ダイオードの入力ノードを設定するように動作可能である、請求項５に記載の情報記憶装置。
- 各メモリセルが、磁気ランダムアクセスメモリ素子からなる、請求項１に記載の情報記憶装置。
- 前記第１の前置増幅器に結合されて、前記基準セルを流れる基準電流のミラー基準電流を出力する第１のカレントミラーと、前記第２の前置増幅器に結合されて、前記センスセルを流れるセンス電流のミラーセンス電流を出力する第２のカレントミラーとをさらに含み、
前記電荷注入増幅器のカレントミラーが、前記ミラー基準電流を受入れるために前記第１のカレントミラーに結合された前記第１の入力と、前記ミラーセンス電流を受入れるために前記第２のカレントミラーに結合された前記第２の入力とを有し、
前記プリチャージ回路が、第１のゲートを介して前記第２の入力に結合され、かつ第２のゲートを介して前記基準電圧に結合されたコンデンサを含み、
前記比較器が、前記コンデンサに結合された第１の比較入力と、前記基準電圧を受入れるための第２の比較入力と、出力とを含み、
読出し動作中に、前記ミラー基準電流と前記ミラーセンス電流との電流差に応じて、前記コンデンサが充電または放電され、前記比較器が、前記充電または放電された後のコンデンサ電圧を前記基準電圧と比較して、前記センスセルの抵抗状態の結果を出力する、請求項１に記載の情報記憶装置。 - 情報記憶装置であって、
抵抗性クロスポイントメモリセルアレイと、
複数のワード線と、
複数のビット線であって、前記メモリセルが２つまたはそれより多いメモリセルの複数のグループに構成され、各グループの各メモリセルがそれぞれのビット線と共通のワード線に結合された共通分離ダイオードとの間に接続される、複数のビット線と、及び
前記メモリセルアレイに結合される差動センス増幅器とからなり、その差動センス増幅器が、
第１および第２の入力ノードであって、その第１の入力ノードが、前記メモリセルアレイ内の基準セルに接続された前記複数のビット線のうちの１つに選択的に結合され、前記第２の入力ノードが、前記メモリセルアレイ内のセンスセルに選択的に結合される、第１および第２の入力ノードと、
前記第１の入力ノードに結合された第１の前置増幅器と、
前記第２の入力ノードに結合された第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、読出し動作中に前記基準セルの抵抗状態と比較して前記センスセルの抵抗状態を判定する電荷注入増幅器とからなり、
前記電荷注入増幅器が、
前記第１の前置増幅器に結合され、前記基準セルからの基準電流に基づいた基準電流を受入れるための第１の入力と、前記第２の前置増幅器に結合され、前記センスセルからのセンス電流に基づいたセンス電流を受入れるための第２の入力とを有し、前記基準電流と前記センス電流の差に相当する出力電流を出力するカレントミラーと、
前記カレントミラーの第２の入力に結合され、読出し動作に先立って基準電圧に充電されるプリチャージ回路と、
前記プリチャージ回路と前記基準電圧とに結合され、読出し動作中に、前記第２の前置増幅器からの前記センス電流が、前記第１の前置増幅器からの前記基準電流より大きい場合に、前記出力電流により前記プリチャージ回路の電位が変更されたところに従い第１の出力を供給し、あるいは前記基準電流が前記センス電流より大きい場合に、前記出力電流により前記プリチャージ回路の電位が変更されたところに従い第２の出力を供給する、比較器とからなる、情報記憶装置。 - 前記電荷注入増幅器が、前記センスセルを流れる電流を１つまたは複数の基準セルを流れる電流と比較することにより、前記センスセルの抵抗状態を判定する、請求項９に記載の情報記憶装置。
- 各々が、それぞれのビット線によりメモリセルの１つまたは複数の関連するグループに結合され、その関連するグループのメモリセルを流れる電流をセンシングするように動作可能である、複数の差動センス増幅器をさらに含む、請求項９に記載の情報記憶装置。
- 各々が、関連する差動センス増幅器に結合され、アナログ差動センス電圧をデジタル出力読出し信号に変換するように動作可能である、複数の比較器をさらに含む、請求項９に記載の情報記憶装置。
- 前記ワード線と前記ビット線とに結合され、選択されたワード線とビット線とにおいて前記抵抗性クロスポイントメモリセルアレイにおける電圧レベルを、選択されていないメモリセルに実質的に寄生電流が流れないように設定するよう動作可能である、電圧源をさらに含む、請求項９に記載の情報記憶装置。
- 前記電圧源が、選択されていないワード線からのフィードバックによりメモリセルの各グループの前記共通分離ダイオードの入力ノードを設定するように動作可能である、請求項１３に記載の情報記憶装置。
- 各メモリセルが、磁気ランダムアクセスメモリ素子からなる、請求項９に記載の情報記憶装置。
- 前記第１の前置増幅器に結合されて、前記基準セルを流れる基準電流のミラー基準電流を出力する第１のカレントミラーと、前記第２の前置増幅器に結合されて、前記センスセルを流れるセンス電流のミラーセンス電流を出力する第２のカレントミラーとをさらに含み、
前記電荷注入増幅器のカレントミラーが、前記ミラー基準電流を受入れるために前記第１のカレントミラーに結合された前記第１の入力と、前記ミラーセンス電流を受入れるために前記第２のカレントミラーに結合された前記第２の入力とを有し、
前記プリチャージ回路が、第１のゲートを介して前記第２の入力に結合され、かつ第２のゲートを介して前記基準電圧に結合されたコンデンサを含み、
前記比較器が、前記コンデンサに結合された第１の比較入力と、前記基準電圧を受入れるための第２の比較入力と、出力とを含み、
読出し動作中に、前記ミラー基準電流と前記ミラーセンス電流との電流差に応じて、前記コンデンサが充電または放電され、前記比較器が、前記充電または放電された後のコンデンサ電圧を前記基準電圧と比較して、前記センスセルの抵抗状態の結果を出力する、請求項９に記載の情報記憶装置。 - 基準回路の抵抗状態の比較に基づいて、選択された回路の第１または第２の抵抗状態を判定するために、電荷注入を使用する差動増幅器であって、
前記基準回路に結合された第１の前置増幅器と、
前記選択された回路に結合された第２の前置増幅器と、
前記基準回路からの基準電流に基づいた基準電流を受入れるための、前記第１の前置増幅器に結合された第１の入力と、前記選択された回路からのセンス電流に基づいたセンス電流を受入れるための、前記第２の前置増幅器に結合された第２の入力とを有し、前記基準電流と前記センス電流の差に相当する出力電流を出力するカレントミラーと、
前記カレントミラーの第２の入力に結合され、読出し動作に先立って、基準電圧に充電されるプリチャージ回路と、
前記プリチャージ回路と前記基準電圧とに結合され、読出し動作中に、前記第２の前置増幅器からの前記センス電流が前記第１の前置増幅器からの前記基準電流より大きい場合に、前記出力電流により前記プリチャージ回路の電位が変更されたところに従い、前記第１の抵抗状態を表す第１の出力を提供し、あるいは前記基準電流が前記センス電流より大きい場合に、前記出力電流により前記プリチャージ回路の電位が変更されたところに従い、前記第２の抵抗状態を表す第２の出力を提供する、比較器とからなる、差動増幅器。 - 前記選択された回路が抵抗性メモリセンスセルを含み、前記基準回路が抵抗性メモリ基準セルを含む、請求項１７に記載の差動増幅器。
- 前記第１の前置増幅器に結合されて、前記基準セルを流れる基準電流のミラー基準電流を出力する第１のカレントミラーと、前記第２の前置増幅器に結合されて、前記センスセルを流れるセンス電流のミラーセンス電流を出力する第２のカレントミラーとをさらに含み、
前記電荷注入増幅器のカレントミラーが、前記ミラー基準電流を受入れるために前記第１のカレントミラーに結合された前記第１の入力と、前記ミラーセンス電流を受入れるために前記第２のカレントミラーに結合された前記第２の入力とを有し、
前記プリチャージ回路が、第１のゲートを介して前記第２の入力に結合され、かつ第２のゲートを介して前記基準電圧に結合されてコンデンサを含み、
前記比較器が、前記コンデンサに結合された第１の比較入力と、前記基準電圧を受入れるための第２の比較入力と、出力とを含み、
読出し動作中に、前記ミラー基準電流と前記ミラーセンス電流との電流差に応じて、前記コンデンサが充電または放電され、前記比較器が、前記充電または放電された後のコンデンサ電圧を前記基準電圧と比較して、前記センスセルの抵抗状態の結果を出力する、請求項１７に記載の情報記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/136,782 US6597598B1 (en) | 2002-04-30 | 2002-04-30 | Resistive cross point memory arrays having a charge injection differential sense amplifier |
| US10/136782 | 2002-04-30 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003323791A JP2003323791A (ja) | 2003-11-14 |
| JP2003323791A5 JP2003323791A5 (ja) | 2005-05-12 |
| JP4113033B2 true JP4113033B2 (ja) | 2008-07-02 |
Family
ID=22474333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003119280A Expired - Fee Related JP4113033B2 (ja) | 2002-04-30 | 2003-04-24 | 電荷注入差動センス増幅器を有する抵抗性クロスポイントメモリアレイ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6597598B1 (ja) |
| EP (1) | EP1359586A2 (ja) |
| JP (1) | JP4113033B2 (ja) |
| KR (1) | KR100939068B1 (ja) |
| CN (1) | CN100483540C (ja) |
| TW (1) | TW200305878A (ja) |
Families Citing this family (68)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6292389B1 (en) | 1999-07-19 | 2001-09-18 | Motorola, Inc. | Magnetic element with improved field response and fabricating method thereof |
| US6128239A (en) * | 1999-10-29 | 2000-10-03 | Hewlett-Packard | MRAM device including analog sense amplifiers |
| US6185143B1 (en) | 2000-02-04 | 2001-02-06 | Hewlett-Packard Company | Magnetic random access memory (MRAM) device including differential sense amplifiers |
| US6297983B1 (en) | 2000-02-29 | 2001-10-02 | Hewlett-Packard Company | Reference layer structure in a magnetic storage cell |
| US6356477B1 (en) | 2001-01-29 | 2002-03-12 | Hewlett Packard Company | Cross point memory array including shared devices for blocking sneak path currents |
-
2002
- 2002-04-30 US US10/136,782 patent/US6597598B1/en not_active Expired - Lifetime
- 2002-12-20 TW TW091136912A patent/TW200305878A/zh unknown
-
2003
- 2003-04-24 JP JP2003119280A patent/JP4113033B2/ja not_active Expired - Fee Related
- 2003-04-28 EP EP03252679A patent/EP1359586A2/en not_active Withdrawn
- 2003-04-29 CN CNB03124128XA patent/CN100483540C/zh not_active Expired - Lifetime
- 2003-04-29 KR KR1020030026958A patent/KR100939068B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US6597598B1 (en) | 2003-07-22 |
| CN1455412A (zh) | 2003-11-12 |
| JP2003323791A (ja) | 2003-11-14 |
| KR100939068B1 (ko) | 2010-01-28 |
| KR20030085503A (ko) | 2003-11-05 |
| EP1359586A2 (en) | 2003-11-05 |
| TW200305878A (en) | 2003-11-01 |
| CN100483540C (zh) | 2009-04-29 |
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Legal Events
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| A977 | Report on retrieval |
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| A711 | Notification of change in applicant |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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