JP2003323791A5 - - Google Patents

Claims (18)

1. 情報記憶装置であって、
   抵抗性クロスポイントメモリセルアレイと、
   複数のワード線と、
   複数のビット線であって、メモリセルのグループが共通のワード線に接続され、前記グループの各メモリセルが単一のビット線に接続される、複数のビット線と、及び
   前記メモリセルアレイに結合された差動センス増幅器とからなり、その差動センス増幅器が、
   第１および第２の入力ノードであって、その第１の入力ノードが、前記セルアレイ内の基準セルに接続された前記複数のビット線のうちの１つに選択的に結合され、前記第２の入力ノードが、所与のワード線に共通の前記メモリセルのグループ内のセンスセルに選択的に結合される、第１および第２の入力ノードと、
   前記第１の入力ノードに結合される第１の前置増幅器と、
   前記第２の入力ノードに結合される第２の前置増幅器と、
   前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、読出し動作中に前記基準セルの抵抗状態と比較して前記センスセルの抵抗状態を判定する電荷注入増幅器とからなる、情報記憶装置。
2. 前記電荷注入増幅器が、前記センスセルを流れる電流を１つまたは複数の基準セルを流れる電流と比較することにより、前記センスセルの抵抗状態を判定する、請求項１に記載の情報記憶装置。
3. 各々が、それぞれのビット線によりメモリセルの１つまたは複数の関連するグループに結合され、その関連するグループのメモリセルを流れる電流をセンシングするように動作可能である、複数の読出し回路をさらに含む、請求項１に記載の情報記憶装置。
4. 各々が、関連する読出し回路に結合され、アナログ差動センス電圧をデジタル出力読出し信号に変換するように動作可能である、複数の比較器回路をさらに含む、請求項１に記載の情報記憶装置。
5. 前記ワード線と前記ビット線とに結合され、選択されたワード線とビット線とにおいて前記抵抗性クロスポイントメモリセルアレイにおける電圧レベルを、選択されていないメモリセルに実質的に寄生電流が流れないように設定するよう動作可能である、等電位発生器をさらに含む、請求項１に記載の情報記憶装置。
6. 各セルが該セルを前記ビット線に接続するための分離ダイオードを含み、電圧源が、選択されていないワード線からのフィードバックによりメモリセルの各グループの共通の分離ダイオードの入力ノードを設定するように動作可能である、請求項５に記載の情報記憶装置。
7. 各メモリセルが、磁気ランダムアクセスメモリ素子からなる、請求項１に記載の情報記憶装置。
8. 前記電荷注入増幅器が、
   前記第１の前置増幅器に結合され、前記基準セルからの基準電流に基づいてその基準電流を受入れるための第１の入力と、前記第２の前置増幅器に結合され、前記センスセルからのセンス電流に基づいてそのセンス電流を受入れるための第２の入力とを有するカレントミラーと、
   前記第２の前置増幅器に結合され、読出し動作に先立って選択された電位に充電されるプリチャージ回路と、
   前記プリチャージ回路と基準電圧とに結合され、読出し動作中に、かつ前記プリチャージ回路における前記電位によって変更される際に、前記第２の前置増幅器からの前記センス電流が、前記第１の前置増幅器からの前記基準電流より大きい場合には、第１の出力を供給し、あるいは前記基準電流が前記センス電流より大きい場合には、第２の出力を供給する、比較器増幅器とからなる、請求項１に記載の情報記憶装置。
9. 情報記憶装置であって、
   抵抗性クロスポイントメモリセルアレイと、
   複数のワード線と、
   複数のビット線であって、前記メモリセルが２つまたはそれより多いメモリセルの複数のグループに構成され、各グループのメモリセルがそれぞれのワード線とビット線に結合された共通分離ダイオードとの間に接続される、複数のビット線と、及び
   前記メモリセルアレイに結合される差動センス増幅器とからなり、その差動センス増幅器が、
   第１および第２の入力ノードであって、その第１の入力ノードが、前記メモリセルアレイ内の基準セルに接続された前記複数のビット線のうちの１つに選択的に結合され、前記第２の入力ノードが、前記メモリセルアレイ内のセンスセルに選択的に結合される、第１および第２の入力ノードと、
   前記第１の入力ノードに結合された第１の前置増幅器と、
   前記第２の入力ノードに結合された第２の前置増幅器と、
   前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、読出し動作中に前記基準セルの抵抗状態と比較して前記センスセルの抵抗状態を判定する電荷注入増幅器とからなる、情報記憶装置。
10. 前記電荷注入増幅器が、前記センスセルを流れる電流を１つまたは複数の基準セルを流れる電流と比較することにより、前記センスセルの抵抗状態を判定する、請求項９に記載の情報記憶装置。
11. 各々が、それぞれのビット線によりメモリセルの１つまたは複数の関連するグループに結合され、その関連するグループのメモリセルを流れる電流をセンシングするように動作可能である、複数の読出し回路をさらに含む、請求項９に記載の情報記憶装置。
12. 各々が、関連する読出し回路に結合され、アナログ差動センス電圧をデジタル出力読出し信号に変換するように動作可能である、複数の比較器回路をさらに含む、請求項９に記載の情報記憶装置。
13. 前記ワード線と前記ビット線とに結合され、選択されたワード線とビット線とにおいて前記抵抗性クロスポイントメモリセルアレイにおける電圧レベルを、選択されていないメモリセルに実質的に寄生電流が流れないように設定するよう動作可能である、電圧源をさらに含む、請求項９に記載の情報記憶装置。
14. 前記電圧源が、選択されていないワード線からのフィードバックによりメモリセルの各グループの前記共通分離ダイオードの入力ノードを設定するように動作可能である、請求項１３に記載の情報記憶装置。
15. 各メモリセルが、磁気ランダムアクセスメモリ素子からなる、請求項９に記載の情報記憶装置。
16. 前記電荷注入増幅器が、
    前記第１の前置増幅器に結合され、前記基準セルからの基準電流に基づいてその基準電流を受入れるための第１の入力と、前記第２の前置増幅器に結合され、前記センスセルからのセンス電流に基づいてそのセンス電流を受入れるための第２の入力とを有するカレントミラーと、
    前記第２の前置増幅器に結合され、読出し動作に先立って選択された電位に充電されるプリチャージ回路と、
    前記プリチャージ回路と基準電圧とに結合され、読出し動作中に、かつ前記プリチャージ回路における前記電位によって変更される際に、前記第２の前置増幅器からの前記センス電流が、前記第１の前置増幅器からの前記基準電流より大きい場合には、第１の出力を供給し、前記基準電流が前記センス電流より大きい場合には、第２の出力を供給する、比較器増幅器とからなる、請求項９に記載の情報記憶装置。
17. 基準回路の抵抗状態の比較に基づいて、選択された回路の第１または第２の抵抗状態を判定するために、電荷注入を使用する差動増幅器であって、
    前記基準回路に結合された第１の前置増幅器と、
    前記選択された回路に結合された第２の前置増幅器と、
    前記基準回路からの基準電流に基づいてその基準電流を受入れるための、前記第１の前置増幅器に結合された第１の入力と、前記選択された回路からのセンス電流に基づいてそのセンス電流を受入れるための、前記第２の前置増幅器に結合された第２の入力とを有するカレントミラーと、
    前記第２の前置増幅器に結合され、読出し動作に先立って、選択された電位に充電されるプリチャージ回路と、
    前記プリチャージ回路に結合され、読出し動作中に、かつ前記プリチャージ回路における前記電位によって影響される際に、前記第２の前置増幅器からの前記センス電流が前記第１の前置増幅器からの前記基準電流より大きい場合には、前記第１の抵抗状態を表す第１の出力を提供し、あるいは前記基準電流が前記センス電流より大きい場合には、前記第２の抵抗状態を表す第２の出力を提供する、比較器増幅器とからなる、差動増幅器。
18. 前記選択された回路が抵抗性メモリセンスセルを含み、前記基準回路が抵抗性メモリ基準セルを含む、請求項１７に記載の差動増幅器。