KR20200141887A - 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

본 기술에 의한 반도체 메모리 장치는 글로벌 비트라인의 전압을 구동하는 비트라인 드라이버; 셀 워드라인과 셀 비트라인 사이에 연결된 메모리 셀을 포함하는 셀 어레이; 글로벌 비트라인을 셀 비트라인에 연결하는 비트라인 스위치를 포함하는 비트라인 디코더; 셀 워드라인을 글로벌 워드라인에 연결하는 워드라인 스위치를 포함하는 워드라인 디코더; 읽기 동작 시 글로벌 비트라인의 전압으로부터 메모리 셀의 상태에 대응하는 감지신호를 출력하는 센스앰프; 및 읽기 동작을 제어하는 제어회로를 포함한다.

Description

읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING A CONTROL CIRCUIT FOR CONTROLLING A READ OPERATION}
본 발명은 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치에 관한 것으로서 보다 구체적으로는 읽기 디스터번스 현상을 줄이도록 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치에 관한 것이다.
결정 구조에 따라 저항 특성이 달라지는 물질을 이용한 상변이 메모리 (PCM: Phase Change Memory) 장치가 개발되고 있다.
예를 들어 결정질 상태(Crystalline State)에서는 셀의 저항이 감소하고, 비정질 상태(Amorphous State)에서는 셀의 저항이 증가한다.
도 1은 상변이 메모리 장치의 읽기 동작을 설명하는 그래프이다.
그래프에서 가로축은 셀 양단의 전압을 나타내고 세로축은 셀을 통과하여 흐르는 전류를 나타낸다.
읽기 전압(VREAD)을 서서히 증가시켜 셋 문턱 전압(Vth,SET)보다 크고 리셋 문턱 전압(Vth,RST)보다 낮은 전압을 읽기 전압(VREAD)으로 제공한다.
이때 읽기 전압(VREAD)은 셀 양단의 전압을 의미한다.
상변이 물질이 비정질 상태인 경우에는 셀 전류가 (2), (4)를 따라 증가하여 문턱 전류(Ith)보다 낮은 상태를 유지한다.
상변이 물질이 결정 상태인 경우에는 셀 전류가 (2), (3)을 따라 증가하다가 문턱 전류(Ith)에 도달한 후 스냅백(Snapback) 현상이 발생하고 이후 셀 전류가 (1)을 따라 급격히 증가한다.
이때 (1)의 기울기의 역수는 상변이 물질의 턴온 저항에 대응한다.
이와 같이 상변이 물질이 결정 상태인 경우에는 스냅백 이후 큰 셀 전류가 흐르게 되는데 이러한 큰 셀 전류는 발열의 원인이 되며 상변이 물질의 결정 구조를 깨뜨릴 위험이 있다.
상변이 메모리 장치에서 읽기 동작이 반복되는 경우 위와 같은 요인으로 인하여 상변이 물질의 결정 구조에 손상이 발생하여 읽기 디스터번스(Read Disturbance) 문제가 생길 수 있다.
US 2006-0227592 A1 US 6597598 B1
Robustelli, Mattia. "Phase change memory devices and systems having reduced voltage threshold drift and associated methods." U.S. Patent No. 9,627,055. 18 Apr. 2017. Chu, Daniel J., et al. "Mitigating read disturb in a cross-point memory." U.S. Patent No. 9,286,975. 15 Mar. 2016. Mantegazza, Davide, et al. "Transient current-protected threshold switching devices systems and methods." U.S. Patent No. 9,478,286. 25 Oct. 2016.
본 기술은 읽기 디스터번스 현상을 줄이도록 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 글로벌 비트라인의 전압을 구동하는 비트라인 드라이버; 셀 워드라인과 셀 비트라인 사이에 연결된 메모리 셀을 포함하는 셀 어레이; 글로벌 비트라인을 셀 비트라인에 연결하는 비트라인 스위치를 포함하는 비트라인 디코더; 셀 워드라인을 글로벌 워드라인에 연결하는 워드라인 스위치를 포함하는 워드라인 디코더; 읽기 동작 시 글로벌 비트라인의 전압으로부터 메모리 셀의 상태에 대응하는 감지신호를 출력하는 센스앰프; 및 읽기 동작을 제어하는 제어회로를 포함한다.
본 발명에 의한 반도체 메모리 장치는 읽기 동작 시 스냅백 현상에 의한 피크 전류의 크기 또는 피크 전류가 유지되는 시간을 감소시켜 메모리 셀의 결정 상태의 손상을 방지할 수 있다.
본 발명에 의한 반도체 메모리 장치는 스냅백 발생 시간이 주소에 따라 일정하게 유지되어 연속적인 읽기 동작을 수행하는데 있어서 유리한 효과가 있다.
본 발명에 의한 반도체 메모리 장치는 연속적인 읽기 동작 시 글로벌 워드라인의 전압을 고정한 상태에서 글로벌 비트라인 또는 글로벌 비트라인 및 로컬 비트라인으로 프리차지 대상을 줄일 수 있으므로 연속적인 읽기 동작 시 상대적으로 전력 소모를 줄일 수 있다.
도 1은 메모리 장치의 읽기 동작에서 스냅백 현상을 설명하는 그래프.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치를 나타내는 블록도.
도 3은 본 발명의 일 실시예에 의한 셀 어레이, 비트라인 디코더 및 워드라인 디코더를 나타내는 블록도.
도 4 내지 도 9는 본 발명의 일 실시예에 의한 제어회로의 동작을 나타낸 타이밍도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치를 나타내는 블록도이고, 도 3은 본 발명의 일 실시예에 의한 셀 어레이(10), 비트라인 디코더(200) 및 워드라인 디코더(300)를 나타낸 회로도이다.
이하에서는 도 3을 참조하여 도 2의 반도체 메모리 장치를 개시한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 셀 어레이(10), 제어회로(100), 비트라인 디코더(200), 워드라인 디코더(300), 비트라인 드라이버(400), 워드라인 드라이버(500), 센스앰프(600) 및 아닐링 드라이버(700)를 포함한다.
도 3에 도시된 바와 같이 셀 어레이(10)는 저항의 차이에 따라 데이터를 식별하는 다수의 메모리 셀(11)을 포함하며 메모리 셀(11)은 셀 비트라인(BL)과 셀 워드라인(WL) 사이에 연결된다.
본 실시예에서 메모리 셀(11)은 상변이 물질을 포함하는 메모리 셀이나 메모리 셀의 종류가 이에 한정되는 것은 아니다.
제어회로(100)는 읽기 동작 시 셀 어레이(10), 비트라인 디코더(200), 워드라인 디코더(300), 비트라인 드라이버(400), 워드라인 드라이버(500), 센스앰프(600) 및 아닐링 드라이버(700)에 제어신호를 제공하여 읽기 동작을 제어한다.
이하에서 언급되는 다양한 종류의 제어신호는 달리 언급되지 않는 이상 제어회로(100)에서 제공된다.
본 실시예에서 비트라인은 상위 레벨의 글로벌 비트라인(GBL)과 하위 레벨의 로컬 비트라인(LBL)을 포함하는 계층 구조를 가지도록 형성된다.
비트라인 드라이버(400)는 글로벌 비트라인(GBL)의 전압을 제어한다.
본 실시예에서 비트라인 드라이버(400)는 게이트에 제어신호(GBLVDD)가 인가되고, 소스와 드레인이 제 1 전원(VDDRD)과 글로벌 비트라인(GBL) 사이에 연결된 PMOS 트랜지스터(410)를 포함한다.
비트라인 디코더(200)는 로컬 비트라인(LBL)과 글로벌 비트라인(GBL)을 메모리 셀(11)이 연결된 셀 비트라인(BL)에 연결하는 다수의 스위치를 제어한다.
본 실시예에서 워드라인은 상위 레벨의 글로벌 워드라인(GWL)과 하위 레벨의 로컬 워드라인(LWL)을 포함하는 계층 구조를 가지도록 형성된다.
워드라인 디코더(300)는 로컬 워드라인(LWL)과 글로벌 워드라인(GWL)을 메모리 셀(11)이 연결된 셀 워드라인(WL)에 연결하는 스위치를 제어한다.
워드라인 드라이버(500)는 글로벌 워드라인(GWL)의 전압을 제어한다.
본 실시예에서 워드라인 드라이버(500)는 게이트에 제어신호(GWLGND)가 인가되고, 소스와 드레인이 제 2 전원(VSSRD)과 글로벌 워드라인(GWL) 사이에 연결된 NMOS 트랜지스터(510)를 포함한다.
센스앰프(600)는 글로벌 비트라인(GBL)의 전압을 센싱하여 메모리 셀(11)의 상태에 대응하는 감지신호(SAOUT)를 출력한다.
본 실시예에서 센스앰프(600)는 제어신호(SAEN)에 따라 동작하여 글로벌 비트라인(GBL)의 전압을 기준 전압(VREF)와 비교하여 감지신호(SAOUT)를 출력한다.
아닐링 드라이버(700)는 제어신호(SWan)에 따라 글로벌 비트라인(GBL)에 아닐링 전류(Ian)를 제공한다.
본 실시예에서 아닐링 드라이버(700)는 셋 상태(결정 상태, 저저항 상태)의 셀에 대해서 읽기 동작을 수행하는 경우 스냅백이 발생하였을 때 낮은 전류를 상대적으로 긴 시간 동안 제공하여 셀의 결정 구조를 보호한다.
본 실시예에서 아닐링 드라이버(700)는 제 1 전원(VDDRD)과 글로벌 비트라인(GBL) 사이에 연결된 아닐링 전류원(710)과 PMOS 트랜지스터(720)를 포함한다.
아닐링 전류원(710)은 아닐링 전류(Ian)를 제공하고, PMOS 트랜지스터(720)는 게이트에 제어신호(SWan)가 인가되고 소스와 드레인이 아닐링 전류원(710)과 글로벌 비트라인(GBL) 사이에 연결된다.
이하에서는 도 3을 참조하여 본 발명의 일 실시예에 의한 비트라인 디코더(200)와 워드라인 디코더(300)를 보다 구체적으로 개시한다.
비트라인 디코더(200)는 글로벌 비트라인 스위치(210), 로컬 비트라인 스위치(220)를 포함한다. 비트라인 디코더(200)는 비트라인 방전 스위치(230)를 더 포함할 수 있다.
제어회로(100)는 비트라인 드라이버(400)를 제어하여 읽기 동작 시 글로벌 비트라인(GBL)의 전압을 제어한다.
제어회로(100)는 글로벌 비트라인 제어신호(GYB)에 따라 글로벌 비트라인 스위치(210)를 제어하여 글로벌 비트라인(GBL)을 로컬 비트라인(LBL)에 연결한다.
제어회로(100)는 로컬 비트라인 제어신호(LYB)에 따라 로컬 비트라인 스위치(220)를 제어하여 로컬 비트라인(LBL)을 셀 비트라인(BL)에 연결한다.
제어회로(100)는 비트라인 방전 제어신호(LYDIS)에 따라 비트라인 방전 스위치(230)를 제어하여 셀 비트라인(BL)을 접지시킬 수 있다.
본 실시예에서 글로벌 비트라인 스위치(210)는 게이트에 글로벌 비트라인 제어신호(GYB)가 인가되고 글로벌 비트라인(GBL)과 로컬 비트라인(LBL) 사이에 소스와 드레인이 연결되는 PMOS 트랜지스터이다.
본 실시예에서 로컬 비트라인 스위치(220)는 게이트에 로컬 비트라인 제어신호(LYB)가 인가되고 로컬 비트라인(LBL)과 비트라인(BL) 사이에 소스와 드레인이 연결되는 PMOS 트랜지스터이다.
하나의 로컬 비트라인(LBL)에는 다수 개의 로컬 비트라인 스위치(220)가 병렬로 연결될 수 있다.
본 실시예에서 비트라인 방전 스위치(230)는 게이트에 비트라인 방전 제어신호(LYDIS)가 인가되고 셀 비트라인(BL)과 접지 단자(GND) 사이에 소스와 드레인이 연결되는 NMOS 트랜지스터이다.
워드라인 디코더(300)는 글로벌 워드라인 스위치(310), 로컬 워드라인 스위치(320)를 포함한다. 워드라인 디코더(300)는 워드라인 방전 스위치(330)를 더 포함할 수 있다.
제어회로(100)는 글로벌 워드라인 제어신호(GX)에 따라 글로벌 워드라인 스위치(310)를 제어하여 글로벌 워드라인(GWL)을 로컬 워드라인(LWL)에 연결한다.
제어회로(100)는 로컬 워드라인 제어신호(LX)에 따라 로컬 워드라인 스위치(320)를 제어하여 로컬 워드라인(LWL)을 셀 워드라인(WL)에 연결한다.
제어회로(100)는 워드라인 방전 제어신호(LXDISB)에 따라 워드라인 방전 스위치(330)를 제어하여 셀 워드라인(WL)을 접지시킬 수 있다.
본 실시예에서 글로벌 워드라인 스위치(310)는 게이트에 글로벌 워드라인 제어신호(GX)가 인가되고 글로벌 워드라인(GWL)과 로컬 워드라인(LWL) 사이에 소스와 드레인이 연결되는 NMOS 트랜지스터이다.
본 실시예에서 로컬 워드라인 스위치(320)는 게이트에 로컬 워드라인 제어신호(LX)가 인가되고 로컬 워드라인(LWL)과 셀 워드라인(WL) 사이에 소스와 드레인이 연결되는 NMOS 트랜지스터이다.
하나의 로컬 워드라인(LWL)에는 다수 개의 로컬 워드라인 스위치(320)가 병렬로 연결될 수 있다.
본 실시예에서 워드라인 방전 스위치(330)는 게이트에 워드라인 방전 제어신호(LXDISB)가 인가되고 워드라인(WL)과 접지 전압(GND) 사이에 소스와 드레인이 연결되는 PMOS 트랜지스터이다.
도 3에서 셀 비트라인(BL) 이상의 부분은 접지 전압(GND)과 제 1 전원 전압(VDDRD) 사이에서 동작하고, 셀 워드라인(WL) 이하의 부분은 제 2 전원 전압(VSSRD)과 접지 전압(GND) 사이에서 동작한다.
제 1 전원 전압(VDDRD)은 양의 전원 전압이고 제 2 전원 전압(VSSRD)은 음의 전원 전압이다.
이하에서는 제 1 전원 전압(VDDRD)을 양전압, 제 2 전원의 전압(VSSRD)을 음전압으로 지칭할 수 있고, 제 1 전원을 양전원, 제 2 전원을 음전원으로 지칭할 수 있다.
셀 비트라인(BL) 이상의 부분에서 사용되는 제어신호, 글로벌 비트라인(GBL) 및 로컬 비트라인(LBL)의 전압, 센스앰프(600)에 제공되는 제어신호 및 그 내부에서 사용하는 전원 전압은 하이 레벨이 제 1 전원 전압(VDDRD)에 대응하고 로우 레벨이 접지 전압(GND)에 대응하는 전압 도메인에서 동작한다.
셀 워드라인(WL) 이하의 부분에서 사용되는 제어신호, 로컬 워드라인(LWL) 및 글로벌 워드라인(GWL)의 전압은 하이 레벨이 접지 전압(GND)에 대응하고 로우 레벨이 제 2 전원 전압(VSSRD)에 대응하는 전압 도메인에서 동작한다.
본 실시예에서 제어회로(100)는 읽기 동작 시 셋 상태의 메모리 셀(11)에서 스냅백 현상이 발생하였을 때 흐르는 스냅백 전류를 신속하게 감쇄시켜 읽기 디스터번스 문제의 발생을 억제한다.
제어회로(100)의 동작은 아래에서 다시 구체적으로 설명한다.
도 4 내지 9는 읽기 동작을 제어하는 제어회로(100)의 동작을 나타낸 타이밍도이다.
이하의 타이밍도에서 하이 레벨과 로우 레벨은 도 3을 참조하여 설명한 전압 도메인 규칙을 따른다.
예를 들어 글로벌 비트라인(GBL)의 전압은 로우 레벨이 접지 전압(GND)에 대응하고 하이 레벨이 양전압(VDDRD)에 대응하지만, 글로벌 워드라인(GWL)의 전압은 로우 레벨이 음전압(VSSRD)에 대응하고 하이 레벨이 접지 전압(GND)에 대응한다.
도 4는 메모리 셀(11)이 셋 상태(결정 상태, 저저항 상태)로 프로그램된 경우에 대응한다.
t00 ~ t01은 프리차지 단계를 나타낸다.
프리차지 단계는 읽기 동작을 개시하기 전에 글로벌 비트라인(GBL)을 프리차지하는 단계에 대응한다.
제어회로(100)는 제어신호(GBLVDD)를 로우 레벨로 설정하고 이후 하이 레벨로 상승시킨다. 이에 따라 비트라인 드라이버(400)는 글로벌 비트라인(GBL)을 충전하고 이후 글로벌 비트라인(GBL)을 플로팅시켜 그 전압을 하이 레벨로 유지한다.
제어회로(10)는 글로벌 비트라인 제어신호(GYB)를 로우 레벨로 설정하고, 로컬 비트라인 제어신호(LYB)를 하이 레벨로 설정하며, 비트라인 방전 제어신호(LYDIS)를 하이 레벨로 설정한다.
이에 따라 로컬 비트라인(LBL)은 글로벌 비트라인(GBL)과 함께 프리차지 되고, 셀 비트라인(BL)은 방전되어 접지 전압을 가진다.
다른 실시예에서는 로컬 비트라인(LBL)을 프리차지하지 않을 수 있으며 이 경우 글로벌 비트라인 제어신호(GYB)는 프리차지 단계에서 하이 레벨을 유지할 수 있다.
제어회로(100)는 제어신호(GWLGND)를 하이 레벨로 설정한다. 이에 따라 글로벌 워드라인(GWL)의 전압은 로우 레벨로 감소한다.
제어회로(10)는 글로벌 워드라인 제어신호(GX), 로컬 워드라인 제어신호(LX) 및 워드라인 방전 제어신호(LXDISB)를 하이 레벨로 설정한다.
이에 따라 셀 워드라인(WL)은 로컬 워드라인(LWL) 및 글로벌 워드라인(GWL)과 연결되어 접지 전압에서 로우 레벨로 전압이 감소한다.
프리차지 단계에서 제어신호(SWan)는 하이 레벨로 설정되고 제어신호(SAEN)는 로우 레벨로 설정되어 센스앰프(600) 및 아닐링 드라이버(700)는 동작하지 않는다.
t01 ~ t02는 스냅백 단계를 나타낸다.
스냅백 단계에서는 메모리 셀(11)이 글로벌 비트라인(GBL)과 글로벌 워드라인(GWL)과 연결되어 메모리 셀(11)에 전류가 흐르는 단계이다.
도 4에서 메모리 셀(11)은 셋 상태로 프로그램된 상태이며 스냅백 현상이 발생한다.
스냅백 현상은 t01 ~ t02 사이의 ts0 시점에서 발생한다.
t01에서 제어회로(100)는 로컬 비트라인 제어신호(LYB) 및 비트라인 방전 제어신호(LYDIS)를 로우 레벨로 설정한다.
프리차지 단계에서 비트라인 드라이버(400)에 제공되는 제어신호(GBLVDD)가 이미 하이 레벨로 설정되어 글로벌 비트라인(GBL)은 제 1 전원(VDDRD)과 분리된 상태이다.
이에 따라 셀 비트라인(BL)은 접지 단자에서 분리되고 글로벌 비트라인(GBL)과 셀 비트라인(BL)이 연결되므로 글로벌 비트라인(GBL)의 전압은 점차 감소하고 셀 비트라인(BL)의 전압은 점차 상승한다.
스냅백 현상이 발생하기 전까지 메모리 셀(11)은 턴오프 상태이므로 셀 워드라인(WL)의 전압은 글로벌 워드라인(GWL)의 전압과 실질적으로 동일한 로우 레벨을 유지한다.
ts0에서 스냅백 현상이 발생하면 턴온 상태가 되어 전류가 급격히 증가하고 셀 워드라인(WL) 전압이 순간적으로 증가하고 글로벌 비트라인(GBL)과 로컬 비트라인(LBL)에 프리차지된 전하가 방전되는 동안 메모리 셀(11)에 스냅백 전류가 흐른다.
셀 비트라인(BL)과 셀 워드라인(WL)의 전압은 전하 방전에 따라 순간적으로 감소한다.
글로벌 비트라인(GBL)의 전압 역시 전하 방전에 따라 추가적으로 감소한다.
제어회로(100)는 스냅백 단계에서 제어신호(SWan)를 로우 레벨로 설정하여 아닐링 드라이버(700)를 동작시킨다.
아닐링 전류(Ian)의 크기는 도 1의 문턱 전류(Ith)와 실질적으로 동일하거나 약간 높은 수준으로 설정되며 스냅백 현상이 발생한 직후에 흐르는 스냅백 전류의 피크 값에 비해서는 수십분의 일 수준에 불과하다.
스냅백 현상이 발생한 이후 메모리 셀에 흐르는 전류는 아닐링 전류로 수렴하여 메모리 셀의 결정 구조를 안정화시킨다.
스냅백 단계에서 비트라인 디코더(200)와 워드라인 디코더(300)를 제어하여 스냅백 발생시 스냅백 전류의 피크 값과 스냅백 전류의 지속 시간을 제어할 수 있다.
예를 들어 (A)는 로컬 비트라인 스위치(220)를 약하게 턴온시키는 경우에 대응하고, (C)는 로컬 워드라인 스위치(320)를 약하게 턴온시키는 경우이다.
이 경우 메모리 셀(11)에 흐르는 피크 전류의 크기는 줄어드는 대신 스냅백 전류가 흐르는 시간은 다소 증가할 수 있다.
예를 들어 (B)는 로컬 워드라인 스위치(320)를 강하게 턴온시키는 경우이다.
이 경우 메모리 셀(11)에 흐르는 스냅백 전류의 피크는 증가할 수 있으나 대신 스냅백 전류가 흐르는 시간은 줄어들 수 있다.
본 실시예는 글로벌 비트라인(GBL)을 플로팅 시킨 상태에서 프리차지 전하를 방전시키는 방식으로 읽기 동작을 수행하므로 스냅백 전류의 양이 크게 감소한다.
이에 더하여 본 실시예는 비트라인 디코더(200) 또는 워드라인 디코더(300)에 인가되는 제어신호의 크기를 제어하여 스냅백 전류의 크기를 더 줄이거나 스냅백 전류가 지속되는 시간을 더 줄일 수 있다.
t02 ~ t05는 아닐링 및 센싱 단계에 대응한다.
t02 ~ t04는 스냅백 현상이 발생한 이후 아닐링 전류가 제공되는 구간으로서 스냅백 단계 종료 시점의 상태가 계속되면서 메모리 셀(11)의 결정 상태를 보호하는 역할을 한다.
t04에서 제어신호(SAEN)가 활성화되면서 센스앰프(600)에서 글로벌 비트라인(GBL)의 전압과 기준 전압(VREF)을 비교하여 메모리 셀(11)의 상태에 대응하는 감지신호(SAOUT)를 출력한다.
이때 글로벌 비트라인(GBL)의 전압은 기준전압(VREF)보다 작다.
t05 이후는 워드라인 주소는 동일하고 비트라인 주소가 다른 다른 메모리 셀에 대한 연속 읽기 동작을 나타낸다.
t05 ~ t06은 새로운 비트라인 주소에 대한 읽기 동작에 필요한 프리차지 단계를 나타낸다.
새로운 비트라인 주소에 대응하는 글로벌 비트라인 제어신호(GYB)는 점선으로 표시되어 있다.
기타 제어신호들은 t00 ~ t01 사이의 프리차지 단계에서와 실질적으로 동일하므로 설명을 생략한다.
도 5는 메모리 셀(11)이 리셋 상태(비정질 상태, 고저항 상태)로 프로그램된 경우에 대응한다.
도 5의 각 단계에서 제어신호의 레벨은 도 4에서와 동일하게 설정되므로 제어신호에 대한 구체적인 설명은 생략한다.
t10 ~ t11은 프리차지 단계를 나타내며 도 4의 t00 ~ t01에 개시된 프리차지 단계와 실질적으로 동일한 동작이 수행된다.
이때 글로벌 비트라인(GBL) 전압은 하이 레벨로 상승하고, 셀 비트라인(BL)의 전압은 접지 전압을 유지하고, 셀 워드라인(WL) 및 글로벌 워드라인(GWL)의 전압은 접지 전압에서 로우 레벨로 떨어진다.
t11 ~ t12는 스냅백 단계에 대응한다.
메모리 셀(11)이 리셋 상태로 프로그램되어 있으므로 스냅백 현상은 발생하지 않는다.
t11에서 로컬 비트라인 제어신호(LYB)가 로우 레벨로 설정되면 전하 재분배에 의해 글로벌 비트라인(GBL)의 전압은 일시적으로 감소하고 셀 비트라인(BL)의 전압은 증가한다.
이때 글로벌 비트라인(GBL)과 로컬 비트라인(LBL)의 용량이 셀 비트라인(BL)의 용량에 비하여 상대적으로 크므로 글로벌 비트라인(GBL)의 전압 강하는 미미한 정도이다.
전하 재분배가 완료된 이후에는 아닐링 전류가 제공되어 글로벌 비트라인(GBL)과 셀 비트라인(BL)의 전압 모두 하이 레벨로 상승한다.
t12 ~ t15는 아닐링 및 센싱 단계에 대응한다.
t12 ~ t14는 센스앰프(600)가 활성화되기 전에 아닐링 전류가 제공되는 구간이고, t14 ~ t15는 센스앰프(600)가 활성화되어 글로벌 비트라인(GBL)의 전압과 기준 전압(VREF)의 차이를 증폭하는 구간이다.
이때 글로벌 비트라인(GBL)의 전압은 기준전압(VREF)보다 크다.
t15 ~ t16은 연속 읽기 동작 시 다음 비트라인 주소를 위한 프리차지 단계에 대응한다.
이때 글로벌 비트라인(GBL)의 전압은 하이 레벨을 유지하고 셀 비트라인(BL)은 접지되어 로우 레벨로 방전된다.
셀 워드라인(WL)과 글로벌 워드라인(GWL)의 전압은 로우 레벨을 유지한다.
도 6은 메모리 셀(11)이 셋 상태로 프로그램된 경우에 대응한다.
도 6의 타이밍도는 아닐링 전류가 제공되지 않는 점에서 도 4의 타이밍도와 상이하다.
t20 ~ t21은 프리차지 단계를 나타내며 도 4의 t00 ~ t01의 프리차지 단계와 동일하므로 구체적인 설명은 생략한다.
t21 ~ t22는 스냅백 단계를 나타내며 도 4의 t01 ~ t02의 스냅백 단계와 동일하므로 구체적인 설명은 생략한다.
다만 도 6에서는 스냅백 단계에서 아닐링 전류가 제공되지 않으므로 ts2에서 스냅백 현상이 발생하기 전까지 셀 비트라인(BL)의 전압이 상승하는 속도가 도 4의 경우에 비하여 약간 느릴 수 있다.
다만 도 4에서 아닐링 전류의 크기가 전술한 바와 같이 매우 작은 수준으로 설정되므로 스냅백 현상이 발생하는 시점(ts0, ts2)의 차이는 미미한 것으로 볼 수 있다.
t22 ~ t23은 센싱 단계를 나타내며 도 4의 t04 ~ t05의 단계와 동일하므로 구체적인 설명은 생략한다.
t23 ~ t24는 연속 읽기 동작 시 프리차지 단계를 나타내며 도 4의 t05 ~ t06의 단계와 동일하므로 구체적인 설명은 생략한다.
도 7은 메모리 셀(11)이 리셋 상태로 프로그램된 경우에 대응한다.
도 7의 타이밍도는 아닐링 전류가 제공되지 않는 점에서 도 5의 타이밍도와 상이하다.
t30 ~ t31은 프리차지 단계를 나타내며 도 5의 t10 ~ t11의 프리차지 단계와 동일하므로 구체적인 설명은 생략한다.
t31 ~ t32는 스냅백 단계를 나타내며 도 5의 t11 ~ t12의 스냅백 단계와 동일하므로 구체적인 설명은 생략한다.
다만 도 7에서는 스냅백 단계에서 아닐링 전류가 제공되지 않으므로 셀 비트라인(BL)의 전압이 상승하는 속도가 도 4의 경우에 비하여 약간 느릴 수 있다.
다만 도 4에서 아닐링 전류의 크기가 전술한 바와 같이 매우 작은 수준으로 설정되므로 전압 변동의 차이는 미미한 것으로 볼 수 있다.
t32 ~ t33은 센싱 단계를 나타내며 도 5의 t14 ~ t15의 단계와 동일하므로 구체적인 설명은 생략한다.
t33 ~ t34는 연속 읽기 동작 시 프리차지 단계를 나타내며 도 5의 t15 ~ t16의 단계와 동일하므로 구체적인 설명은 생략한다.
도 8은 메모리 셀(11)이 셋 상태로 프로그램된 경우에 대응한다.
도 8의 타이밍도는 아닐링 전류가 제공되지 않는 점에서 도 4의 타이밍도와 상이하다.
또한 도 8의 타이밍도는 스냅백 단계와 센싱 단계에서 로컬 비트라인 제어신호(LX)가 로우 레벨로 설정되어 셀 워드라인(WL)이 플로팅되는 점에서 도 4의 타이밍도와 상이하다.
t40 ~ t11은 프리차지 단계를 나타내며 도 4의 t00 ~ t01의 프리차지 단계와 동일하므로 구체적인 설명은 생략한다.
t41 ~ t42는 스냅백 단계를 나타내며 도 4의 t01 ~ t02의 스냅백 단계와 동일하므로 구체적인 설명은 생략한다.
다만 도 8에서는 스냅백 단계에서 아닐링 전류가 제공되지 않으므로 ts4에서 스냅백 현상이 발생하기 전까지 셀 비트라인(BL)의 전압이 상승하는 속도가 도 4의 경우에 비하여 약간 느릴 수 있다.
다만 도 4에서 아닐링 전류의 크기가 전술한 바와 같이 매우 작은 수준으로 설정되므로 스냅백 현상이 발생하는 시점(ts0, ts4)의 차이는 미미한 것으로 볼 수 있다.
또한 도 8에서는 스냅백 단계에서 로컬 워드라인 제어신호(LX)가 로우 레벨로 비활성화되어 셀 워드라인(WL)과 로컬 워드라인(LWL)이 분리되고 이에 따라 셀 워드라인(WL)이 플로팅된다.
셀 워드라인(WL)이 플로팅됨에 따라 셀 워드라인(WL)의 커패시턴스 성분이 도 4의 경우보다 감소하므로 셀 비트라인(BL)과 셀 워드라인(WL)의 전압은 도 6의 경우보다 상대적으로 높은 값으로 수렴한다.
t42 ~ t43은 센싱 단계를 나타내며 도 4의 t04 ~ t05의 단계와 동일하므로 구체적인 설명은 생략한다.
다만 센싱 단계에서도 로컬 워드라인 제어신호(LX)가 로우 레벨을 유지하여 셀 워드라인(WL)이 플로팅된 상태를 유지한다.
t43 ~ t44는 연속 읽기 동작 시 프리차지 단계를 나타내며 도 4의 t05 ~ t06의 단계와 동일하므로 구체적인 설명은 생략한다.
다만 로컬 워드라인 제어신호(LX)가 로우 레벨에서 하이 레벨로 변경되므로 센싱 단계에서 셀 워드라인(WL)에 충전되어 있던 전하가 재분배되면서 글로벌 워드라인(GWL)의 전압이 일시적으로 상승하였다가 로우 레벨로 돌아가는 점에서 차이가 있다.
도 9는 메모리 셀(11)이 리셋 상태로 프로그램된 경우에 대응한다.
도 9의 타이밍도는 아닐링 전류가 제공되지 않는 점에서 도 5의 타이밍도와 상이하다.
또한 도 9의 타이밍도는 스냅백 단계와 센싱 단계에서 로컬 비트라인 제어신호(LX)가 로우 레벨로 설정되어 셀 워드라인(WL)이 플로팅되는 점에서 도 5의 타이밍도와 상이하다
t50 ~ t51은 프리차지 단계를 나타내며 도 5의 t10 ~ t11의 프리차지 단계와 동일하므로 구체적인 설명은 생략한다.
t51 ~ t52는 스냅백 단계를 나타내며 도 5의 t11 ~ t12의 스냅백 단계와 동일하므로 구체적인 설명은 생략한다.
다만 도 7에서는 스냅백 단계에서 아닐링 전류가 제공되지 않으므로 스냅백 단계에서 셀 비트라인(BL)의 전압이 상승하는 속도가 도 5의 경우에 비하여 약간 느릴 수 있다.
t52 ~ t53은 센싱 단계를 나타내며 도 5의 t14 ~ t15의 단계와 동일하므로 구체적인 설명은 생략한다.
다만 스냅백 단계와 센싱 단계에서 로컬 워드라인 제어신호(LX)가 로우 레벨로 설정되어 셀 워드라인(WL)이 글로벌 워드라인(GWL)과 플로팅 되므로 셀 워드라인(WL)의 전압은 메모리 셀(11)에 흐르는 오프 상태의 누설 전류에 의해 미세하게 상승한다.
t53 ~ t54는 연속 읽기 동작 시 프리차지 단계를 나타내며 도 5의 t15 ~ t16의 단계와 동일하므로 구체적인 설명은 생략한다.
다만 로컬 워드라인 제어신호(LX)가 로우 레벨에서 하이 레벨로 변경되므로 센싱 단계에서 셀 워드라인(WL)에 충전되어 있던 전하가 재분배되면서 셀 워드라인(GWL)의 전압이 로우 레벨로 하강한다.
이때 셀 워드라인(WL)에 충전되어 있던 전하량이 미미하므로 글로벌 워드라인(GWL)의 전압 변동은 미미하다.
이상에서 개시한 바와 같이 본 실시예에서는 읽기 동작 시 글로벌 비트라인을 프리차지한 후 충전된 전하를 이용하여 읽기 동작을 수행한다.
이에 따라 스냅백 발생 시 흐르는 스냅백 전류가 매우 빠르게 감쇄하여 메모리 셀(11)의 결정 구조의 손상 가능성이 줄어든다.
본 실시예에서는 프리차지 후 스냅백 현상이 일어나는 시간이 메모리 셀의 주소에 따라 큰 변동이 없는 장점이 있다.
이러한 효과는 글로벌 비트라인만을 프리차지 하는 경우에도 기대할 수 있으며 글로벌 비트라인 뿐만 아니라 메모리 셀에 가까운 로컬 비트라인을 함께 프리차지하는 경우 스냅백 발생 시점이 더욱 일정해질 수 있다.
이와 같이 읽기 타이밍이 일정한 시간으로 고정되는 경우 연속적인 읽기 동작 시 타이밍 조건을 변동할 필요가 없어져 연속 읽기를 구현할 수 있는 장점이 있다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
10: 셀 어레이
11: 메모리 셀
100: 제어회로
200: 비트라인 디코더
300: 워드라인 디코더
400: 비트라인 드라이버
500: 워드라인 드라이버
600: 센스앰프
700: 아닐링 드라이버

Claims (17)

  1. 글로벌 비트라인의 전압을 구동하는 비트라인 드라이버;
    셀 워드라인과 셀 비트라인 사이에 연결된 메모리 셀을 포함하는 셀 어레이;
    상기 글로벌 비트라인을 상기 셀 비트라인에 연결하는 비트라인 스위치를 포함하는 비트라인 디코더;
    상기 셀 워드라인을 상기 글로벌 워드라인에 연결하는 워드라인 스위치를 포함하는 워드라인 디코더;
    읽기 동작 시 상기 글로벌 비트라인의 전압으로부터 상기 메모리 셀의 상태에 대응하는 감지신호를 출력하는 센스앰프; 및
    상기 읽기 동작을 제어하는 제어회로
    를 포함하는 반도체 메모리 장치.
  2. 청구항 1에 있어서, 상기 워드라인 스위치는
    상기 셀 워드라인을 로컬 워드라인에 연결하는 로컬 워드라인 스위치; 및
    상기 로컬 워드라인을 상기 글로벌 워드라인에 연결하는 글로벌 워드라인 스위치
    를 포함하는 반도체 메모리 장치.
  3. 청구항 2에 있어서, 상기 워드라인 디코더는 상기 셀 워드라인을 방전시키는 워드라인 방전 스위치를 더 포함하는 반도체 메모리 장치.
  4. 청구항 1에 있어서, 상기 비트라인 스위치는 상기 셀 비트라인을 로컬 비트라인에 연결하는 로컬 비트라인 스위치; 및
    상기 로컬 비트라인을 상기 글로벌 비트라인에 연결하는 글로벌 비트라인 스위치
    를 포함하는 반도체 메모리 장치.
  5. 청구항 4에 있어서, 상기 비트라인 디코더는 상기 셀 비트라인을 방전시키는 비트라인 방전 스위치를 더 포함하는 반도체 메모리 장치.
  6. 청구항 1에 있어서, 상기 제어회로는 상기 글로벌 비트라인을 제 1 전원에 연결하여 상기 글로벌 비트라인을 프리차지한 후 상기 글로벌 비트라인을 상기 제 1 전원과 분리한 상태에서 상기 글로벌 비트라인과 상기 셀 비트라인을 연결한 후 상기 센스앰프를 활성화시켜 읽기 동작을 수행하는 반도체 메모리 장치.
  7. 청구항 6에 있어서, 상기 글로벌 비트라인에 아닐링 전류를 제공하는 아닐링 드라이버를 더 포함하고, 상기 제어회로는 상기 글로벌 비트라인과 상기 셀 비트라인을 연결한 상태에서 상기 아닐링 전류가 상기 메모리 셀에 흐르도록 제어하는 반도체 메모리 장치.
  8. 청구항 6에 있어서, 상기 제어회로는 상기 글로벌 비트라인과 상기 셀 비트라인을 연결한 상태에서 상기 셀 워드라인과 상기 글로벌 워드라인이 분리되도록 상기 워드라인 디코더를 제어하는 반도체 메모리 장치.
  9. 청구항 2에 있어서, 상기 제어회로는 상기 글로벌 비트라인을 제 1 전원에 연결하여 상기 글로벌 비트라인을 프리차지한 후 상기 글로벌 비트라인을 상기 제 1 전원과 분리한 상태에서 상기 글로벌 비트라인과 상기 셀 비트라인을 연결한 후 상기 센스앰프를 활성화시켜 읽기 동작을 수행하되,
    상기 제어회로는 상기 글로벌 비트라인과 상기 셀 비트라인을 연결한 상태에서 상기 글로벌 워드라인 스위치와 상기 로컬 워드라인 스위치를 모두 턴온하는 반도체 메모리 장치.
  10. 청구항 9에 있어서, 상기 제어회로는 상기 글로벌 비트라인과 상기 셀 비트라인을 연결한 상태에서 상기 로컬 워드라인 스위치의 턴온 저항을 조절하는 반도체 메모리 장치.
  11. 청구항 4에 있어서, 상기 제어회로는 상기 글로벌 비트라인을 제 1 전원에 연결하여 상기 글로벌 비트라인을 프리차지한 후 상기 글로벌 비트라인을 상기 제 1 전원과 분리한 상태에서 상기 글로벌 비트라인과 상기 셀 비트라인을 연결한 후 상기 센스앰프를 활성화시켜 읽기 동작을 수행하되,
    상기 제어회로는 상기 글로벌 비트라인과 상기 셀 비트라인을 연결한 상태에서 상기 글로벌 비트라인 스위치와 상기 로컬 비트라인 스위치를 모두 턴온하되, 상기 제어회로는 상기 로컬 비트라인 스위치의 턴온 저항을 제어하는 반도체 메모리 장치.
  12. 청구항 11에 있어서, 상기 제어회로는 상기 글로벌 비트라인을 제 1 전원에 연결하여 상기 글로벌 비트라인을 프리차지한 후 상기 글로벌 비트라인을 상기 제 1 전원과 분리한 상태에서 상기 글로벌 비트라인과 상기 셀 비트라인을 연결한 후 상기 센스앰프를 활성화시켜 읽기 동작을 수행하되,
    상기 제어회로는 상기 글로벌 비트라인을 상기 제 1 전원에 연결하여 상기 글로벌 비트라인을 프리차지하는 동안 상기 글로벌 비트라인 스위치는 턴온하고 상기 로컬 비트라인 스위치는 턴오프하는 반도체 메모리 장치.
  13. 청구항 1에 있어서, 상기 센스앰프는 상기 읽기 동작 시 상기 글로벌 비트라인의 전압을 기준전압과 비교하여 상기 감지신호를 출력하는 반도체 메모리 장치.
  14. 청구항 6에 있어서, 상기 셀 어레이는 상기 메모리 셀과 다른 메모리 셀을 더 포함하고, 상기 제어회로는 상기 메모리 셀에 대해서 읽기 동작을 종료한 후, 상기 글로벌 비트라인을 프리차지하여 상기 다른 메모리 셀에 대한 읽기 동작을 개시하는 반도체 메모리 장치.
  15. 청구항 1에 있어서, 상기 글로벌 워드라인의 전압을 제어하는 워드라인 드라이버를 더 포함하는 반도체 메모리 장치.
  16. 청구항 15에 있어서, 상기 제어회로는 읽기 동작 시 상기 워드라인 드라이버를 제어하여 상기 글로벌 워드라인의 전압을 일정하게 고정하는 반도체 메모리 장치.
  17. 청구항 16에 있어서, 상기 워드라인 드라이버는 소스와 드레인이 상기 글로벌 워드라인과 제 2 전원 사이에 연결되고 게이트에 상기 제어회로에서 제공되는 제어신호가 인가되는 모스 트랜지스터를 포함하는 반도체 메모리 장치.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6597598B1 (en) 2002-04-30 2003-07-22 Hewlett-Packard Development Company, L.P. Resistive cross point memory arrays having a charge injection differential sense amplifier
US20060227592A1 (en) 2005-03-30 2006-10-12 Parkinson Ward D Reading phase change memories

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4254293B2 (ja) * 2003-03-25 2009-04-15 株式会社日立製作所 記憶装置
KR100895387B1 (ko) * 2007-10-16 2009-04-30 주식회사 하이닉스반도체 상 변화 메모리 장치
KR20150099092A (ko) * 2014-02-21 2015-08-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9286975B2 (en) * 2014-03-11 2016-03-15 Intel Corporation Mitigating read disturb in a cross-point memory
US9478286B1 (en) 2015-12-26 2016-10-25 Intel Corporation Transient current-protected threshold switching devices systems and methods
US9627055B1 (en) 2015-12-26 2017-04-18 Intel Corporation Phase change memory devices and systems having reduced voltage threshold drift and associated methods
KR102571192B1 (ko) * 2016-08-29 2023-08-28 에스케이하이닉스 주식회사 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템
KR102657562B1 (ko) * 2016-12-02 2024-04-17 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20190042892A (ko) * 2017-10-17 2019-04-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102478221B1 (ko) * 2018-07-09 2022-12-15 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
US10861546B2 (en) * 2018-12-17 2020-12-08 SK Hynix Inc. Semiconductor memory device capable of adjusting a wordline voltage for a write operation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6597598B1 (en) 2002-04-30 2003-07-22 Hewlett-Packard Development Company, L.P. Resistive cross point memory arrays having a charge injection differential sense amplifier
US20060227592A1 (en) 2005-03-30 2006-10-12 Parkinson Ward D Reading phase change memories

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Chu, Daniel J., et al. "Mitigating read disturb in a cross-point memory." U.S. Patent No. 9,286,975. 15 Mar. 2016.
Mantegazza, Davide, et al. "Transient current-protected threshold switching devices systems and methods." U.S. Patent No. 9,478,286. 25 Oct. 2016.
Robustelli, Mattia. "Phase change memory devices and systems having reduced voltage threshold drift and associated methods." U.S. Patent No. 9,627,055. 18 Apr. 2017.

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