KR101095814B1 - 반도체 메모리 장치 및 그 제어 방법 - Google Patents

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Abstract

본 발명은 읽기 동작에서 발생할 수 있는 오동작을 방지하고 동작 신뢰성을 높일 수 있는 반도체 메모리 장치를 제공한다.
구체적으로, 본 발명은 데이터에 따라 다른 저항값을 가지는 메모리 소자를 포함하는 셀 어레이, 데이터를 감지 증폭하기 위한 센스 앰프, 센스 앰프와 셀 어레이를 연결하는 글로벌 비트라인, 및 읽기 동작 전 상기 글로벌 비트 라인을 방전시키는 방전부를 포함하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그 제어 방법 {SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제어 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 일시적 또는 영구히 저장할 수 있도록 발전되어 왔다. 이러한 반도체 메모리 장치는 여러 전자장치 혹은 전자장비에 사용되거나 개인용 휴대형 기기에도 광범위하게 사용되고 있다. 일반적인 반도체 메모리 장치는 데이터를 자유롭게 읽거나 쓸 수 있으며, 기존의 데이터를 갱신하는 것도 손쉽게 할 수 있다.
반도체 메모리 장치는 보다 더 많은 양의 데이터를 저장할 수 있으면서 동작에 필요한 소비전력이 작고 동작 속도는 빨라지도록 계발되고 있다. 비휘발성 메모리로는 NOR 플래쉬 메모리 장치 또는 NAND 플래쉬 메모리 장치가 주로 사용되어 왔으나, 기존의 플래쉬 메모리 장치는 동작 속도가 느리다는 단점이 있다.
이러한 단점을 극복하기 위해, 최근에는 전류를 이용하여 단위 셀에 포함된 물질의 저항 값을 변화시켜 데이터를 저장하고 그 저항에 따른 전류의 차이를 읽어 내는 PCRAM(phase change random access memory)이 제안되었다. PCRAM은 단위 셀에 온도에 의한 상변화가 일어나는 물질을 포함시켜, 일정한 전류를 통과시킬 때 흐르는 전류의 양에 따라 발생하는 온도에 의해 결정질 상태 또는 비결정질 상태로 변화하도록 한다. 일례로, 단위 셀에는 게르마늄 안티몬 텔루륨(Ge2Sb2Te5, GST)와 같은 물질이 포함되어 있는데 이러한 물질은 결정질 상태 또는 비결정질 상태에 따라 저항값에 차이가 존재한다.
본 발명은 대기 상태에서 플로팅 상태로 유지되는 글로벌 비트 라인을 읽기 동작이 수행되면서 워드 라인이 활성화되기 전에 별도의 제어 수단을 통해 글로벌 비트 라인에 잔류하는 전하를 방전시킴으로써 반도체 메모리 장치의 읽기 동작에서 발생할 수 있는 오동작을 방지하고 동작 신뢰성을 높일 수 있는 기술이다.
본 발명은 데이터에 따라 다른 저항값을 가지는 메모리 소자를 포함하는 셀 어레이; 상기 데이터를 감지 증폭하기 위한 센스 앰프; 상기 센스 앰프와 상기 셀 어레이를 연결하는 글로벌 비트라인; 및 읽기 동작 전 상기 글로벌 비트 라인을 방전시키는 방전부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 가변 저항 소자에 데이터를 저장하고 상기 가변 저항 소자를 포함한 전류 패스에 흐르는 전류량을 감지하여 상기 데이터를 출력하며, 읽기 동작 전 상기 전류 패스를 방전시키기 위한 방전부를 포함한다.
본 발명은 단위 셀 내 메모리 소자의 저항값에 따라 달라지는 전류량을 통해 데이터를 감지하는 특성을 가지는 모든 반도체 메모리 장치에 적용가능한 기술이며, 읽기 동작시 형성되는 전류 패스에 남아있는 전위를 방전시켜 센스 앰프의 동작 마진을 증가시키고 전류의 공급으로 단위 셀에 전달되는 스트레스를 줄일 수 있어 데이터의 안정성을 높일 수 있어 반도체 메모리 장치의 동작 신뢰성을 높일 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 뱅크를 나타내는 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 단위 셀의 서로 다른 예를 설명하기 위한 블록도이다.
도 3a 및 도 3b는 도 2a에서 설명된 단위 셀을 포함하는 반도체 메모리 장치의 읽기 동작을 설명하기 위한 회로도 및 파형도이다.
도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 읽기 동작을 설명하기 위한 회로도와 파형도이다.
본 발명은 단위 셀 내 메모리 소자의 저항값에 따라 달라지는 전류량을 통해 데이터를 감지하는 특성을 가지는 모든 반도체 메모리 장치의 동작 신뢰성을 높이기 위한 설계 기술이다. 읽기 동작시 전류가 흐르는 전류 패스에 불필요한 전하(charge)가 남아있어 단위 셀에 스트레스(stress)를 주거나 읽기 동작 중 잘못된 데이터를 감지하는 것을 방지한다.
특히, 글로벌 비트라인에 방전부를 연결하여 불필요한 전하를 제거하는 것은 전류량의 변화로 데이터를 저장하거나 감지하여 출력하는 모든 비 휘발성 메모리에 적용이 가능한 기술이다.
아래에서는, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 뱅크를 나타내는 블록도이다.
도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 다수의 단위 셀로 구성된 셀 어레이(110A, 110B, 110C)를 포함하고, 각각의 단위 셀은 비트 라인(BL)과 워드 라인(WL)과 연결되어 있다.
비트 라인(BL)은 스위치(LYSW)를 통해 글로벌 비트 라인(GBL)과 연결되며, 글로벌 비트 라인(GBL)을 통해 전달된 데이터는 읽기 동작시에는 센스 앰프(130)에 의해 외부로 출력되고 쓰기 동작시에는 쓰기 드라이버(140)에 의해 외부에서 입력된 데이터가 단위 셀로 전달된다.
글로벌 비트 라인(GBL)과 센스 앰프(130) 및 쓰기 드라이버(140) 사이에는 어드레스 디코더에 의해 인에이블되는 전송 게이트(150, 152)가 포함된다.
도 2a 및 도 2b는 도 1에 도시된 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 단위 셀의 서로 다른 예를 설명하기 위한 블록도이다.
도 2a를 참조하면, 단위 셀에는 흐르는 전류에 의해 저항값이 변하는 상변화 메모리 소자(202), 상변화 메모리 소자(202)에 연결된 다이오드(204)가 포함된다. 상변화 메모리 소자(202)는 비트 라인(BL)과 연결되어 있고, 비트라인 드라이버(220)에 의해 제어되는 비트라인 스위치(LYSW)를 통해 글로벌 비트 라인(GBL)과 연결된다. 한편, 다이오드(204)는 워드 라인(WL)과 연결되며, 워드 라인 디코더(230)에 의해 제어되는 워드 라인(WL)은 워드라인 스위치(LXSW)와 연결되어 있다. 도 1에서 설명한 바와 같이, 글로벌 비트 라인(GBL)은 센스 앰프(130) 및 쓰기 드라이버(140)와 연결된다.
도 2b를 참조하면, 단위 셀에는 다이오드(204) 대신 워드 라인에 의해 온/오프되는 트랜지스터(254)가 포함되어 있고, 그 외의 구성요소는 동일하다. 트랜지스터(254)의 일측은 상변화 메모리 소자(252)와 연결되고, 다른 일측은 워드라인 스위치(LXSW)와 연결된다.
도 3a 및 도 3b는 도 2a에서 설명된 단위 셀을 포함하는 반도체 메모리 장치의 읽기 동작을 설명하기 위한 회로도 및 파형도이다.
특히, 도 3a는 센스 앰프(130)에서 읽기 동작을 수행하기 위한 리드 전압(VPPSA)을 단위 셀로 인가하는 경우를 설명한다.
도 3a를 참조하면, 센스 앰프(330)에서 공급되는 리드 전압(VPPSA)은 데이터 라인(SIO) 및 전송 게이트(350)를 통해 글로벌 비트 라인(GBL)에 전달된다. 해당 단위 셀에 대응하는 비트라인 스위치(LYSW)가 턴온되면 비트라인(BL)으로 전달되고 단위 셀 내 저항 메모리 소자(302) 및 다이오드(304)를 통해 워드 라인(WL)으로 전달된다. 리드 전압(VPPSA)이 전달되는 경로에 전류 패스가 형성되고, 저항 메모리 소자(302)의 저항값에 따라 전류 패스에 흐르는 전류량이 결정된다. 이때, 전류 패스에 흐르는 전류량은 센스 앰프(330) 내 커런트미러(current mirror) 회로에 의해 유도된 뒤 감지됨으로써 해당 단위 셀에 데이터 값을 인지할 수 있다.
도 3b를 참조하면, 반도체 메모리 장치의 읽기 동작 시 어드레스에 대응하는 단위 셀과 연결된 워드 라인(WL)이 논리 로우 레벨로 활성화될 때, 전송 게이트(350)를 제어하는 제어 신호(GY)는 논리 하이 레벨로 활성화되고 비트라인 스위치(LYSW)를 제어하는 제어 신호(LY)는 논리 로우 레벨로 활성화된다. 이후, 센스 앰프(330) 내 제어 신호(SAILD, CLMBL)가 각각 논리 로우 레벨과 논리 하이 레벨로 활성화되면, 전류 패스가 형성되어 글로벌 비트 라인(GBL)에 흐르는 전류량을 감지할 수 있다.
반도체 메모리 장치 내 복수의 단위 셀이 데이터의 입력과 출력에 필요한 구성요소들에 의해 단위 셀의 면적이 증가하는 것을 최소화하기 위해, 글로벌 비트 라인(GBL)을 비트라인 스위치(LYSW) 통하여 비트 라인(BL)과 연결하는 구조를 가진다. 하지만, 글로벌 비트 라인(GBL)은 저항과 캐패시턴스가 커서 반도체 메모리 장치의 읽기 동작의 특성에 악영향을 줄 수 있다.
읽기 동작에서 어드레스에 대응하지 않는 글로벌 비트 라인(GBL)은 비트라인 스위치(LYSW)와 전송 게이트(350)에 의해 플로팅(floating) 상태로 유지된다. 대기(standby) 상태에서 글로벌 비트 라인(GBL)이 플로팅 상태로 유지되면, 비트라인 스위치(LYSW)와 전송 게이트(350)에서의 누설 전류(leakage current)를 감소시킬 수 있다는 장점이 있다.
도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 읽기 동작을 설명하기 위한 회로도와 파형도이다.
특히, 도 4a는 센스 앰프(430)에서 읽기 동작을 수행하기 위한 리드 전압(VPPSA)을 단위 셀로 인가하는 경우를 설명한다.
도 4a를 참조하면, 반도체 메모리 장치는 저항 메모리 소자(302) 및 다이오드(404)로 구성되는 다수의 단위 셀을 포함하는 셀 어레이(410), 단위 셀과 연결된 비트 라인(BL)을 선택적으로 글로벌 비트라인(GBL)에 연결하기 위한 비트라인 스위치(420), 글로벌 비트라인(GBL)을 방전시키기 위한 방전부(460), 단위 셀에 저장된 데이터를 감지 증폭하기 위한 센스 앰프(430), 단위 셀에 데이터를 저장하기 위한 쓰기 드라이버(440) 및 글로벌 비트라인(GBL)과 센스 앰프(430) 및 쓰기 드라이버(440)를 선택적으로 연결하기 위한 전송 게이트(450)을 포함한다.
읽기 동작시, 센스 앰프(430)에서 공급되는 리드 전압(VPPSA)은 데이터 라인(SIO) 및 전송 게이트(450)를 통해 글로벌 비트 라인(GBL)에 전달된다. 해당 단위 셀에 대응하는 비트라인 스위치(LYSW)가 턴온되면 비트라인(BL)으로 전달되고 단위 셀 내 저항 메모리 소자(402) 및 다이오드(404)를 통해 워드 라인(WL)으로 전달된다. 이렇게 리드 전압(VPPSA)이 전달되는 경로에 전류 패스가 형성되고, 저항 메모리 소자(402)의 저항값에 따라 전류 패스에 흐르는 전류량이 결정된다.
이 경우, 전류 패스에 흐르는 전류량은 센스 앰프(430) 내 커런트미러(current mirror) 회로에 의해 유도된 뒤 감지됨으로써 해당 단위 셀에 데이터 값을 인지할 수 있다.
본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 방전부(460)를 포함하고 있다.
방전 제어신호(GBLDISP)는 방전부(460)를 인에이블 또는 디스에이블시켜 방전 동작을 제어하는 신호를 의미한다. 방전 제어신호(GBLDISP)가 인에이블되면 방전부(460)는 읽기 동작이 수행될 때 워드 라인(WL)이 활성화되기 직전 인에이블되어 글로벌 비트라인(GBL)에 잔류하는 전하를 방전시킨다.
읽기 동작이 수행되기 전 대기 상태에서 글로벌 비트라인(GBL)은 플로팅(floating)되기 때문에 소정 시간 이상 동안 대기 상태를 유지하는 경우 글로벌 비트라인(GBL)의 전압 레벨의 전위를 예측하기가 어려울 수 있다. 따라서 본 발명의 제 2 실시예에서는 단위 셀에 저장된 데이터를 감지하기 전에 글로벌 비트라인(GBL)을 강제적으로 방전시킨다.
여기서, 방전부(460)는 글로벌 비트라인(GBL)과 접지 전압(VSS)을 선택적으로 연결하는 스위치를 포함하며, 스위치는, 예를 들어, NMOS 트랜지스터로 구현할 수 있다.
도 4b를 참조하면, 반도체 메모리 장치의 읽기 동작 시 어드레스에 대응하는 단위 셀과 연결된 워드 라인(WL)이 활성화되기 전 방전 제어신호(GBLDISP)를 펄스 형태로 활성화시킨다. 방전 제어신호(GBLDISP)에 의해 인에이블된 방전부(460)는 글로벌 비트라인(GBL)에 전하를 방전시키기 때문에, 대기 상태에서 예측할 수 없는 글로벌 비트라인(GBL)의 전위가 워드 라인(WL)이 활성화되기 전 접지 전압 레벨로 떨어진다.
이후, 워드 라인(WL)이 논리 로우 레벨로 활성화될 때, 전송 게이트(450)를 제어하는 제어 신호(GY)는 논리 하이 레벨로 활성화되고 비트라인 스위치(LYSW)를 제어하는 제어 신호(LY)는 논리 로우 레벨로 활성화된다.
이후, 센스 앰프(330) 내 제어 신호(SAILD, CLMBL)가 각각 논리 로우 레벨과 논리 하이 레벨로 활성화되면, 전류 패스가 형성되어 글로벌 비트 라인(GBL)에 흐르는 전류량을 감지할 수 있다.
위에서 살펴본 것처럼, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 코어 영역에서 다른 구성 요소들에 비하여 큰 저항값과 캐패시턴스를 가지는 글로벌 비트라인을 읽기 동작 전에 방전함으로써, 읽기 동작에서 센스 앰프의 동작 마진을 증가시켜 데이터를 잘못 읽는 현상을 방지할 뿐만 아니라 단위 셀에 스트레스를 주어 저장된 데이터를 파괴되는 현상을 방지할 수 있다.
마지막으로, 본 발명의 다양한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
110A,110B,110C: 셀 어레이
130: 센스 앰프
140: 쓰기 드라이버
150,152: 전송 게이트
202: 상 변화 메모리 소자
204: 다이오드
220: 비트라인 드라이버
230: 워드라인 디코더
252: 상 변화 메모리 소자
254: 트랜지스터
330: 센스 앰프
350: 전송 게이트
410: 셀 어레이
420: 비트라인 스위치
430: 센스 앰프
440: 쓰기 드라이버
450: 전송 게이트
460: 방전부

Claims (14)

  1. 데이터에 따라 다른 저항값을 가지며, 비트 라인 및 이와 교차하는 워드 라인에 각각 연결된 복수개의 메모리 소자를 포함하는 셀 어레이;
    상기 데이터를 감지 증폭하기 위한 센스 앰프;
    상기 센스 앰프와 상기 셀 어레이의 복수의 비트 라인을 전송 게이트 및 비트 라인 스위치를 통하여 연결하는 글로벌 비트 라인; 및
    읽기 동작 전 상기 전송 게이트 및 비트 라인 스위치에 의하여 상기 센스 앰프 및 상기 비트 라인과의 연결이 차단된 상태에서 상기 글로벌 비트 라인을 방전시키는 방전부
    를 포함하는 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 글로벌 비트 라인은 대기 상태에서 플로팅되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 청구항 2에 있어서,
    상기 센스 앰프는 상기 읽기 동작시 리드 전압을 인가하여 상기 글로벌 비트라인 및 상기 셀 어레이에 전류 패스를 형성하고, 전류량을 감지하여 상기 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 3에 있어서,
    상기 글로벌 비트 라인은 다수의 셀 어레이와 선택적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 4에 있어서,
    상기 셀 어레이는 상기 메모리 소자 및 상기 메모리 소자와 상기 워드 라인을 연결하는 다이오드로 구성된 다수의 단위 셀; 및
    상기 다수의 단위 셀을 상기 비트 라인 스위치에 연결하는 상기 비트 라인을 포함하는 반도체 메모리 장치.
  6. 청구항 4에 있어서,
    상기 셀 어레이는
    상기 메모리 소자 및 워드 라인에 제어되는 트랜지스터로 구성된 다수의 단위 셀; 및
    상기 다수의 단위 셀을 상기 비트 라인 스위치에 연결하는 비트 라인을 포함하는 반도체 메모리 장치.
  7. 청구항 1에 있어서,
    상기 방전부는 상기 글로벌 비트 라인과 접지 전압을 선택적으로 연결하는 스위치를 포함하는 반도체 메모리 장치.
  8. 청구항 7에 있어서,
    상기 스위치는 상기 읽기 동작을 위해 워드 라인이 활성화되기 전에 펄스 형태의 제어 신호에 의해 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 가변 저항 소자에 데이터를 저장하고 상기 가변 저항 소자를 포함한 전류 패스에 흐르는 전류량을 감지하여 상기 데이터를 출력하며, 읽기 동작 전 상기 전류 패스 중 일부를 방전시키기 위한 방전부를 포함하는 반도체 메모리 장치.
  10. 청구항 9에 있어서,
    상기 전류 패스는 센스 앰프, 글로벌 비트라인, 비트라인 스위치, 비트 라인 및 상기 가변 저항 소자를 포함하는 단위 셀에 형성되며, 상기 방전부는 상기 글로벌 비트라인에 직접 연결되어 상기 전류 패스 중에서 상기 센스 앰프 및 상기 비트 라인과의 패스 연결이 차단된 상태에서 방전을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 청구항 10에 있어서,
    상기 방전부는 상기 글로벌 비트 라인과 접지 전압을 선택적으로 연결하는 스위치를 포함하는 반도체 메모리 장치.
  12. 가변 저항 소자에 데이터를 저장하는 단계;
    상기 가변 저항 소자를 포함한 전류 패스에 흐르는 전류량을 감지하여 상기 데이터를 출력하는 단계; 및
    상기 데이터를 출력하는 단계 전, 상기 가변 저항 소자와의 연결이 차단된 상태에서 상기 전류 패스 중 일부를 방전시키는 단계를 포함하는 반도체 메모리 장치의 제어 방법.
  13. 청구항 12에 있어서,
    상기 전류 패스는 센스 앰프, 글로벌 비트라인, 비트라인 스위치, 비트 라인 및 상기 가변 저항 소자를 포함하는 단위 셀에 형성되며, 상기 전류 패스를 방전시키는 단계는 상기 센스 앰프 및 상기 비트 라인과의 연결이 차단된 상태에서 상기 글로벌 비트라인을 방전하는 것을 포함하는 반도체 메모리 장치의 제어 방법.
  14. 청구항 13에 있어서,
    상기 전류 패스를 방전시키는 단계는 읽기 동작을 위해 워드 라인이 활성화되기 전에 펄스 형태의 제어 신호에 의해 수행되는 것을 특징으로 하는 반도체 메모리 장치의 제어 방법.
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