KR101150599B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 테스트 과정에서 단위 셀을 액세스하는 과정에서 발생하는 누설 전류를 측정할 수 있는 반도체 메모리 장치를 제공한다.
구체적으로, 본 발명은 상 변화 메모리 소자를 포함하는 단위 셀, 단위 셀의 일측과 연결되는 워드 라인, 및 단위 셀의 타측과 연결되는 비트 라인을 포함하고, 정상 동작시 비트 라인으로부터 단위 셀을 거쳐 워드 라인으로 전류가 흐르면서 단위 셀에 저장된 데이터를 판독하고, 테스트 동작시 워드 라인을 비활성화시키면서 읽기 동작을 수행하여 단위 셀에 저장된 데이터를 판독하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 일시적 또는 영구히 저장할 수 있도록 발전되어 왔다. 이러한 반도체 메모리 장치는 여러 전자장치 혹은 전자장비에 사용되거나 개인용 휴대형 기기에도 광범위하게 사용되고 있다. 일반적인 반도체 메모리 장치는 데이터를 자유롭게 읽거나 쓸 수 있으며, 기존의 데이터를 갱신하는 것도 손쉽게 할 수 있다.
반도체 메모리 장치는 보다 더 많은 양의 데이터를 저장할 수 있으면서 동작에 필요한 소비전력이 작고 동작 속도는 빨라지도록 계발되고 있다. 비휘발성 메모리로는 NOR 플래쉬 메모리 장치 또는 NAND 플래쉬 메모리 장치가 주로 사용되어 왔으나, 기존의 플래쉬 메모리 장치는 동작 속도가 느리다는 단점이 있다.
이러한 단점을 극복하기 위해, 최근에는 전류를 이용하여 단위 셀에 포함된 물질의 저항 값을 변화시켜 데이터를 저장하고 그 저항에 따른 전류의 차이를 읽어 내는 PCRAM(phase change ran dom access memory)이 제안되었다. PCRAM은 단위 셀에 온도에 의한 상변화가 일어나는 물질을 포함시켜, 일정한 전류를 통과시킬 때 흐르는 전류의 양에 따라 발생하는 온도에 의해 결정질 상태 또는 비결정질 상태로 변화하도록 한다. 일례로, 단위 셀에는 게르마늄 안티몬 텔루륨(Ge2Sb2Te5, GST)와 같은 물질이 포함되어 있는데 이러한 물질은 결정질 상태 또는 비결정질 상태에 따라 저항값에 차이가 존재한다.
본 발명은 테스트 과정에서 단위 셀을 액세스하는 과정에서 발생하는 누설 전류를 측정할 수 있도록 하여 읽기 동작및 쓰기 동작 중에 발생할 수 있는 오동작을 방지하고 동작 신뢰성을 높일 수 있는 반도체 메모리 장치를 제공하는 기술이다.
본 발명은 테스트 동작시 워드 라인을 비활성화시키면서 읽기 동작을 수행하여 단위 셀에 저장된 데이터를 판독하는 반도체 메모리 장치를 제공한다.
상기 데이터가 '1'인 경우 단위 셀에 누설전류의 발생을 인식하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 외부에서 입력된 읽기 명령 및 어드레스에 대응하여 인에이블 신호를 출력하는 제어 신호 발생부; 상기 인에이블 신호를 지연하는 지연부; 상기 테스트 동작 시 활성화되는 테스트 신호, 상기 인에이블 신호 및 상기 지연부의 출력에 대응하여 상기 워드 라인의 활성화여부를 결정하는 워드라인 구동 제어부; 및 상기 워드라인 구동제어부의 출력에 대응하여 상기 워드 라인 및 액세스 신호를 출력하는 워드라인 구동부를 포함한다.
상기 워드 라인 및 상기 액세스 신호는 상기 단위 셀의 행 주소에 대응하여 활성화되는 것을 특징으로 한다.
상기 워드라인 구동부는 상기 테스트 신호가 활성화되면 상기 워드 라인 및 상기 액세스 신호를 모두 비활성화시키는 것을 특징으로 한다.
상기 워드라인 구동 제어부는 상기 지연부의 출력에 대응하여 활성화되고 상기 인에이블 신호에 대응하여 비활성화되는 워드라인 오프신호를 생성하는 오프 신호 생성기; 및 상기 테스트 신호가 비활성화되면 상기 워드라인 오프신호와 상기 인에이블 신호를 전달하고 상기 테스트 신호가 활성화되면 출력을 모두 비활성화하는 테스트 모드 검사기를 포함한다.
상기 워드라인 구동부는 상기 워드라인 구동 제어부의 출력에 대응하여 접지전압 또는 고전압을 전달하는 입력단; 상기 입력단에서 전달된 전압를 임시 저장하고 반전하여 상기 액세스 신호로 출력하는 인버터 래치; 및 상기 액세스 신호를 반전하여 상기 워드 라인으로 출력하는 구동부를 포함한다.
상기 단위 셀은 저장된 데이터에 따라 저항값이 다른 가변저항소자를 포함하고, 상기 저항값에 따른 전류량의 차이를 통해 상기 데이터를 판독하는 것을 특징으로 한다.
본 발명은 반도체 메모리 장치 내 로우(row) 액세스 회로에 테스트 신호를 입력하여 외부에서 읽기 명령에 대응하여 활성화되어야 하는 워드 라인을 강제로 비활성화시키고 단위 셀에 데이터를 판독하는 회로를 통해 로우 액세스 회로 및 단위 셀에 누설전류의 발생 여부를 손쉽게 인지할 수 있다는 장점이 있다.
추가적으로, 본 발명은 테스트 과정에서 로우 액세스 회로 및 단위 셀에 누설 전류의 발생여부를 인지할 수 있어 반도체 메모리 장치의 결함이나 오동작의 원 인을 보다 정확하게 인지할 수 있다.
본 발명은 반도체 메모리 장치의 기본적인 읽기 또는 쓰기 동작 중 로우 액세스 회로 및 단위 셀에 누설 전류가 발생하는 지를 테스트 과정에서 검사할 수 있는 기술이다.
예를 들어, PCRAM 등과 같이, 단위 셀에 흐르는 전류량을 기준으로 저장된 데이터의 값을 판별하고 전류량에 따라 다른 데이터를 단위 셀에 저장하는 반도체 메모리 장치에서는 단위 셀에 원하지 않는 누설 전류가 발생하는 경우 반도체 메모리 장치의 동작 안정성이 떨어진다.
본 발명에서는 테스트 과정에서 활성화되어야 할 워드 라인을 강제로 비활성화시킨 후 단위 셀에 흐르는 전류의 양을 감지하여 누설 전류의 발생 여부를 인식할 수 있다.
아래에서는 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1a은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에서 워드 라인(WL)이 논리 로우(low) 레벨일 경우 단위 셀에 전류가 흐르는 경우를 나타낸다. 단위 셀에는 흐르는 전류에 의해 저항값이 변하는 상변화 메모리 소자(102), 상변화 메모리 소자(102)에 연결된 다이오드(104)가 포함된다.
상변화 메모리 소자(102)는 비트 라인(BL)과 연결되어 있고, 비트라인 드라이버(120)에 의해 제어되는 비트라인 스위치(LYSW)를 통해 글로벌 비트 라인(GBL)과 연결된다.
한편, 다이오드(104)는 워드 라인(WL)과 연결되며, 워드 라인 디코더(160)에 의해 제어되는 워드 라인(WL)은 워드라인 스위치(LXSW)와 연결되어 있다. 글로벌 비트 라인(GBL)은 센스 앰프(130) 및 쓰기 드라이버(140)와 연결된다. 비트라인 스위치(LYSW)는 컬럼 액세스 회로(150)에 의해 제어되고, 워드 라인(WL)은 로우(row) 액세스 회로(160)에 의해 제어된다.
한편, 도 1b는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치에서 워드 라인(WL)이 논리 하이(high) 레벨일 경우 단위 셀에 전류가 흐르는 경우를 나타낸다. 단위 셀에는 위 제 1 실시예에서 사용된 다이오드(104) 대신 워드 라인에 의해 온/오프되는 트랜지스터(154)가 포함되고, 그 외의 구성요소는 동일하다.
트랜지스터(154)의 소스/드레인 단자는 상변화 메모리 소자(152) 및 워드라인 스위치(LXSW)와 연결되고, 게이트 단자는 워드라인(WL)과 연결된다.
도 2는 본 발명의 제 1 실시예 및 제 2 실시예 따른 반도체 메모리 장치의 로우(row) 액세스 회로를 설명하기 위한 블록도이다.
도 2를 참고하면, 로우 액세스 회로는 읽기 명령(RD_CMD)과 어드레스(ADDRESS)를 입력받아 디코딩한 후 인에이블 신호(Enable)를 출력하는 제어신호 발생부(210), 인에이블 신호(Enable)를 지연하기 위한 지연부(220), 인에이블 신호(Enable) 및 지연된 인에이블 신호(Enable_Delay)를 입력받아 워드라인 오프신 호(WLOFFB)를 출력하기 위한 워드라인 구동 제어부(230), 및 인에이블 신호(Enable) 및 워드라인 오프신호(WLOFFB)에 대응하여 워드 라인(WL) 및 워드라인 스위치(LXSW)를 활성화시키기 위한 액세스 신호(GX)를 출력하는 워드 라인 구동부(240)를 포함한다.
도 3은 본 발명의 제 1 실시예 및 제 2 실시예에 따른 반도체 메모리 장치의 워드라인 구동 제어부(230)를 설명하기 위한 회로도이다.
도 3을 참고하면, 워드라인 구동 제어부(230)는 인에이블 신호(Enable)와 지연된 인에이블 신호(Enable_Delay)를 입력받아 논리 NAND 연산을 수행하여 출력하는 제 1 논리 게이트(232) 및 제 1 논리 게이트(232)의 출력을 반전하여 워드라인 오프신호(WLOFFB)를 출력하기 위한 제 2 논리 게이트(234)를 포함한다. 워드라인 구동 제어부(230)의 동작은 인에이블 신호(Enable)와 지연된 인에이블 신호(Enable_Delay)을 논리 AND 연산하는 것이다.
그 결과, 워드라인 오프신호(WLOFFB)는 인에이블 신호(Enable)에 비하여 지연부(220)의 신호 지연량만큼 늦게 비활성화되고 인에이블 신호(Enable)가 비활성화됨과 동시에 활성화되는 것이 특징이다.
도 4a 및 도 4b는 도 2에 도시된 워드라인 구동부(240)를 설명하기 위한 회로도 및 파형도이다.
도 4a를 참고하면, 워드라인 구동부(240)는 워드라인 오프신호(WLOFFB)가 논리 로우 레벨로 활성화되면 고전압(VPPYWD)을 전달하는 제 1 구동드라이버(P1), 인에이블 신호(Enable)가 논리 하이 레벨로 활성화되면 접지전압을 전달하는 제 2 구 동드라이버(N1), 워드라인 오프신호(WLOFFB)가 활성화된 구간 동안 워드 라인(WL) 및 액세스 신호(GX)를 비활성화 상태로 유지하기 위한 인버터 래치(242), 및 액세스 신호(GX)에 대응하여 워드 라인(WL)을 활성화시키기 위한 제 3 구동부(P2)를 포함한다.
도 4b를 참조하여, 본 발명의 제 1 실시예 및 제 2 실시예에 따른 반도체 메모리 장치의 로우(row) 액세스 동작을 설명한다.
제어신호 발생부(210)가 읽기 명령(RD_CMD)과 어드레스(ADDRESS)를 입력받아 디코딩한 후 인에이블 신호(Enable)를 논리 하이 레벨로 활성화한다.
지연부(220)는 인에이블 신호(Enable)를 기 설정된 지연량만큼 지연시킨다.
워드라인 구동 제어부(230)는 인에이블 신호(Enable)와 지연된 인에이블 신호(Enable_Delay)를 입력받아 지연된 인에이블 신호(Enable_Delay)가 활성화될 때 워드라인 오프신호(WLOFFB)를 논리 하이 레벨로 비활성화시킨다. 워드라인 오프신호(WLOFFB)가 논리 하이 레벨로 비활성화되면, 액세스 신호(GX)는 논리 하이 레벨로 활성화되고 워드 라인(WL)은 논리 로우 레벨로 활성화된다. 논리 로우 레벨로 활성화된 워드 라인(WL)은 도 1a에서 설명한 단위 셀을 액세스할 수 있다. 반면, 인에이블 신호(Enable)가 논리 로우 레벨로 비활성화되는 대기 상태에서는, 워드 라인(WL)은 논리 하이 레벨로 비활성화된다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치에서 로우(row) 액세스 회로를 설명하기 위한 블록도이다.
도 5를 참고하면, 로우 액세스 회로는 읽기 명령(RD_CMD)과 어드레 스(ADDRESS)를 입력받아 디코딩한 후 인에이블 신호(Enable)를 출력하는 제어신호 발생부(510), 인에이블 신호(Enable)를 지연하기 위한 지연부(520), 인에이블 신호(Enable) 및 지연된 인에이블 신호(Enable_Delay)를 입력받아 워드라인 비활성화신호(WL_OFF) 및 워드라인 인에이블 신호(WL_EN)를 출력할 뿐만 아니라 테스트 신호(WLOFF_TM)에 대응하여 워드 라인(WL) 및 액세스 신호(GX)를 비활성화시키기 위한 워드라인 구동 제어부(530), 및 인에이블 신호(Enable) 및 워드라인 오프신호(WLOFFB)에 대응하여 워드 라인(WL) 및 워드라인 스위치(LXSW)를 활성화시키기 위한 액세스 신호(GX)를 출력하는 워드 라인 구동부(540)를 포함한다.
도 6은 도 5에 도시된 워드라인 구동 제어부(530)를 설명하기 위한 회로도이다.
도 6을 참고하면, 워드라인 구동 제어부(530)는 오프 신호 생성기(531)와 테스트 모드 검사기(535)를 포함한다.
오프 신호 생성기(531)는 인에이블 신호(Enable)와 지연된 인에이블 신호(Enable_Delay)를 입력받아 논리 NAND 연산을 수행하여 출력하는 제 1 논리 게이트(532) 및 제 1 논리 게이트(532)의 출력을 반전하여 워드라인 오프신호(WLOFFB)를 출력하기 위한 제 2 논리 게이트(534)를 포함한다. 오프 신호 생성기(531)의 동작은 종래의 워드라인 구동 제어부(230)와 같이 인에이블 신호(Enable)와 지연된 인에이블 신호(Enable_Delay)을 논리 AND 연산하는 것이다. 결과적으로, 워드라인 오프신호(WLOFFB)는 인에이블 신호(Enable)에 비하여 지연부(520)의 신호 지연량만큼 늦게 비활성화되고 인에이블 신호(Enable)가 비활성화됨과 동시에 활성화되는 것이 특징이다.
테스트 모드 검사기(535)는 테스트 신호(WLOFF_TM)가 활성화되면 워드 라인(WL) 및 액세스 신호(GX)를 비활성화시키고, 테스트 신호(WLOFF_TM)가 비활성화되면 제어 신호 발생부(510)에서 출력된 인에이블 신호(Enable)에 대응하여 워드 라인(WL) 및 액세스 신호(GX)를 활성화한다. 테스트 모드 검사기(535)는 테스트 신호(WLOFF_TM)를 반전하기 위한 제 3 논리 게이트(536), 제 3 논리 게이트(536)의 출력과 워드라인 오프신호(WLOFFB) 및 인에이블 신호(Enable)를 입력받아 논리 NAND 연산을 수행하는 제 4 및 제 5 논리 게이트(537, 538), 제 4 및 제 5 논리 게이트(537, 538)의 출력을 반전하여 워드라인 비활성화신호(WL_OFF) 및 워드라인 인에이블 신호(WL_EN)로서 출력하는 제 6 및 제 7 논리 게이트(539_1, 539_2)를 포함한다.
도 7a 및 도 7b는 도 5에 도시된 워드라인 구동부(540)를 설명하기 위한 회로도 및 파형도이다.
도 7a를 참조하면, 워드라인 구동부(540)는 워드라인 비활성화신호(WL_OFF)가 논리 로우 레벨로 활성화되면 고전압(VPPYWD)을 전달하는 제 1 구동드라이버(P1), 워드라인 인에이블 신호(WL_EN)가 논리 하이 레벨로 활성화되면 접지전압을 전달하는 제 2 구동드라이버(N1), 워드라인 비활성화신호(WL_OFF)가 활성화된 구간 동안 워드 라인(WL) 및 액세스 신호(GX)를 비활성화 상태로 유지하기 위한 인버터 래치(242), 및 액세스 신호(GX)에 대응하여 워드 라인(WL)을 활성화시키기 위한 제 3 구동부(P2)를 포함한다.
도 7b를 참조하여, PCRAM 내 로우(row) 액세스 동작을 설명한다.
테스트 과정이 아닌 정상 동작의 경우, 제어신호 발생부(510)가 외부에서 인가된 읽기 명령(RD_CMD)과 어드레스(ADDRESS)를 입력받아 디코딩한 후 인에이블 신호(Enable)를 논리 하이 레벨로 활성화한다. 지연부(520)는 인에이블 신호(Enable)를 기 설정된 지연량만큼 지연시킨다. 워드라인 구동 제어부(530)는 인에이블 신호(Enable)와 지연된 인에이블 신호(Enable_Delay)를 입력받아 지연된 인에이블 신호(Enable_Delay)가 활성화될 때 워드라인 비활성화신호(WL_OFF)를 논리 하이 레벨로 비활성화시킨다. 워드라인 비활성화신호(WL_OFF)가 논리 하이 레벨로 비활성화되면, 워드라인 구동부(540)에서 출력되는 액세스 신호(GX)는 논리 하이 레벨로 활성화되고 워드 라인(WL)은 논리 로우 레벨로 활성화된다. 논리 로우 레벨로 활성화된 워드 라인(WL)은 도 1a에서 설명한 단위 셀을 액세스할 수 있다. 반면, 워드라인 구동 제어부(530)에서 출력되는 워드라인 인에이블 신호(WL_EN)가 논리 로우 레벨로 비활성화되는 대기 상태에서는, 워드라인 구동부(540)에서 출력되는 워드 라인(WL)은 논리 하이 레벨로 비활성화된다.
한편, 테스트 시에는 워드라인 구동 제어부(530)에 입력되는 테스트 신호(WLOFF_TM)가 논리 하이 레벨로 활성화된다. 테스트 신호(WLOFF_TM)가 활성화되면, 워드라인 구동 제어부(530)는 인에이블 신호(Enable)와 지연된 인에이블 신호(Enable_Delay)의 활성화여부와 상관없이 워드라인 비활성화신호(WL_OFF)와 워드라인 인에이블 신호(WL_EN)를 모두 논리 로우 레벨로 비활성화시킨다. 워드라인 비활성화신호(WL_OFF)와 워드라인 인에이블 신호(WL_EN)가 비활성화되면, 워드라인 구동부(540)에서 출력되는 액세스 신호(GX)는 논리 로우 레벨로 비활성화되고 워드 라인(WL)은 논리 하이 레벨로 비활성화된다.
전술한 바와 같이, 테스트 과정에서는 외부에서 읽기 명령(RD_CMD)이 인가되어 단위 셀에서 데이터를 감지 증폭하는 로우 액세스 동작이 수행되지만 워드 라인(WL)은 비활성화된다. 이 경우, 단위 셀에 누설전류가 발생하지 않는다면 단위 셀에 흐르는 전류량이 없기 때문에, 읽기 명령에 대응하여 감지한 데이터는 단위 셀 내 포함된 가변저항소자의 저항값이 크다고 판단하여 논리 하이 레벨('1')의 데이터가 된다. 하지만, 단위 셀에 누설전류가 발생하면 단위 셀에 흐르는 전류가 커지므로 읽기 명령에 대응하여 감지한 데이터가 논리 로우 레벨('0')의 데이터가 된다. 즉, 워드 라인(WL)이 비활성화된 상태에서 논리 로우 레벨('0')의 데이터가 출력되면 누설전류가 발생한 것으로 판단할 수 있다.
전술한 바와 같이, 본 발명은 반도체 메모리 장치 내 로우(row) 액세스 회로에 테스트 신호를 입력하여 외부에서 읽기 명령에 대응하여 활성화되어야 하는 워드 라인을 강제로 비활성화시켜 단위 셀에 데이터를 판독한다. 이를 통해, 로우 액세스 회로 및 단위 셀에 누설전류의 발생 여부를 손쉽게 인지할 수 있고, 반도체 메모리 장치의 결함이나 오동작의 원인을 보다 정확하게 판단할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 제 1 실시예 및 제 2 실시예 따른 반도체 메모리 장치의 로우 액세스 회로를 설명하기 위한 블록도이다.
도 3은 본 발명의 제 1 실시예 및 제 2 실시예에 따른 반도체 메모리 장치의 워드라인 구동 제어부를 설명하기 위한 회로도이다.
도 4a 및 도 4b는 도 2에 도시된 워드라인 구동부를 설명하기 위한 회로도 및 파형도이다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치에서 로우 액세스 회로를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 워드라인 구동 제어부를 설명하기 위한 회로도이다.
도 7a 및 도 7b는 도 5에 도시된 워드라인 구동부를 설명하기 위한 회로도 및 파형도이다.

Claims (8)

  1. 테스트 동작 시 활성화되는 테스트 신호에 응답하여 워드 라인 및 액세스 신호를 비활성화하고, 정상 동작 시 읽기 명령과 어드레스에 기초하여 상기 워드 라인 및 액세스 신호를 활성화하여 단위 셀을 액세스하는 로우 액세스 회로;
    상 변화 메모리 소자를 포함하는 상기 단위 셀;
    상기 단위 셀의 일측과 연결되는 상기 워드 라인; 및
    상기 단위 셀의 타측과 연결되는 비트 라인을 포함하고,
    정상 동작시 상기 활성화된 워드 라인 및 액세스 신호에 기초하여 상기 비트 라인으로부터 상기 단위 셀을 거쳐 상기 워드 라인으로 전류가 흐르면서 상기 단위 셀에 저장된 데이터를 판독하고,
    테스트 동작시 상기 비활성화된 워드 라인 및 액세스 신호에 기초하여 읽기 동작을 수행하여 상기 단위 셀에 저장된 데이터를 판독하는 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 데이터가 '1'인 경우 단위 셀에 누설전류의 발생을 인식하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 외부에서 입력된 읽기 명령 및 어드레스에 대응하여 인에이블 신호를 출력하는 제어 신호 발생부;
    상기 인에이블 신호를 지연하는 지연부;
    테스트 동작 시 활성화되는 테스트 신호, 상기 인에이블 신호 및 상기 지연부의 출력에 대응하여 워드 라인의 활성화 여부를 결정하는 워드라인 구동 제어부; 및
    상기 워드라인 구동 제어부의 출력에 대응하여 상기 워드 라인 및 액세스 신호를 출력하는 워드라인 구동부;
    상 변화 메모리 소자를 포함하는 단위 셀;
    상기 단위 셀의 일측과 연결되는 상기 워드 라인; 및
    상기 단위 셀의 타측과 연결되는 비트 라인을 포함하고,
    정상 동작시 상기 비트 라인으로부터 상기 단위 셀을 거쳐 상기 워드 라인으로 전류가 흐르면서 상기 단위 셀에 저장된 데이터를 판독하고,
    상기 테스트 동작시 상기 워드 라인을 비활성화시키면서 읽기 동작을 수행하여 상기 단위 셀에 저장된 데이터를 판독하는 반도체 메모리 장치.
  4. 청구항 3에 있어서,
    상기 워드 라인 및 상기 액세스 신호는 상기 단위 셀의 행 주소에 대응하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 3에 있어서,
    상기 워드라인 구동부는 상기 테스트 신호가 활성화되면 상기 워드 라인 및 상기 액세스 신호를 모두 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 청구항 3에 있어서,
    상기 워드라인 구동 제어부는
    상기 지연부의 출력에 대응하여 활성화되고 상기 인에이블 신호에 대응하여 비활성화되는 워드라인 오프신호를 생성하는 오프 신호 생성기; 및
    상기 테스트 신호가 비활성화되면 상기 워드라인 오프신호와 상기 인에이블 신호를 전달하고 상기 테스트 신호가 활성화되면 출력을 모두 비활성화하는 테스트 모드 검사기를 포함하는 반도체 메모리 장치.
  7. 청구항 3에 있어서,
    상기 워드라인 구동부는
    상기 워드라인 구동 제어부의 출력에 대응하여 접지전압 또는 고전압을 전달하는 입력단;
    상기 입력단에서 전달된 전압를 임시 저장하고 반전하여 상기 액세스 신호로 출력하는 인버터 래치; 및
    상기 액세스 신호를 반전하여 상기 워드 라인으로 출력하는 구동부를 포함하는 반도체 메모리 장치.
  8. 청구항 1에 있어서,
    상기 단위 셀은 저장된 데이터에 따라 저항값이 다른 가변저항소자를 포함하고, 상기 저항값에 따른 전류량의 차이를 통해 상기 데이터를 판독하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9003255B2 (en) 2011-07-01 2015-04-07 Stmicroelectronics International N.V. Automatic test-pattern generation for memory-shadow-logic testing
KR101847183B1 (ko) * 2012-02-21 2018-04-09 에스케이하이닉스 주식회사 워드라인 구동 회로
KR102026205B1 (ko) * 2012-12-24 2019-11-04 에스케이하이닉스 주식회사 반도체 장치
US20230317156A1 (en) * 2022-03-31 2023-10-05 Macronix International Co., Ltd. Switch circuit and memory array having the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080023582A (ko) * 2006-09-11 2008-03-14 삼성전자주식회사 상변화 메모리 장치의 테스트 방법 및 상변화 메모리 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935599B1 (ko) * 2008-03-11 2010-01-07 주식회사 하이닉스반도체 테스트 모드를 지원하는 반도체 집적 회로
US7864609B2 (en) * 2008-06-30 2011-01-04 Micron Technology, Inc. Methods for determining resistance of phase change memory elements
JP5287197B2 (ja) * 2008-12-09 2013-09-11 ソニー株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080023582A (ko) * 2006-09-11 2008-03-14 삼성전자주식회사 상변화 메모리 장치의 테스트 방법 및 상변화 메모리 장치

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