KR100935599B1 - 테스트 모드를 지원하는 반도체 집적 회로 - Google Patents

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Abstract

테스트 모드를 지원하는 반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 원 타임 프로그래머블 셀 어레이(One Time Programmable Cell Array)를 포함하는 프로그램 영역 및 상기 프로그램 영역의 해당 활성화된 퓨즈 신호에 응답하여 상기 프로그램 영역을 활성화시키거나 상기 프로그램 영역의 해당 테스트 모드 신호에 응답하여 상기 프로그램 영역을 활성화시키는 프로그램 영역 제어부를 포함한다.
테스트 모드, 프로그램, 대칭, 퓨즈

Description

테스트 모드를 지원하는 반도체 집적 회로{Semiconductor Integrated Circuit for Supporting a Test Mode}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 테스트 모드를 지원하는 반도체 집적 회로에 관한 것이다.
일반적으로, 반도체 집적 회로의 고성능화 및 저전력화 추세에 맞추어, 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 상 변환(phase change) 물질을 이용한 PRAM(Phase change Random Access Memory)을 개발하고 있다. PRAM은 온도 변화에 따라 상(phase)이 변환됨으로 인하여 저항이 변화하는 GexSbyTez(이하'GST')와 같은 물질을 이용하여 데이터를 저장하는 비휘발성 메모리(non-volatile memory) 소자이다.
이미 잘 알려진 바와 같이, PRAM과 같은 비휘발성 메모리의 반도체 집적 회로에는 사용자의 프로그램 영역, 즉 OTP(One Time Programable) 영역을 구비한다. 보다 구체적으로, 사용자(user)는 이러한 OTP 영역에 제품의 일련 번호(serial number), 사용된 장치의 식별 번호(ID), 제조일, 보안용 비밀 번호(security number)등을 저장할 수 있다. 일반적인 데이터를 저장하는 메모리 영역과 마찬가지로, OTP 영역도 전기적으로 소거 및 프로그램이 가능한 소정의 셀 어레이로 구성될 수 있다.
하지만, 이러한 OTP 영역을 뱅크의 일측에만 구비한다면 전체 뱅크의 구조가 비대칭이 되므로 회로 배치에 따른 제약을 가져올 수 있다. 또한, 이러한 OTP 영역의 셀 억세스를 위해 별도의 OTP용 디코더가 필요하다. 더 나아가 OTP영역의 정상 여부를 판정하여 발생된 불량 셀에 대해서는 OTP 영역내 다른 정상 셀로 대체하는 리던던트 회로 및 제어 기술이 필요하다.
본 발명의 기술적 과제는 다수의 OTP(One Time Programmable) 영역을 구비하여, 불량 영역에 대해 대체할 수 있는 여분의 OTP 영역을 제공하고, OTP 모드를 수행하지 않을 경우에는 테스트 모드를 지원하는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 원 타임 프로그래머블 셀 어레이(One Time Programmable Cell Array)를 포함하는 프로그램 영역 및 상기 프로그램 영역의 해당 활성화된 퓨즈 신호에 응답하여 상기 프로그램 영역을 활성화시키거나 상기 프로그램 영역의 해당 테스트 모드 신호에 응답하여 상기 프로그램 영역을 활성화시키는 프로그램 영역 제어부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 원 타임 프로그래머블 셀 어레이(One Time Programmable Cell Array)를 포함하는 복수의 프로그램 영역, 상기 각각의 프로그램 영역에 대응되어 구비되는 복수의 퓨즈를 포함하는 퓨즈부, 상기 복수의 퓨즈중 컷팅된 퓨즈에 해당되는 상기 프로그램 영역에 대해서는 프로그램 모드 수행을 결정하고, 컷팅되지 않은 퓨즈에 해당되는 상기 프로그램 영역에 대해서는 테스트 모드 신호에 따라 테스트 모드 수행 여부를 결정하는 프로그램 영역 제어부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로는, 메모리 셀 어레이를 포함하는 복수의 뱅크, 각각의 상기 뱅크의 비트라인을 선택하는 복수의 컬럼 디코더, 각각의 상기 뱅크와 대응되며, 원 타임 프로그래머블 셀 어레이(One Time Programmable Cell Array)를 포함하는 복수의 프로그램 영역 및 상기 프로그램 영역의 워드라인 활성화 여부를 제어하는 프로그램 영역 제어부를 포함하며, 프로그램 모드 및 테스트 모드시, 상기 프로그램 영역은 상기 컬럼 디코더에 의해 비트라인이 선택되고, 상기 프로그램 영역 제어부에 의해 워드라인이 선택된다.
본 발명의 일 실시예에 따르면 다수개의 사용자 프로그램 영역을 구비하여, 별도의 리던던트 회로없이, 불량 영역에 대해 대체 가능한 여분의 프로그램 영역을 이용할 수 있다. 또한, 여분의 프로그램 영역은 테스트 모드를 수행할 수 있어, 뱅크의 셀 어레이의 열화 특성을 방지하면서도 반도체 집적 회로의 동작 특징을 검증할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로(1)의 개념적인 블록도이다.
도 1을 참조하면, 반도체 집적 회로(1)는 제 1 내지 제 4 메모리 영역(100- 400), 프로그램 영역 제어부(500) 및 퓨즈부(600)를 포함한다.
프로그램 영역 제어부(500)는 각각의 제 1 내지 제 4 메모리 영역(100-400)에 배치된 제 1 내지 제 4 제어부(150, 250, 350, 450)를 포함한다.
우선, 제 1 메모리 영역(100)은 제 1 뱅크(Bank 0; 110), 로우 디코더(120), 컬럼 디코더(130), 제 1 프로그램 영역(140) 및 제 1 제어부(150)를 포함한다.
제 2 메모리 영역(200)도 마찬가지로 제 2 뱅크(Bank 1; 210), 로우 디코더(220), 컬럼 디코더(230), 제 2 프로그램 영역(240) 및 제 2 제어부(250)를 포함한다. 나머지 메모리 영역(300, 400)에 대해서도 동일하게 설명될 수 있으므로, 이에 대한 중복되는 설명은 생략하기로 하며, 제 1 메모리 영역(100)에 대해 자세히 설명하는 것으로 대신한다.
보다 구체적으로, 로우 디코더(120)는 제 1 뱅크(110)의 로우 어드레스를 디코딩한다.
컬럼 디코더(130)는 제 1 뱅크(110)의 컬럼 어드레스를 디코딩한다. 또한, 컬럼 디코더(130)는 제 1 프로그램 영역(140)의 컬럼 어드레스를 디코딩한다. 즉, 컬럼 디코더(130)는 제 1 뱅크(110) 및 제 1 프로그램 영역(140)에 의해 공유된 구조이다. 이와 같이, 컬럼 디코더(130)를 제 1 뱅크(110) 및 제 1 프로그램 영역(140)이 공용으로 사용하므로 면적 증가의 부담을 줄일 수 있다.
프로그램 영역(140)은 사용자가 특정의 코드, 번호등을 저장할 수 있는 영역으로서, 원 타임 프로그래머블 셀 어레이(One Time Programmable Cell Array)를 포함한다. 이러한 프로그램 영역(140)은, 이미 잘 알려진 바와 같이 뱅크(110, 210, 310, 410)의 셀 구조와 동일한 셀 어레이일 수 있다.
특히, 본 발명의 일 실시예에 따른 프로그램 영역(140)은 이러한 프로그램 모드에 따라 사용자의 정보를 저장할 수 있으며 또한, 프로그램 모드가 아닌 특정 테스트 모드를 수행할 수 있는 테스트 영역으로 사용될 수도 있다. 이에 대해서는 후술하기로 한다.
제 1 제어부(150)는 해당 제 1퓨즈 신호(OFU0)에 응답하거나 해당 테스트 모드 신호(미도시)에 응답하여 제 1 프로그램 영역(140)의 활성화 여부를 제어할 수 있다.
따라서, 각각의 메모리 영역(100-400)에 배치된 각각의 제 1 내지 제 4 제어부(150, 250, 350, 450)의 제어 동작에 따라, 제 1 내지 제 4 프로그램 영역((140, 240, 340, 440)에서는 선택적으로 프로그램 모드 또는 테스트 모드가 수행될 수 있다. 한편, 제 1 내지 제 4 프로그램 영역((140, 240, 340, 440)의 워드라인은 각각의 제 1 내지 제 4 제어부(150, 250, 350, 450)에 의해 활성화되고, 이들 영역의 비트라인은 뱅크(110, 210, 310, 410)의 컬럼 디코더(130, 230, 330, 430)에 의해 활성화될 수 있다.
한편, 퓨즈부(600)는 제 1 내지 제 4 프로그램 영역(140, 240, 340, 440)에 대응되는 복수의 퓨즈(미도시)를 포함한다.
퓨즈부(600)는 이러한 대응되는 퓨즈(미도시)의 컷팅 여부에 따라 제 1 내지 제 4 퓨즈 신호(OFU0-OFU3)의 신호 레벨을 결정한다. 제 1 내지 제 4 퓨즈 신호(OFU0-OFU3)는 각각의 제 1 내지 제 4 제어부(150, 250, 350, 450)를 제어한다.
본 발명의 일 실시예에서는 도 1에 도시된 바와 같이 다수개의 프로그램 영역(140, 240, 340, 440)이 각각의 뱅크에 균등하게 배치됨으로써, 회로의 배치 설계가 용이하다. 또한, 프로그램 영역에 대해 별도의 복잡한 리던던트 제어부를 구비하지 않아도, 다른 여분의 프로그램 영역을 사용할 수 있으므로 회로의 제어가 용이하다. 이에 대해서는 다음에서 후술하기로 한다.
도 2는 도 1에 따른 퓨즈부(600)의 회로도이다.
도 2를 참조하면, 퓨즈부(600)는 퓨즈 박스(610) 및 퓨즈 신호 생성부(620)를 포함한다.
퓨즈 박스(610)는 복수의 제 1 내지 제 4퓨즈(F0-F3)를 포함한다. 이러한 각각의 퓨즈(F0-F3)는 전술한 바와 같이, 각각의 제 1 내지 제 4 프로그램 영역(140, 240, 340, 440)에 대응되어 구비될 수 있다.
퓨즈 신호 생성부(620)는 퓨즈 박스(610)와 연결되어, 제 1 내지 제 4 퓨즈(F0-F3)의 컷팅 여부에 따라 활성화된 복수의 퓨즈 신호(OFU0-OFU3)를 제공할 수 있다.
퓨즈 신호 생성부(620)는 복수의 제 1 내지 제 4 퓨즈(F0-F3)에 대응되어 구비되는 퓨즈 신호 생성 유닛(622a)을 포함한다.
그리하여, 예컨대 A블록(A)에서는, 해당 퓨즈(예컨대 F0)가 컷팅되면, 이와 연결된 퓨즈 신호 생성 유닛(622a)에 의해 활성화된 제 1 퓨즈 신호(OFU0)를 제공할 수 있다.
도 3은 도 2에 따른 A 블록(A)의 상세한 회로도이다.
도 3을 참조하면, 퓨즈 신호 생성 유닛(622a)은 리셋부(R), 래치부(L) 및 지연부(D)를 포함한다.
보다 구체적으로, 리셋부(R)는 리셋 신호(RST)를 수신한다. 리셋부(R)는 제 1 NMOS 트랜지스터(N1)를 포함한다.
제 1 NMOS 트랜지스터(N1)는 리셋 신호(RST)를 수신하는 게이트, 노드 a와 연결된 드레인 및 제 2 NMOS 트랜지스터(N2)와 연결된 소스를 포함한다.
한편, 제 2 NMOS 트랜지스터(N2)는 리셋시, 초기치 설정용 트랜지스터로서 외부 공급 전압(VDD)을 수신하는 게이트, 제 1 NMOS 트랜지스터(N1)와 연결된 드레인 및 접지 전압(VSS)과 연결된 소스를 포함한다.
여기서, 리셋 신호(RST)는 초기화용 신호로서, 파워업 시 또는 리셋 명령에 의해 소정의 구간동안만 활성화된 하이 레벨을 갖는 펄스 신호이다.
래치부(L)는 노드 a의 반전된 레벨을 래치한다. 래치부(L)는 제 1 인버터(IV1) 및 제 3 NMOS 트랜지스터(N3)를 포함한다. 제 1 인버터(IV1)는 노드 a의 신호를 반전시킨다. 제 3 NMOS 트랜지스터(N3)는 노드 b의 신호를 수신하는 게이트, 노드 a와 연결된 드레인 및 접지 전압(VSS)과 연결된 소스를 포함한다.
지연부(D)는 제 2 및 제 3 인버터(IV2, IV3)를 포함한다. 제 2 및 제 3 인버터(IV2, IV3)는 직렬로 연결된다.
퓨즈 신호 생성 유닛(622a)의 동작을 설명하기로 한다.
제 1 퓨즈(F0)가 컷팅되지 않으면, 노드 a는 하이 레벨이 된다. 노드 a의 신호는 제 1 인버터(IV1)에 의해 반전된다. 이후, 지연부(D)를 경유해 로우 레벨의 제 1 퓨즈 신호(OFU0)를 제공한다.
만약, 제 1 퓨즈(F0)가 컷팅되면, 노드 a의 신호는 플로팅된다. 이런 경우에, 리셋 명령 또는 파워업에 따라, 리셋 신호(RST)가 하이 레벨로 활성화되면, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 턴온됨으로써 노드 a는 로우 레벨이 된다.
따라서, 노드 a의 신호는 래치부(L)와 지연부(D)를 경유하여 하이 레벨의 제 1 퓨즈 신호(OFU0)가 된다.
이와 같이, 해당 프로그램 영역에 대응되는 퓨즈가 컷팅되면 하이 레벨의 퓨즈 신호를 제공할 수 있다. 이러한 하이 레벨의 퓨즈 신호는 이후 해당 프로그램 영역을 활성화시킬 수 있음을 의미한다.
도 4는 도 1에 따른 프로그램 영역 제어부(500)의 블록도이다.
도 4를 참조하면, 프로그램 영역 제어부(500)는 제 1 내지 제 4 제어부(150, 250, 350, 450)를 포함한다.
제 1 내지 제 4 제어부는 제 1 내지 제 4 플래그 신호 생성부(152, 252, 352,452) 및 제 1 내지 제 4 프로그램 영역 디코더(154, 254, 354, 454)를 각각 포함한다. 중복되는 설명은 생략하기로 하며, 제 1 제어부(150)에 대해서 자세히 설명하기로 한다.
우선, 제 1 제어부(150)는 제 1 플래그 신호 생성부(152) 및 제 1 프로그램 영역 디코더(154)를 포함한다. 제 1 플래그 신호 생성부(152)는 프로그램 모드 신호(OTPST), 리셋 신호(RST), 제 1 퓨즈 신호(OFU0) 및 제 1 테스트 모드 신호(TM0)에 응답하여 제 1 플래그 신호(FLAG0)를 제공한다. 즉, 제 1 플래그 신호 생성 부(152)는 프로그램 모드가 활성화되면, 활성화된 제 1 퓨즈 신호(OFU0)에 응답하여 활성화된 제 1 플래그 신호(FLAG0)를 제공할 수 있다. 또는, 제 1 플래그 신호 생성부(152)는 활성화된 제 1 테스트 모드 신호(TM0)에 응답하여 활성화된 제 1 플래그 신호(FLAG0)를 제공할 수 있다.
제 1 프로그램 영역 디코더(154)는 워드라인 활성화 신호(WLON), 제 1 로우 어드레스(XADD0) 및 제 1 플래그 신호(FLAG0)에 응답하여 수신된 어드레스를 디코딩할 수 있다. 구체적으로, 제 1 프로그램 영역 디코더(154)는 제 1 플래그 신호(FLAG0)가 활성화되고 워드라인 활성화 신호(WLON)가 활성화되는 동안, 수신된 제 1로우 어드레스(XADD0)에 응답하여 제 1 프로그램 영역용 워드라인(PWL00, PWL10)을 선택적으로 제공할 수 있다.
각각의 제 2 내지 제 4 제어부(250, 350, 450)의 구성 및 동작도 동일한 원리로 설명될 수 있다. 다만, 각각의 제 2 내지 제 4 플래그 신호 생성부(252, 352, 452)는 각각의 프로그램 영역(제 2 내지 제 4 프로그램 영역)에 대응되도록 구분된 제 2 내지 제 4 퓨즈 신호(OFU1-OFU3) 및 제 2 내지 제 4 테스트 모드 신호(TM1-TM3)를 수신한다. 따라서, 제 2 내지 제 4 플래그 신호 생성부(252, 352, 452)는 각각 구분된 신호들에 응답하여 독립적인 제 2 내지 제 4 플래그 신호(FLAG1-FLAG3)를 제공한다.
한편, 여기서 제 1 내지 제 4 프로그램 영역 디코더(154, 254, 354, 454)를 프로그램 영역용 로우 디코더로서 예시하였으나, 이에 제한되는 것은 아니다. 다만, 프로그램 영역용 로우 디코더 또는 컬럼 디코더중 어느 하나는 뱅크의 그것들 과 공용으로 사용하는 것이 면적 효율 개선에 바람직하다. 또한, 각각의 디코더에 수신되는 어드레스의 수는 최소한의 1 비트 어드레스로 예시하나, 이 또한 반도체 집적 회로의 구성이나 구조에 따라 달라질 수 있음은 물론이다. 나아가, 여기서 워드라인 활성화 신호(WLON)는 프로그램 모드시 또는 테스트 모드시에, 프로그램 영역의 워드라인을 활성화시킬 수 있는 신호로서, 노멀 뱅크 영역에는 제공되지 않는 것으로 예시한다.
도 5는 도 4에 따른 제 1 플래그 신호 생성부(152)의 회로도이다.
도 5를 참조하면, 제 1 플래그 신호 생성부(152)는 프로그램 모드 신호 수신부(1521), 테스트 모드 신호 수신부(1522), 리셋부(1523), 래치부(1524) 및 조합부(1525)를 포함한다.
우선, 프로그램 모드 신호 수신부(1521)는 프로그램 모드 신호(OTPST) 및 제 1 퓨즈 신호(OFU0)를 낸드 조합한다. 프로그램 모드 신호 수신부(1521)는 낸드 게이트(ND) 및 제 2 인버터(INV2)를 포함한다. 프로그램 모드 신호 수신부(1521)는 활성화된 프로그램 모드 신호(OTPST) 및 제 1 퓨즈 신호(OFU0)를 수신하면 하이 레벨의 출력 신호를 제공한다.
테스트 모드 신호 수신부(1522)는 제 1 테스트 모드 신호(TM0), 제 1 퓨즈 신호(OFU0)에 응답하여 테스트 모드 수행 신호(TMOF)를 제공한다. 테스트 모드 신호 수신부(1522)는 제 1 내지 제 2 PMOS 트랜지스터(P1, P2)를 포함한다.
제 1 내지 제 2 PMOS 트랜지스터(P1, P2)는 직렬로 연결된다. 보다 구체적으로, 제 1 PMOS 트랜지스터(P1)는 제 1 테스트 모드 신호(TM0)의 반전 신호를 수신 하는 게이트, 외부 전원 전압(VDD)과 연결된 소스 및 제 2 PMOS 트랜지스터(P2)와 연결된 드레인을 포함한다. 제 2 PMOS 트랜지스터(P2)는 제 1 퓨즈 신호(OFU0)를 수신하는 게이트, 제 1 PMOS 트랜지스터(P1)과 연결된 소스 및 노드 c와 연결된 드레인을 포함한다.
리셋부(1523)는 제 1 플래그 신호 생성부(152)의 소정 노드를 초기화시킨다.
리셋부(1523)는 제 1 NMOS 트랜지스터(N1)를 포함한다. 제 1 NMOS 트랜지스터(N1)는 리셋 신호(RST)를 수신하는 게이트, 노드 c와 연결된 드레인 및 접지 전압(VSS)과 연결된 소스를 포함한다. 리셋 명령에 따라 리셋 신호(RST)가 활성화되면 노드 c의 레벨을 로우 레벨로 초기화 시킨다.
래치부(1524)는 노드 c의 신호를 래치한다. 래치부(1524)는 래치 타입으로 연결된 제 3 및 제 4 인버터(INV3-INV4)를 포함한다.
조합부(1525)는 프로그램 모드 신호 수신부(1521)의 출력 신호 및 테스트 모드 신호 수신부(1522)의 출력 신호를 조합하여 제 1 플래그 신호(FLAG0)를 제공한다. 조합부(1525)는 노어 게이트(NOR) 및 제 5 인버터(INV5)를 포함한다.
도 5를 계속 참조하여, 제 1 플래그 신호 생성부(152)의 동작을 설명하기로 한다.
먼저, 사용자가 프로그램 영역에 프로그램할 수 있는 프로그램 모드가 활성화된 경우를 설명하기로 한다. 프로그램 모드가 활성화되기 이전에 리셋 명령에 응답하여 노드 c는 로우 레벨로 설정되는 것으로 예시한다.
계속해서 설명하면, 프로그램 모드 신호(OTPST)가 하이 레벨로 활성화된다.
제 1 퓨즈 신호(OFU0)가 활성화된 하이 레벨이면, 낸드 게이트(ND)에 의해 낸드 조합되어, 제 2 인버터(INV2)의 출력 신호는 하이 레벨의 신호가 된다. 하이 레벨의 신호를 수신한 노어 게이트(NOR) 및, 이를 반전시키는 제 5 인버터(INV5)에 의해 활성화된 하이 레벨의 제 1 플래그 신호(FLAG0)를 제공할 수 있다.
만약, 제 1 퓨즈 신호(OFU0)가 로우 레벨이면, 낸드 게이트(ND)에 의해 낸드 조합된다. 이후, 제 2 인버터(INV2)의 출력 신호는 로우 레벨의 신호가 된다.
이 때, 제 1 테스트 모드 신호(TM0)가 비활성화된 로우 레벨이면, 제 1 PMOS 트랜지스터(P1)는 턴오프된다. 따라서, 노어 게이트(NOR)의 일측 수신단자는 제 2 인버터(INV2)로부터의 로우 레벨을 수신하고, 타측 수신단자는 노드 c에 래치되었던 로우 레벨을 수신한다. 따라서, 노어 게이트(NOR)의 노어 게이팅 동작 및 제 5 인버터(INV5)의 반전에 따라 제 1 플래그 신호(FLAG0)는 비활성화된 로우 레벨의 신호를 제공한다.
하지만, 제 1 테스트 모드(TM0)가 활성화된다면, 제 1 PMOS 트랜지스터(P1)가 턴온된다. 제 1 퓨즈 신호(OFU0)가 로우 레벨이면, 제 2 PMOS 트랜지스터(P2)도 턴온된다. 따라서, 노드 c는 하이 레벨이 된다. 노어 게이트(NOR)의 일측 수신단자에 하이 레벨이 수신되므로 노어 게이팅 동작 및 제 5 인버터(INV5)의 반전 동작에 따라 제 1 플래그 신호(FLAG0)는 하이 레벨이 된다.
즉, 본 발명의 일 실시예에 따르면, 해당 프로그램 영역의 퓨즈의 컷팅 여부로 제 1 플래그 신호(FLAG0)를 활성화시킬 수 있다. 또한, 해당 프로그램 영역의 퓨즈가 컷팅되지 않았다 하더라도, 테스트 모드 신호로써 제 1 플래그 신호(FLAG0) 를 활성화시킬 수 있다. 다시 말하면, 해당 프로그램 영역의 퓨즈가 컷팅 되지 않았다면, 이 프로그램 영역에 대해서는 테스트 모드를 수행할 수 있다. 또는, 해당 프로그램 영역 이외의 여분의 프로그램 영역은 이후 프로그램 영역의 불량에 대해 대체할 수 있는 리던던트(redundant) 영역으로 사용할 수도 있음은 물론이다. 따라서, 별도의 리던던트 제어부의 회로를 구비하지 않아도 간단히 대체할 수 있으므로 회로의 제어가 용이하다.
도 6은 도 4에 따른 제 1 프로그램 영역 디코더(154)의 상세한 회로도이다.
도 6을 참조하면, 제 1 프로그램 영역 디코더(154)는 플래그 신호 수신부(1541), 어드레스 수신부(1542), 제 1 및 제 2 래치부(L1, L2), 제 1 및 제 2 지연부(D1, D2)를 포함한다.
플래그 신호 수신부(1541)는 제 1 플래그 신호(FLAG0) 및 워드라인 활성화 신호(WLON)에 응답하여 어드레스 신호의 경로 또는 외부 전원 전압(VDD)의 경로를 제공할 수 있다. 플래그 신호 수신부(1541)는 낸드 게이트(ND), 제 1 인버터(IV1), 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2), 제 2 및 제 4 NMOS 트랜지스터(NM2, NM4)를 포함한다.
낸드 게이트(ND)는 제 1 플래그 신호(FLAG0) 및 워드라인 활성화 신호(WLON)를 수신한다. 제 1 PMOS 트랜지스터(PM1)는 노드 d의 신호를 수신하는 게이트, 외부 전원 전압(VDD)과 연결된 소스 및 노드 e와 연결된 드레인을 포함한다. 제 2 NMOS 트랜지스터(NM2)는 노드 d의 신호를 수신하는 게이트, 제 1 NMOS 트랜지스터(NM1)와 연결된 드레인 및 접지 전압(VSS)과 연결된 소스를 포함한다. 제 2 PMOS 트랜지스터(PM2)는 노드 d의 신호를 수신하는 게이트, 외부 전원 전압(VDD)과 연결된 소스 및 노드 f와 연결된 드레인을 포함한다. 제 4 NMOS 트랜지스터(NM4)는 노드 d의 신호를 수신하는 게이트, 제 3 NMOS 트랜지스터(NM3)와 연결된 드레인 및 접지 전압(VSS)과 연결된 소스를 포함한다.
그리하여, 플래그 신호 수신부(1541)는 워드라인 활성화 신호(WLON)가 활성화되는 동안, 제 1 플래그 신호(FLAG0)가 활성화되면 어드레스 신호의 경로를 제공하여 선택될 워드라인 신호를 디코딩할 수 있도록 제어할 수 있다. 하지만, 플래그 신호 수신부(1541)는 워드라인 활성화 신호(WLON)가 비활성화되거나, 제 1 플래그 신호(FLAG0)가 비활성화되면 어드레스 신호의 경로는 차단하고 외부 전원 전압(VDD)의 경로를 제공하여 이후 모든 워드라인들을 비활성화된 레벨로 제공할 수 있다.
어드레스 수신부(1542)는 제 1 로우 어드레스(XADD0)를 수신한다. 어드레스 수신부(1542)는 제 2 인버터(IV2), 제 1 NMOS 트랜지스터(NM1) 및 제 3 NMOS 트랜지스터(NM3)를 포함한다. 제 1 NMOS 트랜지스터(NM1)는 반전된 제 1 로우 어드레스(XADD0)를 수신하는 게이트, 노드 e와 연결된 드레인 및 제 2 NMOS 트랜지스터(NM2)와 연결된 소스를 포함한다. 제 3 NMOS 트랜지스터(NM3)는 제 1 로우 어드레스(XADD0)를 수신하는 게이트, 노드 f와 연결된 드레인 및 제 4 NMOS 트랜지스터(NM4)와 연결된 소스를 포함한다.
그리하여, 어드레스 수신부(1542)는 제 1 로우 어드레스(XADD0)의 레벨에 따라, 제 1 또는 제 3 NMOS 트랜지스터(NM1, NM3)가 선택적으로 턴온되어 어드레스의 경로가 달라진다.
제 1 및 제 2 래치부(L1, L2)는 각각, 노드 e 및 노드 f의 레벨을 래치한다.
이러한 제 1 래치부(L1)는 래치 타입으로 연결된 제 3 및 제 4 인버터(IV3, IV4)를 포함한다. 제 2 래치부(L2)는 래치 타입으로 연결된 제 7 및 제 8 인버터(IV7, IV8)를 포함한다.
제 1 및 제 2 지연부(D1, D2)는 각각 제 1 및 제 2 래치부(L1, L2)의 출력 신호를 소정 시간 지연시켜 각각 제 1 프로그램 영역 제 1 및 제 2 워드라인(PWL00, PWL10)을 제공한다. 제 1 지연부(D1)는 제 5 및 제 6 인버터(IV5, IV6)를 포함한다. 제 2 지연부(D2)는 제 9 및 제 10 인버터(IV9, IV10)를 포함한다.
계속해서, 제 1 프로그램 영역 디코더(154)의 동작을 설명하기로 한다.
전술한 바와 같이, 워드라인 활성화 신호(WLON)는 프로그램 모드시 또는 테스트 모드시에, 프로그램 영역의 워드라인을 활성화시킬 수 있는 신호이다.
우선, 프로그램 모드시, 워드라인 활성화 신호(WLON) 및 제 1 플래그 신호(FLAG0)가 모두 활성화되는 경우를 설명하기로 한다.
낸드 게이트(ND)는 모두 하이 레벨의 활성화된 레벨을 수신한다. 그리하여, 노드 d는 하이 레벨이 된다. 이로써, 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)가 턴오프되어 외부 전원 전압(VDD)의 경로가 차단되고, 제 2 및 제 4 NMOS 트랜지스터(NM2, NM4)가 턴온되어 제 1 로우 어드레스(XADD0)의 경로가 제공될 수 있다.
예컨대, 제 1 로우 어드레스(ADD0)의 레벨에 따라, 노드 e 또는 노드 f의 신호 경로가 선택적으로 제공될 수 있다.
즉, 제 1 로우 어드레스(ADD0)가 로우 레벨이면, 제 1 NMOS 트랜지스터(NM1)가 턴온되어 노드 e를 경유하는 신호 경로가 제공된다. 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)가 턴온되어 노드 e는 로우 레벨이 된다. 이후, 제 1 래치부(L1) 및 제 1 지연부(D1)를 경유하여, 하이 레벨의 제 1 프로그램 영역 제 1 워드라인(PWL00)이 제공된다.
그러나, 제 1 로우 어드레스(ADD0)가 하이 레벨이면, 제 3 NMOS 트랜지스터(NM3)가 턴온되어 노드 f를 경유하는 신호 경로가 제공된다. 제 3 및 제 4 NMOS 트랜지스터(NM3, NM4)가 턴온되어 노드 f는 로우 레벨이 된다. 이후, 제 2 래치부(L2) 및 제 2 지연부(D2)를 경유하여, 하이 레벨의 제 1 프로그램 영역 제 2 워드라인(PWL10)이 제공된다.
다음으로, 제 1 플래그 신호(FLAG0)가 비활성화되는 경우를 설명하기로 한다. 이러한 경우는, 프로그램 모드이지만 해당 프로그램 영역의 퓨즈가 컷팅되지 않은 경우이거나 테스트 모드가 비활성화된 경우일 것이다.
낸드 게이트(ND)의 일측 수신단자에 로우 레벨을 수신하여 낸드 게이팅 동작에 따라 노드 d는 로우 레벨이 된다. 따라서, 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)가 턴온되어 노드 e 및 노드 f는 각각 외부 전원 전압(VDD) 레벨이 된다.
따라서, 수신되는 제 1 로우 어드레스(XADD0)의 레벨과 상관없이 제 1 프로그램 영역 제 1 및 제 2 워드라인(PWL00, PWL10)이 비활성화된다.
이와 같이, 본 발명의 일 실시예에 따르면 다수개의 프로그램 영역(도 1의 140, 240, 340, 440 참조)을 구비하고, 이를 각각 제어하는 제 1 내지 제 4 제어 부(150, 250, 350, 450)가 이를 제어하도록 한다. 이러한 다수개의 프로그램 영역(도 1의 140, 240, 340, 440 참조)이 각각의 뱅크에 균등하게 배치됨으로써 배치설계에 용이한 것은 물론, 다수개가 구비됨으로써 여분의 사용 프로그램 영역이 마련된다. 이를, 불량 프로그램 영역을 대체할 수 있는 리던던트 영역으로 사용할 수 있음은 물론, 반도체 집적 회로의 동작 특성을 검증하는 테스트 모드를 수행하는 영역으로 이용할 수도 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도,
도 2는 도 1에 따른 퓨즈부의 회로도,
도 3은 도 2에 따른 A 블록의 회로도,
도 4는 도 1에 따른 프로그램 영역 제어부의 블록도,
도 5는 도 4에 따른 제 1 플래그 신호 생성부의 회로도, 및
도 6은 도 5에 따른 제 1 프로그램 영역 디코더의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 메모리 영역 110 : 제 1 뱅크
120 : 로우 디코더 130 : 컬럼 디코더
140 : 제 1 프로그램 영역 150 : 제 1 제어부
152 : 제 1 플래그 신호 생성부 154 : 제 1 프로그램 영역 디코더

Claims (25)

  1. 원 타임 프로그래머블 셀 어레이(One Time Programmable Cell Array)를 포함하는 프로그램 영역; 및
    상기 프로그램 영역의 해당 활성화된 퓨즈 신호에 응답하여 상기 프로그램 영역을 활성화시키거나 상기 프로그램 영역의 해당 테스트 모드 신호에 응답하여 상기 프로그램 영역을 활성화시키는 프로그램 영역 제어부를 포함하는 테스트 모드를 지원하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 해당 테스트 모드 신호에 응답하여 활성화시키는 경우는, 상기 해당 퓨즈 신호의 레벨과 상관없이, 활성화된 상기 테스트 모드 신호로써 활성화된 플래그 신호를 제공하는 테스트 모드를 지원하는 반도체 집적 회로.
  3. 제 2항에 있어서,
    활성화된 상기 플래그 신호에 응답하여 로우 어드레스를 디코딩함으로써 해당 상기 프로그램 영역의 워드라인을 활성화시키는 테스트 모드를 지원하는 반도체 집적 회로.
  4. 제 1항에 있어서,
    상기 해당 활성화된 퓨즈 신호에 응답하는 경우는 프로그램 모드가 활성화되는 것을 더 포함함으로써 활성화된 플래그 신호를 제공하는 테스트 모드를 지원하는 반도체 집적 회로.
  5. 제 4항에 있어서,
    상기 퓨즈 신호는 해당 상기 프로그램 영역에 대응되는 퓨즈가 컷팅되어 활성화되는 테스트 모드를 지원하는 반도체 집적 회로.
  6. 제 4항에 있어서,
    활성화된 상기 플래그 신호에 응답하여 로우 어드레스를 디코딩함으로써 해당 상기 프로그램 영역의 워드라인을 활성화시키는 테스트 모드를 지원하는 반도체 집적 회로.
  7. 원 타임 프로그래머블 셀 어레이(One Time Programmable Cell Array)를 포함하는 복수의 프로그램 영역;
    상기 각각의 프로그램 영역에 대응되어 구비되는 복수의 퓨즈를 포함하는 퓨즈부; 및
    상기 복수의 퓨즈중 컷팅된 퓨즈에 해당되는 상기 프로그램 영역에 대해서는 프로그램 모드 수행을 결정하고, 컷팅되지 않은 퓨즈에 해당되는 상기 프로그램 영역에 대해서는 테스트 모드 신호에 따라 테스트 모드 수행 여부를 결정하는 프로그 램 영역 제어부를 포함하는 테스트 모드를 지원하는 반도체 집적 회로.
  8. 제 7항에 있어서,
    상기 프로그램 영역 제어부는, 각각의 상기 프로그램 영역에 대응되는 복수의 제어부를 포함하는 테스트 모드를 지원하는 반도체 집적 회로.
  9. 제 8항에 있어서,
    상기 각각의 제어부는,
    상기 퓨즈 컷팅 여부 또는 상기 프로그램 영역에 대응되는 상기 테스트 모드 신호에 응답하여 플래그 신호를 제공하는 플래그 생성부; 및
    상기 플래그 신호에 응답하여 로우 어드레스를 디코딩함으로써 해당 상기 프로그램 영역의 워드라인을 선택적으로 제공하는 프로그램 영역 디코더를 포함하는 테스트 모드를 지원하는 반도체 집적 회로.
  10. 제 9항에 있어서,
    상기 플래그 신호 생성부는, 해당 상기 퓨즈가 컷팅되면 이에 응답하여 활성화된 상기 플래그 신호를 제공하는 테스트 모드를 지원하는 반도체 집적 회로.
  11. 제 9항에 있어서,
    상기 플래그 신호 생성부는, 해당 상기 퓨즈가 컷팅 여부와는 독립적으로, 활성화된 상기 테스트 모드 신호로써 활성화된 플래그 신호를 제공하는 테스트 모드를 지원하는 반도체 집적 회로.
  12. 제 9항에 있어서,
    상기 프로그램 영역 디코더는 상기 플래그 신호가 활성화되면, 상기 로우 어드레스를 디코딩하여 해당 상기 워드라인을 활성화시키는 테스트 모드를 지원하는 반도체 집적 회로.
  13. 제 7항에 있어서,
    상기 퓨즈부는,
    상기 프로그램 영역에 각각 대응되는 복수의 상기 퓨즈를 포함하는 퓨즈 박스; 및
    상기 퓨즈 박스와 연결되어, 상기 퓨즈가 컷팅되면 상기 프로그램 영역에 각각 대응되는 활성화된 복수의 상기 퓨즈 신호를 제공하는 퓨즈 신호 생성부를 포함하는 테스트 모드를 지원하는 반도체 집적 회로.
  14. 제 13항에 있어서,
    상기 퓨즈 신호 생성부는 상기 각각의 퓨즈와 연결되는 각각의 퓨즈 신호 생성 유닛을 포함하는 테스트 모드를 지원하는 반도체 집적 회로.
  15. 제 14항에 있어서,
    상기 퓨즈 신호 생성 유닛은, 상기 퓨즈가 컷팅되면 활성화된 레벨의 상기 퓨즈 신호를 제공하고, 상기 퓨즈가 컷팅되지 않으면 비활성화된 레벨의 상기 퓨즈 신호를 제공하는 테스트 모드를 지원하는 반도체 집적 회로.
  16. 제 7항에 있어서,
    상기 테스트 모드 신호는 각각의 상기 프로그램 영역을 활성화시키도록 MRS, EMRS 또는 SMRS로부터 제공되는 신호인 테스트 모드를 지원하는 반도체 집적 회로.
  17. 메모리 셀 어레이를 포함하는 복수의 뱅크;
    각각의 상기 뱅크의 비트라인을 선택하는 복수의 컬럼 디코더;
    각각의 상기 뱅크와 대응되며, 원 타임 프로그래머블 셀 어레이(One Time Programmable Cell Array)를 포함하는 복수의 프로그램 영역; 및
    상기 프로그램 영역의 워드라인 활성화 여부를 제어하는 프로그램 영역 제어부를 포함하며,
    프로그램 모드 및 테스트 모드시, 상기 프로그램 영역은 상기 컬럼 디코더에 의해 비트라인이 선택되고, 상기 프로그램 영역 제어부에 의해 워드라인이 선택되는 테스트 모드를 지원하는 반도체 집적 회로.
  18. 제 17항에 있어서,
    상기 프로그램 영역 제어부는, 각각의 상기 프로그램 영역에 대응되는 복수의 제어부를 포함하는 테스트 모드를 지원하는 반도체 집적 회로.
  19. 제 18항에 있어서,
    상기 각각의 제어부는,
    퓨즈 컷팅 여부 또는 상기 프로그램 영역에 대응되는 상기 테스트 모드 신호에 응답하여 플래그 신호를 제공하는 플래그 생성부; 및
    상기 플래그 신호에 응답하여 로우 어드레스를 디코딩함으로써 해당 상기 프로그램 영역의 워드라인을 선택적으로 제공하는 프로그램 영역 디코더를 포함하는 테스트 모드를 지원하는 반도체 집적 회로.
  20. 제 19항에 있어서,
    상기 플래그 신호 생성부는, 해당 퓨즈가 컷팅되면 이에 응답하여 활성화된 상기 플래그 신호를 제공하는 테스트 모드를 지원하는 반도체 집적 회로.
  21. 제 19항에 있어서,
    상기 플래그 신호 생성부는, 해당 퓨즈 컷팅 여부와는 독립적으로, 활성화된 상기 테스트 모드 신호로써 활성화된 플래그 신호를 제공하는 테스트 모드를 지원하는 반도체 집적 회로.
  22. 제 19항에 있어서,
    상기 프로그램 영역 디코더는 상기 플래그 신호가 활성화되면, 상기 로우 어드레스를 디코딩하여 해당 상기 워드라인을 활성화시키는 테스트 모드를 지원하는 반도체 집적 회로.
  23. 제 17항에 있어서,
    상기 각각의 프로그램 영역에 대응되어 구비되는 복수의 퓨즈를 포함하는 퓨즈부를 더 포함하며,
    상기 퓨즈부는,
    복수의 상기 퓨즈를 포함하는 퓨즈 박스; 및
    상기 퓨즈 박스와 연결되어, 상기 퓨즈가 컷팅되면 상기 프로그램 영역에 각각 대응되는 복수의 상기 퓨즈 신호를 제공하는 퓨즈 신호 생성부를 포함하는 테스트 모드를 지원하는 반도체 집적 회로.
  24. 제 23항에 있어서,
    상기 퓨즈 신호 생성부는 상기 각각의 퓨즈와 연결되는 각각의 퓨즈 신호 생성 유닛을 포함하는 테스트 모드를 지원하는 반도체 집적 회로.
  25. 제 24항에 있어서,
    상기 퓨즈가 컷팅되면 활성화된 레벨의 상기 퓨즈 신호를 제공하고, 상기 퓨즈가 컷팅되지 않으면 비활성화된 레벨의 상기 퓨즈 신호를 제공하는 테스트 모드 를 지원하는 반도체 집적 회로.
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