JP2013168205A - 半導体記憶装置及びそれを備えた半導体装置 - Google Patents

Abstract

【課題】メモリセルの動作マージンを向上させることが可能な半導体記憶装置及びそれを備えた半導体装置を提供すること。
【解決手段】一実施の形態によれば、半導体記憶装置１１は、複数のメモリセルのうち指定されたメモリセルＭＣ００からデータを読み出す期間中、又は、指定されたメモリセルＭＣ００にデータを書き込む期間中、指定されたメモリセルＭＣ００に対応するワード線ＷＬ０を少なくとも２回に分けてアクティブ状態にする行選択部１１２を備える。
【選択図】図１

Description

本発明は、半導体記憶装置及びそれを備えた半導体装置に関し、例えば、メモリセルの動作マージンを向上させるのに適した半導体記憶装置及び半導体装置に関する。

素子の微細化や電源電圧の低電圧化が進んだことにより、メモリセル（ＳＲＡＭセル）の動作マージンが低下し、さらなる素子の微細化や電源電圧の低電圧化が困難な状況になっている。さらなる素子の微細化や電源電圧の低電圧化を進めて半導体装置のコスト低減及び性能向上を図るため、メモリセルの動作マージン低下を補償する手法の開発が強く望まれている。

関連する技術が特許文献１に開示されている。特許文献１に開示された半導体記憶装置は、複数のワード線と複数のビット線の交差する位置に記憶セルを配置した半導体記憶装置であって、当該ワード線の駆動パルス幅を可変できるワード線駆動パルス発生回路を有する。それにより、この半導体記憶装置は、記憶セルのデータ書き込みマージン及びデータ保持マージン（即ち、メモリセルの動作マージン）の試験を行っている。

そのほか、特許文献２には、行列状に配列された複数のメモリセルと、前記メモリセルの各行に対応して設けられた複数のワード線と、前記メモリセルのそれぞれに接続された複数のビット線と、リード時において、前記ワード線を略垂直に設定電位まで立ち上げたときの前記ビット線のディスチャージ速度よりも遅い駆動速度で前記ワード線を前記設定電位まで駆動する行選択回路と、を備えた半導体記憶装置が開示されている。

特開２００７−３５１７１号公報 特開２０１０−２２５２５５号公報

特許文献１に開示された構成は、記憶セルの動作マージンの試験を行うのみであり、記憶セルの動作マージンを向上させることはできないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体記憶装置は、複数のメモリセルのうち指定されたメモリセルからデータを読み出す期間中、又は、当該指定されたメモリセルにデータを書き込む期間中、当該指定されたメモリセルに対応するワード線を少なくとも２回に分けてアクティブ状態にする行選択部を備える。

前記一実施の形態によれば、メモリセルの動作マージンを向上させることが可能な半導体記憶装置及びそれを備えた半導体装置を提供することができる。

実施の形態１にかかる半導体装置の構成例を示すブロック図である。 実施の形態１にかかる選択制御回路の構成例を示すブロック図である。 実施の形態１にかかるメモリセルの構成例を示す回路図である。 実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートである。 関連技術の半導体記憶装置の動作を示すタイミングチャートである。 関連技術の半導体記憶装置の動作を示すタイミングチャートである。 実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートである。 実施の形態２にかかる半導体装置の構成例を示すブロック図である。 実施の形態２にかかる選択制御回路の構成例を示すブロック図である。 実施の形態３にかかる半導体記憶装置の動作を示すタイミングチャートである。 実施の形態３にかかる選択制御回路の構成例を示すブロック図である。 実施の形態４にかかる半導体記憶装置の動作を示すタイミングチャートである。 実施の形態５にかかる半導体記憶装置の動作を示すタイミングチャートである。 実施の形態５にかかる半導体記憶装置の動作を示すタイミングチャートである。 実施の形態６にかかる選択制御回路の構成例を示すブロック図である。 実施の形態６にかかる選択制御回路に設けられたダミーセルの構成例を示す回路図である。 実施の形態６にかかる選択制御回路に設けられたダミーセルの動作を示すタイミングチャートである。 実施の形態７にかかる半導体装置の構成例を示すブロック図である。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

実施の形態１
図１は、実施の形態１にかかる半導体記憶装置１１を備えた半導体装置１の構成例を示すブロック図である。本実施の形態にかかる半導体記憶装置１１は、メモリセルからデータを読み出す期間（リード期間）中、又は、メモリセルにデータを書き込む期間（ライト間）中、当該メモリセルに対応するワード線を少なくとも２回に分けてアクティブ状態にする。それにより、本実施の形態にかかる半導体記憶装置１１は、リード状態及び擬似リード状態のメモリセルの動作マージンを向上させる（動作マージンの低下の補償をする）ことができる。以下、具体的に説明する。

図１に示す半導体装置１は、半導体記憶装置（ＳＲＡＭ）１１と、内部回路１２と、を備える。

内部回路１２は、一時的に記憶しておきたいデータを出力して半導体記憶装置１１に書き込んだり、半導体記憶装置１１に記憶されているデータを読み出して使用したりする。内部回路１２は、例えば、ＣＰＵ等を含んでいる。

半導体記憶装置１１は、メモリセルアレイ１１１と、行選択部１１２と、列選択部１１３と、書き込み回路１１４と、読み出し回路１１５と、を有する。

メモリセルアレイ１１は、行列状に配置された複数のメモリセル（ＳＲＡＭセル）によって構成される。また、複数のメモリセルの各行に対応して複数のワード線が配置されている。複数のメモリセルの各行に対応して複数のビット線対が配置されている。

本実施の形態では、説明の簡略化のため、行列状に２×２（＝４）個のメモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１が配置された場合を例に説明する。０行目に配置されたメモリセルＭＣ００，ＭＣ１０は、ワード線ＷＬ０に接続される。１行目に配置されたメモリセルＭＣ０１，ＭＣ１１は、ワード線ＷＬ１に接続される。また、０列目に配置されたメモリセルＭＣ００，ＭＣ０１は、何れもビット線対ＢＬＢ０，ＢＬＴ０に接続される。１列目に配置されたメモリセルＭＣ１０，１１は、何れもビット線対ＢＬＢ１，ＢＬＴ１に接続される。

行選択部１１２は、リード期間及びライト期間の各々において、複数のワード線（ワード線ＷＬ０，ＷＬ１）のうちアドレス信号によって指定された何れかのワード線を２回に分けて選択する（アクティブ状態にする）。

具体的には、行選択部１１２は、行選択回路１１６と、選択制御回路１１７と、を有する。行選択回路１１６は、複数のワード線のうちアドレス信号によって指定された何れかのワード線を選択する。選択制御回路１１７は、指定されたワード線の選択タイミング、選択期間、及び選択回数を制御する。

図２は、選択制御回路１１７の構成例を示すブロック図である。図２に示す選択制御回路１１７は、選択回数制御回路１１７１と、選択時間制御回路１１７２と、を有する。

選択回数制御回路１１７１は、指定されたワード線の選択回数を制御する。より具体的には、選択回数制御回路１１７１は、指定されたワード線の電位を第１設定電位（例えば、電源電位ＶＤＤ）にまで駆動する回数を制御する。

選択時間制御回路１１７２は、指定されたワード線の選択タイミング及び選択期間を制御する。より具体的には、選択時間制御回路１１７２は、指定されたワード線の電位を第１設定電位にまで駆動するタイミング、及び、指定されたワード線の電位を第１設定電位に保持する期間を制御する。選択制御回路１１７の動作の詳細については、後述する。

列選択部１１３は、複数のビット線対（ビット線対ＢＬＢ０，ＢＬＴ０及びビット線対ＢＬＢ１，ＢＬＴ１）のうちアドレス信号によって指定された何れかのビット線対を選択する（アクティブ状態にする）。

なお、行選択部１１２によって選択されたワード線と、列選択部１１３によって選択されたビット線対と、の何れにも接続されたメモリセルが、データの書き込み対象又はデータの読み出し対象のメモリセルとなる。

書き込み回路１１４は、書き込み信号Ｄｉｎに応じたデータを、アドレス信号によって指定されたメモリセル（即ち、メモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１の何れか）に書き込む。

読み出し回路１１５は、アドレス信号によって指定されたメモリセル（即ち、メモリセルＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１の何れか）に記憶されたデータを読み出し、読み出し信号Ｄｏｕｔとして出力する。

（メモリセルＭＣの構成）
ここで、図３を参照して、各メモリセル（以下、単にメモリセルＭＣと称す）の構成について説明する。図３は、メモリセルＭＣの構成例を示す回路図である。なお、以下の説明では、メモリセルＭＣに接続されるワード線を一律にワード線ＷＬと称し、メモリセルＭＣに接続されるビット線対を一律にビット線対ＢＬＢ，ＢＬＴと称す。

図３に示すメモリセルＭＣは、ロードトランジスタＭＣＰ０，ＭＣＰ１と、ドライブトランジスタＭＣＮ０，ＭＣＮ１と、アクセストランジスタＭＣＮ２，ＭＣＮ３と、を有する。本実施の形態では、ロードトランジスタＭＣＰ０，ＭＣＰ１が、何れもＰチャネルＭＯＳトランジスタである場合を例に説明する。また、本実施の形態では、ドライブトランジスタＭＣＮ０，ＭＣＮ１及びアクセストランジスタＭＣＮ２，ＭＣＮ３が、何れもＮチャネルＭＯＳトランジスタである場合を例に説明する。

ロードトランジスタＭＣＰ０及びドライブトランジスタＭＣＮ０により第１インバータが構成される。ロードトランジスタＭＣＰ１及びドライブトランジスタＭＣＮ１により第２インバータが構成される。そして、第１インバータの出力ノードＮＤＢは、第２インバータの入力ノードに接続され、第２インバータの出力ノードＮＤＴは、第１インバータの入力ノードに接続される。つまり、第１及び第２インバータによりラッチ回路が構成される。このラッチ回路によって、データが保持（記憶）される。

より具体的には、ロードトランジスタＭＣＰ０では、ソースが電源電圧端子（高電位側電源端子）ＶＤＤに接続され、ドレインがノードＮＤＢに接続され、ゲートがノードＮＤＴに接続される。ドライブトランジスタＭＣＮ０では、ソースが接地電圧端子（低電位側電源端子）ＧＮＤに接続され、ドレインがノードＮＤＢに接続され、ゲートがノードＮＤＴに接続される。なお、電源電圧端子ＶＤＤは、電源から電源電位ＶＤＤが供給される端子である。また、接地電圧端子ＧＮＤは、電源から接地電位ＧＮＤが供給される端子である。

ロードトランジスタＭＣＰ１では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮＤＴに接続され、ゲートがノードＮＤＢに接続される。ドライブトランジスタＭＣＮ１では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮＤＴに接続され、ゲートがノードＮＤＢに接続される。

アクセストランジスタＭＣＮ２は、ワード線ＷＬの電圧レベルに応じて、ビット線ＢＬＢとノードＮＤＢとの間の導通状態を制御する。アクセストランジスタＭＣＮ３は、ワード線ＷＬの電圧レベルに応じて、ビット線ＢＬＴとノードＮＤＴとの間の導通状態を制御する。

より具体的には、アクセストランジスタＭＣＮ２では、第１端子（ソースと称す）がビット線ＢＬＢに接続され、第２端子（ドレインと称す）がノードＮＤＢに接続され、ゲートがワード線ＷＬに接続される。アクセストランジスタＭＣＮ３では、第１端子（ソースと称す）がビット線ＢＬＴに接続され、第２端子（ドレインと称す）がノードＮＤＴに接続され、ゲートがワード線ＷＬに接続される。

（半導体記憶装置１１の動作）
次に、図４を参照して、半導体記憶装置（ＳＲＡＭ）１１の動作について説明する。図４は、半導体記憶装置１１の動作を示すタイミングチャートである。なお、図４の例では、半導体記憶装置１１は、（１）プリチャージ、（２）データの読み出し、（３）プリチャージ、（４）データの書き込み、の順に動作している。

（１）プリチャージ期間
まず、全てのビット線対（即ち、ビット線対ＢＬＢ０，ＢＬＴ０及びビット線対ＢＬＢ１，ＢＬＴ１）が電源電位ＶＤＤ（Ｈレベル）にプリチャージされる。また、列選択部１１３は、複数のビット線対（ビット線対ＢＬＢ０，ＢＬＴ０及びビット線対ＢＬＢ１，ＢＬＴ１）のうちアドレス信号によって指定された何れかのビット線対を選択する。図４の例では、列選択部１１３は、ビット線対ＢＬＢ０，ＢＬＴ０を選択し、残りのビット線対ＢＬＢ１，ＢＬＴ１を選択しない（非選択にする）。

（２）リード期間（データ読み出し期間）
プリチャージ後、行選択部１１２は、複数のワード線（ワード線ＷＬ０，ＷＬ１）のうちアドレス信号によって指定された何れかのワード線を２回に分けて選択する。図４の例では、行選択部１１２は、ワード線ＷＬ０を２回に分けて選択し、残りのワード線ＷＬ１を選択しない（非選択にする）。換言すると、行選択部１１２は、ワード線ＷＬ０を２回に分けて第１設定電位（電源電位ＶＤＤ）にまで駆動し、残りのワード線ＷＬ１をＬレベルの状態に保持する。それにより、ワード線ＷＬ０の２回の選択期間では、メモリセルＭＣ００とビット線対ＢＬＢ０，ＢＬＴ０とが導通し、メモリセルＭＣ１０とビット線対ＢＬＢ１，ＢＬＴ１とが導通する。

なお、図４では、メモリセルＭＣ００にデータ"１"が記憶されている場合を例に説明する。したがって、メモリセルＭＣ００のノードＮＤＢはＬレベルを示し、ノードＮＤＴはＨレベルを示している。

上記したように、ワード線ＷＬ０の２回の選択期間では、メモリセルＭＣ００とビット線ＢＬＢ０，ＢＬＴ０とが導通する。そのため、ビット線ＢＬＢ０の電位は徐々に低下し、ビット線ＢＬＴ０の電位は電源電位ＶＤＤ（Ｈレベル）に保持される。読み出し回路１１５は、ビット線対ＢＬＢ０，ＢＬＴ０の電位差がある閾値より大きくなると、当該電位差に基づいてメモリセルＭＣ００に記憶されたデータ"１"を読み出し、読み出し信号Ｄｏｕｔとして出力する。

このとき、電源電位ＶＤＤにプリチャージされたビット線ＢＬＢ０と、Ｌレベルを示すノードＮＤＢと、が導通するため、Ｌレベルを示していたノードＮＤＢの電位は所定レベルにまで引き上げられる。したがって、仮にワード線ＷＬ０の選択期間が長すぎて、ノードＮＤＢの電位がトランジスタＭＣＰ１，ＭＣＮ１からなる第２インバータの論理閾値電圧より大きくなると、メモリセルＭＣ００に記憶されたデータが意図せず反転してしまう。つまり、メモリセルＭＣ００に記憶されたデータが破壊されてしまう。それにより、半導体記憶装置１１は、その後のデータの読み出し時に誤動作してしまう可能性がある。

これは、メモリセルＭＣ００にデータ"０"が記憶された状態で、電源電位ＶＤＤにプリチャージされたビット線ＢＬＴ０と、Ｌレベルを示すノードＮＤＴと、が導通した場合においても同様のことが言える。このとき、ノードＮＤＴの電位は所定レベルにまで引き上げられる。したがって、仮にワード線ＷＬ０の選択期間が長すぎて、ノードＮＤＴの電位がトランジスタＭＣＰ０，ＭＣＮ０からなる第１インバータの論理閾値電圧より大きくなると、メモリセルＭＣ００に記憶されたデータが意図せず反転してしまう。つまり、メモリセルＭＣ００に記憶されたデータが破壊されてしまう。それにより、半導体記憶装置１１は、その後のデータの読み出し時に誤動作してしまう可能性がある。

このデータ破壊は、デバイスの微細化や低電圧化等によるメモリセルの動作マージンの低下により、特に発生しやすくなっている。

そこで、まず、行選択部１１２は、ワード線ＷＬ０の選択期間（ｔＷＬｓ）を比較的短くしている。より具体的には、行選択部１１２は、ワード線ＷＬ０を選択した（アクティブ状態にした）後、メモリセルＭＣ００に記憶されたデータが反転する前に、当該ワード線ＷＬ０の選択を解除する（インアクティブ状態にする）。例えば、行選択部１１２は、ワード線ＷＬ０を選択した後、メモリセルＭＣ００のノードＮＤＢ，ＮＤＴの電位がそれぞれ第２及び第１インバータの論理閾値電圧より大きくなる前に、ワード線ＷＬ０の選択を解除する。それにより、メモリセルＭＣ００に記憶されたデータの意図しない反転（データ破壊）を防ぐことができる。

上記のようにワード線ＷＬ０の選択期間（ｔＷＬｓ）を比較的短くした場合、メモリセルＭＣ００に記憶されたデータの意図しない反転（データ破壊）を防ぐことはできるが、ワード線ＷＬ０の選択期間が短すぎて、ビット線対ＢＬＢ０，ＢＬＴ０間にメモリセルＭＣ００の記憶データを読み出すのに十分な電位差を生じさせることができない可能性がある。つまり、メモリセルＭＣ００の動作マージンを向上させることはできるが、データの読み出しマージンを確保することができない可能性がある。その結果、メモリセルＭＣ００に記憶されたデータが正確に読み出されない可能性がある。

そこで、さらに、行選択部１１２は、ワード線ＷＬ０を２回に分けて選択している。より具体的には、行選択部１１２は、ワード線ＷＬ０を比較的短い期間（ｔＷＬｓ）で選択した後、さらに当該ワード線ＷＬ０を比較的短い期間（ｔＷＬｓ）で選択している。それにより、ビット線対ＢＬＢ０，ＢＬＴ０間にメモリセルＭＣ００の記憶データを読み出すのに十分な電位差を生じさせることができる。つまり、データの読み出しマージンを確保することができる。その結果、メモリセルＭＣ００に記憶されたデータが正確に読み出される。なお、本実施の形態では、リード期間におけるワード線ＷＬ０の２回の選択期間は略同一の長さである場合を例に説明している。

このように、行選択部１１２は、リード期間において、ワード線ＷＬ０を、比較的短い期間（ｔＷＬｓ）で２回に分けて選択する。それにより、本実施の形態にかかる半導体記憶装置１１は、リード期間において、ビット線対ＢＬＢ０，ＢＬＴ０間の十分な電位差を確保しつつ、メモリセルＭＣ００に記憶されたデータの破壊を防ぐことができる。換言すると、本実施の形態にかかる半導体記憶装置１１は、リード期間において、データの読み出しマージンを確保しつつ、メモリセルＭＣ００の動作マージンを向上させることができる。

なお、ワード線ＷＬ０に接続され、かつ、非選択のビット線対ＢＬＢ１，ＢＬＴ１に接続されたメモリセルＭＣ１０では、擬似的にデータの読み出しが行われる。この擬似リード状態のメモリセルＭＣ１０でも、何も対策しなければ、リード状態のメモリセルＭＣ００の場合と同様に、記憶されたデータが意図せずに反転（破壊）してしまう可能性がある。しかしながら、本実施の形態では、上記したように、行選択部１１２が、リード期間において、ワード線ＷＬ０を、比較的短い期間（ｔＷＬｓ）で２回に分けて選択している。それにより、本実施の形態にかかる半導体記憶装置１１は、リード期間において、擬似リード状態のメモリセルＭＣ１０の動作マージンを向上させる（メモリセルＭＣ１０に記憶されたデータの破壊を防ぐ）ことができる。

一方、非選択のワード線ＷＬ１に接続されたメモリセルＭＣ０１，ＭＣ１１と、当該メモリセルＭＣ０１，ＭＣ１１に対応するビット線対とは、導通していない。したがって、メモリセルＭＣ０１，ＭＣ１１では、記憶されたデータが読み出されることも、記憶されたデータが擬似的に読み出されることもない。

（３）プリチャージ期間
その後、次のプリチャージ期間において、全てのビット線対（即ち、ビット線対ＢＬＢ０，ＢＬＴ０及びビット線対ＢＬＢ１，ＢＬＴ１）が再び電源電位ＶＤＤ（Ｈレベル）にプリチャージされる。また、列選択部１１３は、複数のビット線対（ビット線対ＢＬＢ０，ＢＬＴ０及びビット線対ＢＬＢ１，ＢＬＴ１）のうちアドレス信号によって指定された何れかのビット線対を選択する。図４の例では、列選択部１１３は、ビット線対ＢＬＢ０，ＢＬＴ０を選択し、残りのビット線対ＢＬＢ１，ＢＬＴ１を選択しない（非選択にする）。

（４）ライト期間（データ書き込み期間）
プリチャージ後、行選択部１１２は、複数のワード線（ワード線ＷＬ０、ＷＬ１）のうちアドレス信号によって指定された何れかのワード線を２回に分けて選択する。図４の例では、行選択部１１２は、ワード線ＷＬ０を２回に分けて選択し、残りのワード線ＷＬ１を選択しない（非選択にする）。換言すると、行選択部１１２は、ワード線ＷＬ０を２回に分けて第１設定電位（電源電位ＶＤＤ）にまで駆動し、残りのワード線ＷＬ１をＬレベルの状態に保持する。それにより、ワード線ＷＬ０の２回の選択期間では、メモリセルＭＣ００とビット線対ＢＬＢ０，ＢＬＴ０とが導通し、メモリセルＭＣ１０とビット線対ＢＬＢ１，ＢＬＴ１とが導通する。

また、書き込み回路１１４は、内部回路からの書き込み信号Ｄｉｎに応じたデータを、データ書き込み対象であるメモリセルＭＣ００に書き込む。なお、図４では、書き込み回路１１４が、メモリセルＭＣ００にデータ"０"を書き込む場合を例に説明する。

したがって、書き込み回路１１４は、ビット線ＢＬＴ０をＬレベルにディスチャージし、ビット線ＢＬＢ０を電源電位ＶＤＤ（Ｈレベル）の状態に保持する。それにより、メモリセルＭＣ００のノードＮＤＴの電位がＬレベルにまで低下し、ノードＮＤＢがＨレベルに上昇するため、結果として、メモリセルＭＣ００には、データ"０"が書き込まれる。

このとき、ワード線ＷＬ０に接続され、かつ、非選択のビット線対ＢＬＢ１，ＢＬＴ１に接続されたメモリセルＭＣ１０では、擬似的にデータの読み出しが行われる。この擬似リード状態のメモリセルＭＣ１０では、何も対策しなければ、リード期間の場合と同様に、記憶されたデータが意図せずに反転（破壊）してしまう可能性がある。それにより、半導体記憶装置１１は、その後のデータの読み出し時に誤動作してしまう可能性がある。

このデータ破壊は、デバイスの微細化や低電圧化等によるメモリセルの動作マージンの低下により、特に発生しやすくなっている。

そこで、行選択部１１２は、ワード線ＷＬ０の選択期間（ｔＷＬｓ）を比較的短くしている。より具体的には、行選択部１１２は、ワード線ＷＬ０を選択した（アクティブ状態にした）後、擬似リード状態のメモリセルＭＣ１０に記憶されたデータが反転する前に、当該ワード線ＷＬ０の選択を解除する（インアクティブ状態にする）。例えば、行選択部１１２は、ワード線ＷＬ０を選択した後、メモリセルＭＣ１０のノードＮＤＢ，ＮＤＴの電位がそれぞれ第２及び第１インバータの論理閾値電圧より大きくなる前に、ワード線ＷＬ０の選択を解除する。それにより、擬似リード状態のメモリセルＭＣ１０に記憶されたデータの意図しない反転（データ破壊）を防ぐことができる。

なお、図４の例では、この１回目のワード線ＷＬ０の選択期間において、データの書き込みは完了している。

さらに、行選択部１１２は、ライト期間においても、リード期間の場合と同様に、ワード線ＷＬ０を２回に分けて選択している。より具体的には、行選択部１１２は、ワード線ＷＬ０を比較的短い期間（ｔＷＬｓ）で選択した後、さらに当該ワード線ＷＬ０を比較的短い期間（ｔＷＬｓ）で選択している。

このように、行選択部１１２は、ライト期間において、ワード線ＷＬ０を、比較的短い期間（ｔＷＬｓ）で２回に分けて選択する。それにより、本実施の形態にかかる半導体記憶装置１１は、ライト期間において、擬似リード状態のメモリセルＭＣ１０の動作マージンを向上させる（メモリセルＭＣ１０に記憶されたデータの破壊を防ぐ）ことができる。

一方、非選択のワード線ＷＬ１に接続されたメモリセルＭＣ０１，ＭＣ１１と、当該メモリセルＭＣ０１，ＭＣ１１に対応するビット線対とは、導通していない。したがって、メモリセルＭＣ０１，ＭＣ１１では、データが書き込まれることも、記憶されたデータが擬似的に読み出されることもない。

図４では、データの読み出し及び書き込み対象のメモリセルがメモリセルＭＣ００である場合を例に説明したが、これに限られない。データの読み出し及び書き込み対象のメモリセルが他のメモリセルＭＣ１０，ＭＣ０１，ＭＣ１１であっても同様のことが言える。

このように、本実施の形態にかかる半導体記憶装置１１では、行選択部１１２が、リード期間中、データの読み出し対象として指定されたメモリセルに対応するワード線を、比較的短い期間で２回に分けて選択する。それにより、本実施の形態にかかる半導体記憶装置１１は、リード期間において、データの読み出しマージンを確保しつつ、リード状態及び擬似リード状態のメモリセルの動作マージンを向上させることができる。

また、本実施の形態にかかる半導体記憶装置１１では、行選択部１１２が、ライト期間中、データの書き込み対象として指定されたメモリセルに対応するワード線を、比較的短い期間で２回に分けて選択する（アクティブ状態にする）。それにより、本実施の形態にかかる半導体記憶装置１１は、ライト期間において、擬似リード状態のメモリセルの動作マージンを向上させることができる。

さらに、本実施の形態にかかる半導体記憶装置１１は、選択制御回路を一つの備えるのみであり、ワード線の各行に対応して複数の選択制御回路を備える必要が無いため、回路規模の増大を抑制することができる。また、本実施の形態にかかる半導体記憶装置１１は、特許文献２に開示された半導体記憶装置と異なり、ＶＲＰ電圧生成回路等の電圧生成回路をさらに追加する必要が無いため、従来よりも回路規模の増大をさらに抑制することができる。

なお、本実施の形態では、リード期間及びライト期間の各々において、ワード線の選択回数が２回である場合を例に説明したが、これに限られない。リード期間及びライト期間のワード線の選択回数は、それぞれ、データ読み出し特性及びデータ書き込み特性等に応じて３回以上に適宜変更可能である。また、リード期間及びライト期間の各々において、ワード線の選択期間（ｔＷＬｓ）は適宜変更可能である。

（本実施の形態にかかる半導体記憶装置１１と関連技術の半導体記憶装置との差異）
次に、図５Ａ〜図５Ｃを参照して、本実施の形態にかかる半導体記憶装置１１と、関連技術の半導体記憶装置と、の差異について説明する。図５Ａ及び図５Ｂは、関連技術の半導体記憶装置の動作を示すタイミングチャートである。図５Ｃは、本実施の形態にかかる半導体記憶装置１１の動作を示すタイミングチャートである。

関連技術の半導体記憶装置の構成は、図１に示す半導体記憶装置１１において、行選択部１１２が、リード期間及びライト期間の各々において、指定されたワード線ＷＬを２回ではなく１回のみ選択する（アクティブ状態にする）構成に相当する。

なお、以下では、代表して、メモリセルＭＣ００に記憶されたデータ"１"を読み出す場合を例に説明する。したがって、メモリセルＭＣ００のノードＮＤＢはＬレベルを示し、ノードＮＤＴはＨレベルを示している。

まず、図５Ａに示すように、関連技術の半導体記憶装置において、ワード線ＷＬ０の選択期間（ｔＷＬ）が比較的長い場合、メモリセルＭＣ００のノードＮＤＢの電位は所定レベルよりも大きくなってしまう。具体的には、メモリセルＭＣ００のノードＮＤＢの電位は第２インバータの論理閾値電圧より大きくなってしまう。それにより、メモリセルＭＣ００に記憶されたデータが意図せずに反転してしまう。つまり、メモリセルＭＣ００に記憶されたデータが破壊されてしまう。それにより、関連技術の半導体記憶装置は、その後のデータの読み出し時に誤動作してしまう可能性がある。

このデータ破壊は、デバイスの微細化や低電圧化等によるメモリセルの動作マージンの低下により、特に発生しやすくなっている。

また、図５Ｂに示すように、関連技術の半導体記憶装置において、ワード線ＷＬ０の選択期間（ｔＷＬｓ）が比較的短い場合、メモリセルＭＣ００に記憶されたデータの破壊を防ぐことはできるが、選択期間が短すぎて、ビット線対ＢＬＢ０，ＢＬＴ０間にメモリセルＭＣ００の記憶データを読み出すのに十分な電位差を生じさせることができなくなってしまう。つまり、メモリセルＭＣ００の動作マージンを向上させることはできるが、データの読み出しマージンを確保することができなくなってしまう。その結果、メモリセルＭＣ００に記憶されたデータが正確に読み出されなくなってしまう。

それに対し、図５Ｃに示すように、本実施の形態にかかる半導体記憶装置１１は、ワード線ＷＬ０を、比較的短い期間（ｔＷＬｓ）で２回に分けて選択する。それにより、本実施の形態にかかる半導体記憶装置１１は、ビット線対ＢＬＢ０，ＢＬＴ０間の十分な電位差を確保しつつ、メモリセルＭＣ００に記憶されたデータの破壊を防ぐことができる。換言すると、本実施の形態にかかる半導体記憶装置１１は、データの読み出しマージンを確保しつつ、メモリセルＭＣ００の動作マージンを向上させることができる。

実施の形態２
図６は、実施の形態２にかかる半導体装置２の構成例を示すブロック図である。図６に示す半導体装置２では、図１に示す半導体装置１と比較して、選択制御回路の構成が異なる。以下では、主として、図１に示す半導体装置１とは異なる点について説明する。

なお、図６に示す半導体装置２、半導体記憶装置（ＳＲＡＭ）２１、内部回路２２、メモリセルアレイ２１１、行選択部２１２、列選択部２１３、書き込み回路２１４、読み出し回路２１５、行選択回路２１６及び選択制御回路２１７は、それぞれ、図１における半導体装置１、半導体記憶装置（ＳＲＡＭ）１１、内部回路１２、メモリセルアレイ１１１、行選択部１１２、列選択部１１３、書き込み回路１１４、読み出し回路１１５、行選択回路１１６及び選択制御回路１１７に対応する。

図７は、選択制御回路２１７の構成例を示すブロック図である。図７に示す選択制御回路２１７は、図２に示す選択制御回路１１７と比較して、選択回数設定用レジスタ２１７３と、選択時間設定用レジスタ２１７４と、をさらに備える。つまり、図７に示す選択制御回路２１７は、選択回数制御回路２１７１と、選択時間制御回路２１７２と、選択回数設定用レジスタ２１７３と、選択時間設定用レジスタ２１７４と、を有する。なお、選択回数制御回路２１７１及び選択時間制御回路２１７２は、それぞれ、図２における選択回数制御回路１１７１及び選択時間制御回路１１７２に対応する。

選択回数設定用レジスタ２１７３は、半導体記憶装置２１の外部（内部回路２２）から与えられるワード線の選択回数に関する設定情報を取り込んで保持するレジスタである。

選択回数制御回路２１７１は、選択回数設定用レジスタ２１７３に保持された設定情報に基づき、アドレス信号によって指定されたワード線の選択回数を制御する。より具体的には、選択回数制御回路２１７１は、選択回数設定用レジスタ２１７３に保持された設定情報に基づき、アドレス信号によって指定されたワード線の電位を第１設定電位（電源電位ＶＤＤ）にまで駆動する回数を制御する。

選択時間設定用レジスタ２１７４は、半導体記憶装置２１の外部（内部回路２２）から与えられるワード線の選択時間（選択タイミング、選択期間）に関する設定情報を取り込んで保持するレジスタである。

選択時間制御回路２１７２は、選択時間設定用レジスタ２１７４に保持された設定情報に基づき、アドレス信号によって指定されたワード線の選択タイミング及び選択期間を制御する。より具体的には、選択時間制御回路２１７２は、選択時間設定用レジスタ２１７４に保持された設定情報に基づき、アドレス信号によって指定されたワード線の電位を第１設定電位にまで駆動するタイミング、及び、当該ワード線の電位を第１設定電位に保持する期間を制御する。

このように、本実施の形態にかかる半導体記憶装置２１は、データの読み出し又はデータの書き込みを開始する前に、当該半導体記憶装置２１の外部（内部回路２２）から与えられるワード線の選択回数、選択タイミング及び選択期間に関する設定情報を取り込んで保持することができる。それにより、本実施の形態にかかる半導体記憶装置２１は、データの読み出し又はデータの書き込みを開始する前に、ワード線の選択回数、選択タイミング及び選択期間を所望の値に容易に設定することが可能である。

例えば、メモリセルの動作マージンが低下する（データ破壊が発生しやすい）低電圧動作時では、半導体記憶装置２１は、ワード線の選択期間を比較的短くし、かつ、ワード線の選択回数を比較的多くすることで、動作マージンの低下を補償する（動作マージンを向上させる）ことができる。一方、メモリセルの動作マージンが上昇する（データ破壊が発生しにくい）高電圧動作時では、半導体記憶装置２１は、ワード線の選択期間を比較的長くし、かつ、ワード線の選択回数を比較的少なくすることで、より高速な動作を実現することができる。

本実施の形態では、ワード線の選択回数と、ワード線の選択時間と、が何れも外部から設定可能である場合を例に説明したが、これに限られない。ワード線の選択回数及び選択時間のうち一方のみが外部から設定可能であっても良い。

実施の形態３
実施の形態３にかかる半導体装置３では、図１に示す半導体装置１と異なり、リード期間における半導体記憶装置のワード線の選択回数と、ライト期間における半導体記憶装置のワード線の選択回数と、が異なる。以下では、主として、図１に示す半導体装置１とは異なる点について説明する。

なお、特に図示していないが、本実施の形態にかかる半導体装置３、半導体記憶装置（ＳＲＡＭ）３１、内部回路３２、メモリセルアレイ３１１、行選択部３１２、列選択部３１３、書き込み回路３１４、読み出し回路３１５、行選択回路３１６及び選択制御回路３１７は、それぞれ、図１における半導体装置１、半導体記憶装置（ＳＲＡＭ）１１、内部回路１２、メモリセルアレイ１１１、行選択部１１２、列選択部１１３、書き込み回路１１４、読み出し回路１１５、行選択回路１１６及び選択制御回路１１７に対応する。

図８を参照して、半導体記憶装置（ＳＲＡＭ）３１の動作について説明する。図８は、本実施の形態にかかる半導体記憶装置３１の動作を示すタイミングチャートである。

なお、図８では、図４の場合と同じく、データの読み出し及び書き込み対象のメモリセルがメモリセルＭＣ００である場合を例に説明する。また、図８では、リード期間では、メモリセルＭＣ００に記憶されたデータ"１"が読み出され、ライト期間では、メモリセルＭＣ００にデータ"０"が書き込まれる場合を例に説明する。

図８に示すように、ライト期間において、データの書き込みは、１回目のワード線ＷＬ０の選択期間中に完了している。そこで、本実施の形態にかかる半導体記憶装置３１は、図１に示す半導体記憶装置１１と比較して、データの書き込み時におけるワード線の選択回数を２回から１回に減らしている。それにより、ライト期間が短縮されている。その他の動作については、図４と同様であるため、その説明を省略する。

図８では、データの読み出し及び書き込み対象のメモリセルがメモリセルＭＣ００である場合を例に説明したが、これに限られない。データの読み出し及び書き込み対象のメモリセルが他のメモリセルＭＣ１０，ＭＣ０１，ＭＣ１１であっても同様のことが言える。

このように、本実施の形態にかかる半導体記憶装置３１は、リード期間におけるワード線の選択回数と、ライト期間におけるワード線の選択回数と、を個別に制御することにより、ライト期間のアクセス期間を短縮している。それにより、本実施の形態にかかる半導体記憶装置３１は、より高速な動作を実現することができる。

（選択制御回路３１７の変形例）
図９は、選択制御回路３１７の変形例を選択制御回路３１７ａとして示すブロック図である。図９に示す選択制御回路３１７ａは、図２に示す選択制御回路１１７と比較して、リード時選択回数設定用レジスタ３１７３と、ライト時選択回数設定用レジスタ３１７４と、をさらに備える。つまり、図９に示す選択制御回路３１７ａは、選択回数制御回路３１７１と、選択時間制御回路３１７２と、リード時選択回数設定用レジスタ３１７３と、ライト時選択回数設定用レジスタ３１７４と、を有する。なお、選択回数制御回路３１７１及び選択時間制御回路３１７２は、それぞれ、図２における選択回数制御回路１１７１及び選択時間制御回路１１７２に対応する。

リード時選択回数設定用レジスタ３１７３は、半導体記憶装置３１の外部（内部回路３２）から与えられる、リード期間でのワード線の選択回数に関する設定情報を取り込んで保持するレジスタである。また、ライト時選択回数設定用レジスタ３１７４は、半導体記憶装置３１の外部（内部回路３２）から与えられる、ライト期間でのワード線の選択回数に関する設定情報を取り込んで保持するレジスタである。

選択回数制御回路３１７１は、リード時選択回数設定用レジスタ３１７３及びライト時選択回数設定用レジスタ３１７４のそれぞれに保持された設定情報に基づき、リード期間でのワード線の選択回数及びライト期間でのワード線の選択回数を個別に制御する。選択時間制御回路３１７２の動作については、選択時間制御回路１１７２と同様であるため、その説明を省略する。

選択制御回路３１７ａを搭載した半導体記憶装置３１（以下、単に半導体記憶装置３１ａと称す）は、データの読み出し又はデータの書き込みを開始する前に、当該半導体記憶装置３１の外部（内部回路３２）から与えられるワード線の選択回数に関する設定情報を取り込んで保持することができる。それにより、半導体記憶装置３１ａは、データの読み出し又はデータの書き込みを開始する前に、ワード線の選択回数を所望の値に容易に設定することが可能である。

実施の形態４
実施の形態４にかかる半導体装置４では、図１に示す半導体装置１と異なり、リード期間及びライト期間の各々において、半導体記憶装置によるワード線の１回目の選択期間と第２回目の選択期間とが異なる。以下では、主として、図１に示す半導体装置１とは異なる点について説明する。

なお、特に図示していないが、本実施の形態にかかる半導体装置４、半導体記憶装置（ＳＲＡＭ）４１、内部回路４２、メモリセルアレイ４１１、行選択部４１２、列選択部４１３、書き込み回路４１４、読み出し回路４１５、行選択回路４１６及び選択制御回路４１７は、それぞれ、図１における半導体装置１、半導体記憶装置（ＳＲＡＭ）１１、内部回路１２、メモリセルアレイ１１１、行選択部１１２、列選択部１１３、書き込み回路１１４、読み出し回路１１５、行選択回路１１６及び選択制御回路１１７に対応する。

図１０を参照して、半導体記憶装置（ＳＲＡＭ）４１の動作について説明する。図１０は、本実施の形態にかかる半導体記憶装置４１の動作を示すタイミングチャートである。図１０に示すように、本実施の形態にかかる半導体記憶装置４１は、リード期間及びライト期間の各々において、１回目のワード線の選択期間を比較的短くし、２回目のワード線の選択期間を１回目より長くしている。

なお、図１０では、図４の場合と同じく、データの読み出し及び書き込み対象のメモリセルがメモリセルＭＣ００である場合を例に説明する。また、図１０では、リード期間では、メモリセルＭＣ００に記憶されたデータ"１"が読み出され、ライト期間では、メモリセルＭＣ００にデータ"０"が書き込まれる場合を例に説明する。

まず、リード期間では、比較的短い期間（ｔＷＬｓ）でワード線ＷＬ０が選択される。それにより、メモリセルＭＣ００に記憶されたデータが反転（破壊）することなく、ビット線対ＢＬＢ０，ＢＬＴ０間には一定の電位差が生じる。具体的には、電源電位ＶＤＤにプリチャージされたビット線ＢＬＢ０の電位が一定レベル低下する。ただし、１回目のワード線の選択期間は比較的短いため、ビット線対ＢＬＢ０，ＢＬＴ０間の電位差は、メモリセルＭＣ００に記憶されたデータ"１"を読み出すには不十分である。

続いて、同じくリード期間では、１回目より長い期間（ｔＷＬｌ）でワード線ＷＬ０が再び選択される。それにより、ビット線対ＢＬＢ０，ＢＬＴ０間には、メモリセルＭＣ００に記憶されたデータを読み出すのに十分な電位差が生じる。つまり、データの読み出しマージンが十分に確保される。それにより、メモリセルＭＣ００に記憶されたデータ"１"が正確に読み出される。

ここで、１回目のワード線ＷＬ０の選択により、２回目のワード線ＷＬ０の選択前のビット線対ＢＬＢ０，ＢＬＴ０間には一定の電位差が生じている。具体的には、ビット線ＢＬＢ０の電位は電源電位ＶＤＤよりも一定レベル低くなっている。したがって、２回目のワード線ＷＬ０の選択期間では、ビット線ＢＬＢ０が電源電位ＶＤＤにプリチャージされたままの場合と比較して、メモリセルＭＣ００のノードＮＤＢの電位は上昇しにくくなっている。つまり、２回目のワード線ＷＬ０の選択期間では、メモリセルＭＣ００に記憶されたデータの意図しない反転（データ破壊）は生じにくい。そのため、２回目のワード線ＷＬ０の選択期間が長くても、メモリセルＭＣ００のデータ破壊は生じない。これは、擬似リード状態のメモリセルＭＣ１０についても同様のことが言える。

このように、本実施の形態にかかる半導体記憶装置４１は、リード期間において、リード状態及び擬似リード状態のメモリセルに記憶されたデータを破壊することなく、ビット線対ＢＬＢ０，ＢＬＴ０間の電位差をさらに大きくすることができる。換言すると、本実施の形態にかかる半導体記憶装置４１は、リード期間において、リード状態及び擬似リード状態のメモリセルの動作マージンを向上させたままで、データの読み出しマージンをさらに大きくすることができる。

次に、ライト期間では、比較的短い期間（ｔＷＬｓ）でワード線ＷＬ０が選択される。なお、メモリセルＭＣ００にデータ"０"を書き込むため、ビット線ＢＬＴ０はＬレベルにディスチャージされ、ビット線ＢＬＢ０はＨレベルに保持されている。それにより、メモリセルＭＣ００のノードＮＤＢの電位は上昇し、かつ、ノードＮＤＴの電位は低下する。しかしながら、図１０の例では、ワード線ＷＬ０の選択期間が短すぎて、メモリセルＭＣ００のノードＮＤＢの電位の上昇、及び、ノードＮＤＴの電位の低下が十分でないため、メモリセルＭＣ００にデータ"０"は書き込まれない。

続いて、同じくライト期間では、１回目より長い期間（ｔＷＬｌ）でワード線ＷＬ０が再び選択される。２回目の選択期間は比較的長いため、メモリセルＭＣ００のノードＮＤＢの電位は十分に上昇し、かつ、ノードＮＤＴの電位は十分に低下する。つまり、データの書き込みマージンが十分に確保される。そのため、メモリセルＭＣ００にはデータ"０"が正確に書き込まれる。

ここで、１回目のワード線のＷＬ０選択により、擬似リード状態のメモリセルＭＣ１０に対応するビット線対ＢＬＢ１，ＢＬＴ１間には一定の電位差が生じている。例えば、メモリセルＭＣ１０にデータ"１"が記憶されている場合、ビット線ＢＬＢ１の電位は電源電位ＶＤＤよりも一定レベル低くなっている。したがって、２回目のワード線ＷＬ０の選択期間では、ビット線ＢＬＢ１が電源電位ＶＤＤにプリチャージされたままの場合と比較して、メモリセルＭＣ１０のノードＮＤＢの電位は上昇しにくくなっている。つまり、２回目のワード線ＷＬ０の選択期間では、メモリセルＭＣ１０に記憶されたデータの意図しない反転（データ破壊）は生じにくい。そのため、２回目のワード線ＷＬ０の選択期間が長くても、擬似リード状態のメモリセルＭＣ１０のデータ破壊は生じない。

このように、本実施の形態にかかる半導体記憶装置４１は、ライト期間において、擬似リード状態のメモリセルに記憶されたデータを破壊することなく（即ち、擬似リード状態のメモリセルの動作マージンを向上させたままで）、データの書き込みマージンをさらに大きくすることができる。

図１０では、データの読み出し及び書き込み対象のメモリセルがメモリセルＭＣ００である場合を例に説明したが、これに限られない。データの読み出し及び書き込み対象のメモリセルが他のメモリセルＭＣ１０，ＭＣ０１，ＭＣ１１であっても同様のことが言える。

このように、本実施の形態にかかる半導体記憶装置４１は、リード期間において、２回目のワード線の選択期間を１回目より長くする。それにより、本実施の形態にかかる半導体記憶装置４１は、リード期間において、リード状態及び擬似リード状態のメモリセルの動作マージンを向上させたままで、データの読み出しマージンをさらに大きくすることができる。また、本実施の形態にかかる半導体記憶装置４１は、ライト期間において、２回目のワード線の選択期間を１回目より長くする。それにより、本実施の形態にかかる半導体記憶装置４１は、ライト期間において、擬似リード状態のメモリセルの動作マージンを向上させたままで、データの書き込みマージンをさらに大きくすることができる。

なお、本実施の形態では、リード期間及びライト期間の各々において、ワード線の選択回数が２回である場合を例に説明したが、これに限られない。リード期間及びライト期間のワード線の選択回数は、それぞれ、データ読み出し特性及びデータ書き込み特性等に応じて適宜変更可能である。

例えば、１回目のワード線の選択期間を比較的短くし、２回目のワード線の選択期間を比較的長くするのみではビット線間の電位差が不十分である場合、１回目及び２回目のワード線の選択期間を比較的短くし、３回目のワード線の選択期間を比較的長くしても良い。

実施の形態５
実施の形態５にかかる半導体装置５では、図１に示す半導体装置１と異なり、リード期間及びライト期間の各々において、半導体記憶装置によるワード線の１回目の選択電位（第１設定電位）と２回目の選択電位（第２設定電位）とが異なる。以下では、主として、図１に示す半導体装置１とは異なる点について説明する。

なお、特に図示していないが、本実施の形態にかかる半導体装置５、半導体記憶装置（ＳＲＡＭ）５１、内部回路５２、メモリセルアレイ５１１、行選択部５１２、列選択部５１３、書き込み回路５１４、読み出し回路５１５、行選択回路５１６及び選択制御回路５１７は、それぞれ、図１における半導体装置１、半導体記憶装置（ＳＲＡＭ）１１、内部回路１２、メモリセルアレイ１１１、行選択部１１２、列選択部１１３、書き込み回路１１４、読み出し回路１１５、行選択回路１１６及び選択制御回路１１７に対応する。

図１１を参照して、半導体記憶装置（ＳＲＡＭ）５１の動作について説明する。図１１は、本実施の形態にかかる半導体記憶装置５１の動作を示すタイミングチャートである。図１１に示すように、本実施の形態にかかる半導体記憶装置５１は、リード期間及びライト期間の各々において、２回目のワード線の選択電位（第２設定電位）を１回目より高くしている。換言すると、本実施の形態にかかる半導体記憶装置５１は、リード期間及びライト期間の各々において、１回目にワード線の電位を第１設定電位にまで駆動した後、２回目に第１設定電位より高い第２設定電位にまで駆動している。

なお、図１１では、図４の場合と同じく、データの読み出し及び書き込み対象のメモリセルがメモリセルＭＣ００である場合を例に説明する。また、図１１では、リード期間では、メモリセルＭＣ００に記憶されたデータ"１"が読み出され、ライト期間では、メモリセルＭＣ００にデータ"０"が書き込まれる場合を例に説明する。

まず、リード期間では、比較的短い期間（ｔＷＬｓ）でワード線ＷＬ０が選択される。このとき、ワード線ＷＬ０の電位は第１設定電位（例えば、電源電位ＶＤＤ）にまで駆動される。それにより、メモリセルＭＣ００に記憶されたデータが反転（破壊）することなく、ビット線対ＢＬＢ０，ＢＬＴ０間には一定の電位差が生じる。具体的には、電源電位ＶＤＤにプリチャージされたビット線ＢＬＢ０の電位が一定レベル低下する。ただし、１回目のワード線の選択期間は比較的短いため、ビット線対ＢＬＢ０，ＢＬＴ０間の電位差は、メモリセルＭＣ００に記憶されたデータ"１"を読み出すには不十分である。

続いて、同じくリード期間では、比較的短い期間（ｔＷＬｓ）でワード線ＷＬ０が再び選択される。このとき、ワード線ＷＬ０の電位は第１設定電位よりも高い第２設定電位（例えば、電源電位ＶＤＤより高い電位）にまで駆動される。それにより、メモリセルＭＣ００のアクセストランジスタの駆動能力が１回目のワード線ＷＬ０の選択時よりも大きくなるため、ビット線対ＢＬＢ０，ＢＬＴ０間には、メモリセルＭＣ００に記憶されたデータを読み出すのに十分な電位差が生じる。つまり、データの読み出しマージンが十分に確保される。それにより、メモリセルＭＣ００に記憶されたデータ"１"が正確に読み出される。

ここで、１回目のワード線ＷＬ０の選択により、２回目のワード線ＷＬ０の選択前のビット線対ＢＬＢ０，ＢＬＴ０間には一定の電位差が生じている。具体的には、ビット線ＢＬＢ０の電位は電源電位ＶＤＤよりも一定レベル低くなっている。したがって、２回目のワード線ＷＬ０の選択期間では、ビット線ＢＬＢ０が電源電位ＶＤＤにプリチャージされたままの場合と比較して、メモリセルＭＣ００のノードＮＤＢの電位が上昇しにくくなっている。つまり、２回目のワード線ＷＬ０の選択期間では、メモリセルＭＣ００に記憶されたデータの意図しない反転（データ破壊）は生じにくい。そのため、２回目のワード線ＷＬ０の選択電位（第２設定電位）が高くても、メモリセルＭＣ００のデータ破壊は生じない。これは、擬似リード状態のメモリセルＭＣ１０についても同様のことが言える。

このように、本実施の形態にかかる半導体記憶装置５１は、リード期間において、リード状態及び擬似リード状態のメモリセルに記憶されたデータを破壊することなく、ビット線対ＢＬＢ０，ＢＬＴ０間の電位差をさらに大きくすることができる。換言すると、本実施の形態にかかる半導体記憶装置５１は、リード期間において、リード状態及び擬似リーと状態のメモリセルの動作マージンを向上たせたままで、データの読み出しマージンをさらに大きくすることができる。

次に、ライト期間では、比較的短い期間（ｔＷＬｓ）でワード線ＷＬ０が選択される。このとき、ワード線ＷＬ０の電位は第１設定電位（例えば、電源電位ＶＤＤ）にまで駆動される。なお、メモリセルＭＣ００にデータ"０"を書き込むため、ビット線ＢＬＴ０はＬレベルにディスチャージされ、ビット線ＢＬＢ０はＨレベルに保持されている。

それにより、メモリセルＭＣ００のノードＮＤＢの電位は上昇し、かつ、ノードＮＤＴの電位は低下する。しかしながら、図１１の例では、ワード線ＷＬ０の選択期間が短すぎて、メモリセルＭＣ００のノードＮＤＢの電位の上昇、及び、ノードＮＤＴの電位の低下が十分でないため、メモリセルＭＣ００にデータ"０"は書き込まれない。

続いて、同じくライト期間では、比較的短い期間（ｔＷＬｓ）でワード線ＷＬ０が再び選択される。このとき、ワード線ＷＬ０の電位は第１設定電位よりも高い第２設定電位（例えば、電源電位ＶＤＤより高い電位）にまで駆動される。それにより、メモリセルＭＣ００のアクセストランジスタの駆動能力が１回目のワード線ＷＬ０の選択時よりも大きくなるため、メモリセルＭＣ００のノードＮＤＢの電位は十分に上昇し、かつ、ノードＮＤＴの電位は十分に低下する。つまり、データの書き込みマージンが十分に確保される。それにより、メモリセルＭＣ００にはデータ"０"が正確に書き込まれる。

ここで、１回目のワード線ＷＬ０の選択により、擬似リード状態のメモリセルＭＣ１０に対応するビット線対ＢＬＢ１，ＢＬＴ１間には一定の電位差が生じている。例えば、メモリセルＭＣ１０にデータ"１"が記憶されている場合、ビット線ＢＬＢ１の電位は電源電位ＶＤＤよりも一定レベル低くなっている。したがって、２回目のワード線ＷＬ０の選択期間では、ビット線ＢＬＢ１が電源電位ＶＤＤにプリチャージされたままの場合と比較して、メモリセルＭＣ１０のノードＮＤＢの電位は上昇しにくくなっている。つまり、２回目のワード線ＷＬ０の選択期間では、メモリセルＭＣ１０に記憶されたデータの意図しない反転（データ破壊）は生じにくい。そのため、２回目のワード線ＷＬ０の選択電位（第２設定電位）が高くても、擬似リード状態のメモリセルＭＣ１０のデータ破壊は生じない。

このように、本実施の形態にかかる半導体記憶装置５１は、ライト期間において、擬似リード状態のメモリセルに記憶されたデータを破壊することなく（即ち、擬似リード状態のメモリセルの動作マージンを向上させたままで）、データの書き込みマージンをさらに大きくすることができる。

図１１では、データの読み出し及び書き込み対象のメモリセルがメモリセルＭＣ００である場合を例に説明したが、これに限られない。データの読み出し及び書き込み対象のメモリセルが他のメモリセルＭＣ１０，ＭＣ０１，ＭＣ１１であっても同様のことが言える。

このように、本実施の形態にかかる半導体記憶装置５１は、リード期間において、２回目のワード線の選択電位を１回目より高くする。それにより、本実施の形態にかかる半導体記憶装置５１は、リード期間において、リード状態及び擬似リード状態のメモリセルの動作マージンを向上させたままで、データの読み出しマージンをさらに大きくすることができる。また、本実施の形態にかかる半導体記憶装置５１は、ライト期間において、２回目のワード線の選択電位を１回目より高くする。それにより、本実施の形態にかかる半導体記憶装置５１は、ライト期間において、擬似リード状態のメモリセルの動作マージンを向上させたままで、データの書き込みマージンをさらに大きくすることができる。

特に、低電圧動作時では、たとえ２回目のワード線の選択期間を長くしたとしても、メモリセルに記憶されたデータを正確に読み出したり、メモリセルにデータを正確に書き込んだりすることができない場合がある。一方、本実施の形態にかかる半導体記憶装置では、２回目のワード線の選択電位を高くすることにより、メモリセルに記憶されたデータを正確に読み出したり、メモリセルにデータを正確に書き込んだりすることができる。

なお、本実施の形態では、リード期間及びライト期間の各々において、ワード線の選択回数が２回である場合を例に説明したが、これに限られない。リード期間及びライト期間のワード線の選択回数は、それぞれ、データ読み出し特性及びデータ書き込み特性等に応じて適宜変更可能である。

例えば、１回目のワード線の選択期間を比較的短くし、２回目のワード線の選択電位を比較的高くするのみではビット線対間の電位差が不十分である場合、図１２に示すように、１回目及び２回目のワード線の選択期間を比較的短くし、３回目のワード線の選択電位を比較的高くしても良い。

また、図１１の例では、２回目のワード線の選択期間を比較的短くし、かつ、２回目の選択電位を比較的高くする場合を例に説明したが、これに限られない。例えば、２回目のワード線の選択期間を比較的長くし、かつ、２回目の選択電位を比較的高くしても良い。同様にして、図１２の例では、３回目のワード線の選択期間を比較的短くし、かつ、３回目の選択電位を比較的高くする場合を例に説明したが、これに限られない。例えば、３回目のワード線の選択期間を比較的長くし、かつ、３回目の選択電位を比較的高くしても良い。

また、本実施の形態では、各メモリセルの電源電圧端子ＶＤＤに第１設定電位（電源電位ＶＤＤ）が供給される場合を例に説明したが、これに限られない。各メモリセルの電源電圧端子ＶＤＤには、第１設定電位に代えて、当該第１設定電位よりも高い第２設定電位が供給されても良い。それにより、各メモリセルに記憶されたデータの意図しない反転（データ破壊）は生じにくくなる。さらに、第２設定電位を発生する電源が共用されることにより、回路規模の増大が抑制される。

実施の形態６
実施の形態６にかかる半導体装置６では、図１に示す半導体装置１と比較して、選択制御回路の構成が異なる。以下では、主として、図１に示す半導体装置１とは異なる点について説明する。

なお、特に図示していないが、本実施の形態にかかる半導体装置６、半導体記憶装置（ＳＲＡＭ）６１、内部回路６２、メモリセルアレイ６１１、行選択部６１２、列選択部６１３、書き込み回路６１４、読み出し回路６１５、行選択回路６１６及び選択制御回路６１７は、それぞれ、図１における半導体装置１、半導体記憶装置（ＳＲＡＭ）１１、内部回路１２、メモリセルアレイ１１１、行選択部１１２、列選択部１１３、書き込み回路１１４、読み出し回路１１５、行選択回路１１６及び選択制御回路１１７に対応する。

図１３は、選択制御回路６１７の構成例を示すブロック図である。図１３に示す選択制御回路６１７は、図２に示す選択制御回路１１７と比較して、ダミーセル６１７３をさらに備える。つまり、図１３に示す選択制御回路６１７は、選択回数制御回路６１７１と、選択時間制御回路６１７２と、ダミーセル６１７３と、を有する。なお、選択回数制御回路６１７１及び選択時間制御回路６１７２は、それぞれ、図２における選択回数制御回路１１７１及び選択時間制御回路１１７２に対応する。

ダミーセル６１７３は、メモリセルＭＣからデータを読み出すために当該メモリセルＭＣに対応するワード線ＷＬがアクティブ状態になってから、当該メモリセルＭＣに記憶されているデータが反転するまで、の期間を測定（検出）する機能を有する。

図１４Ａは、ダミーセル６１７３の構成例を示す回路図である。また、図１４Ｂは、ダミーセル６１７３の動作を示すタイミングチャートである。

図１４Ａに示すダミーセル６１７３は、ＰチャネルＭＯＳトランジスタであるロードトランジスタＤＣＰ０，ＤＣＰ１と、ＮチャネルＭＯＳトランジスタであるドライブトランジスタＤＣＮ０，ＤＣＮ１と、ＮチャネルＭＯＳトランジスタであるアクセストランジスタＤＣＮ２，ＤＣＮ３と、を有する。これらのトランジスタＤＣＰ０，ＤＣＰ１，ＤＣＮ０，ＤＣＮ１，ＤＣＮ２，ＤＣＮ３は、それぞれ、メモリセルＭＣにおけるトランジスタＭＣＰ０，ＭＣＰ１，ＭＣＮ０，ＭＣＮ１，ＭＣＮ２，ＭＣＮ３に対応する。

ロードトランジスタＤＣＰ０では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮＤ０に接続され、ゲートがノードＮＤ１に接続される。ドライブトランジスタＤＣＮ０では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮＤ０に接続され、ゲートがノードＮＤ１に接続される。ロードトランジスタＤＣＰ１では、ソース及びゲートが電源電圧端子ＶＤＤに接続され、ドレインがノードＮＤ１に接続される。ドライブトランジスタＤＣＮ１では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮＤ１に接続され、ゲートが電源電圧端子ＶＤＤに接続される。

アクセストランジスタＤＣＮ２では、ソースが外部出力端子ＯＵＴに接続され、ドレインがノードＮＤ０に接続され、ゲートが電源電圧端子ＶＤＤに接続される。なお、アクセストランジスタＤＣＮ２は、常にオンしているため設けられなくても良いが、メモリセルＭＣの条件に近づけるため設けられている方がよい。アクセストランジスタＤＣＮ３では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮＤ１に接続され、ゲートが外部入力端子ＩＮに接続される。

例えば、ダミーセル６１７３の外部入力端子ＩＮには、ワード線ＷＬがアクティブ状態になるのに同期してＨレベルの電位が印加される（図１４Ｂにおける時刻ｔ１）。それにより、アクセストランジスタＤＣＮ３がオンする。それにより、電源電圧端子ＶＤＤからアクセストランジスタＤＣＮ３及びドライブトランジスタＤＣＮ１を介して接地電圧端子ＧＮＤに向けて電流が流れ始める。それに伴って、ノードＮＤ１の電位も上昇し始める。その後、ノードＮＤ１の電位がトランジスタＤＣＰ０，ＤＣＮ０からなる第１インバータの論理閾値電圧より大きくなると、それに同期して、外部出力端子ＯＵＴの出力電位（ノードＮＤ０の電位）がＨレベルからＬレベルに切り替わる（図１４Ｂにおける時刻ｔ２）。このようにして、ワード線ＷＬがアクティブ状態になってから、メモリセルＭＣに記憶されているデータ反転するまで、の期間（図１４Ｂにおける期間Ｔ１）が測定される。

ここで、例えば、ダミーセル６１７３のアクセストランジスタＤＣＮ３の駆動能力をメモリセルＭＣのアクセストランジスタＭＣＮ３の駆動能力よりも大きくしておく。又は、ダミーセル６１７３のドライブトランジスタＤＣＮ１の駆動能力をメモリセルＭＣのドライブトランジスタＭＣＮ１の駆動能力よも小さくしておく。又は、ダミーセル６１７３の第１インバータの論理閾値電圧をメモリセルＭＣの第１インバータの論理閾値電圧よりも小さくしておく。それにより、メモリセルＭＣに記憶されたデータが反転（破壊）する前に、ダミーセル６１７３から測定結果を出力させることができる。

選択時間制御回路６１７２は、ダミーセル６１７３の測定結果に基づき、アドレス信号によって指定されたワード線ＷＬの選択期間（ｔＷＬｓ）を制御する。それにより、メモリセルＭＣを構成するトランジスタばらつき、電源電圧及び温度等に応じて、ワード線ＷＬの選択期間（ｔＷＬｓ）をリアルタイムに制御することが可能になる。

このように、本実施の形態にかかる半導体記憶装置６１は、ワード線ＷＬがアクティブ状態になってから、メモリセルＭＣに記憶されているデータ反転するまで、の期間を測定可能なダミーセルをさらに備えることにより、ワード線の選択期間（ｔＷＬｓ）をより適切な長さに制御することが可能である。

なお、図１４Ａに示すダミーセル６１７３の構成は、一例にすぎず、ワード線ＷＬがアクティブ状態になってから、メモリセルＭＣに記憶されているデータ反転するまで、の期間を測定可能であればどのような構成であっても良い。

また、本実施の形態では、ダミーセル６１７３が選択制御回路６１７内に設けられた場合を例に説明したが、これに限られない。ダミーセル６１７３は選択制御回路６１７の外部に設けられても良い。

実施の形態７
図１５は、実施の形態７にかかる半導体装置７の構成例を示すブロック図である。図１５に示す半導体装置７は、図１に示す半導体装置１と比較して、ヒューズ７３をさらに備える。なお、図１５には、半導体装置７の外部にテスタ１００が設けられている。以下では、主として、図１に示す半導体装置１とは異なる点について説明する。

なお、特に図示していないが、本実施の形態にかかる半導体装置７、半導体記憶装置（ＳＲＡＭ）７１、内部回路７２、メモリセルアレイ７１１、行選択部７１２、列選択部７１３、書き込み回路７１４、読み出し回路７１５、行選択回路７１６及び選択制御回路７１７は、それぞれ、図１における半導体装置１、半導体記憶装置（ＳＲＡＭ）１１、内部回路１２、メモリセルアレイ１１１、行選択部１１２、列選択部１１３、書き込み回路１１４、読み出し回路１１５、行選択回路１１６及び選択制御回路１１７に対応する。

図１５に示す半導体装置７は、例えば、実動作を開始する前に、テスタ１００等を用いてワード線ＷＬの選択回数や選択期間（ｔＷＬｓ、ｔＷＬｌ）を予め調整し、その情報をヒューズ７３に記憶させておく。それにより、半導体装置７は、実動作において、半導体記憶装置７１の動作毎にワード線ＷＬの選択回数や選択期間に関する情報を与える必要が無くなるため、動作効率を向上させることができる。

以上のように、上記実施の形態１〜７にかかる半導体記憶装置は、メモリセルからデータを読み出す期間中、又は、メモリセルにデータを書き込む期間中、当該メモリセルに対応するワード線を少なくとも２回に分けてアクティブ状態にする。それにより、上記実施の形態１〜７にかかる半導体記憶装置は、データの読み出しマージン（或いは、書き込みマージン）を確保しつつ、リード状態及び擬似リード状態のメモリセルの動作マージンを向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１〜７ 半導体装置
１１，２１，３１，３１ａ，４１，５１，６１，７１ 半導体記憶装置
１２，２２，３２，４２，５２，６２，７２ 内部回路
７３ ヒューズ
１００ テスタ
１１１，２１１，３１１，４１１，５１１，６１１，７１１ メモリセルアレイ
１１２，２１２，３１２，４１２，５１２，６１２，７１２ 行選択部
１１３，２１３，３１３，４１３，５１３，６１３，７１３ 列選択部
１１４，２１４，３１４，４１４，５１４，６１４，７１４ 書き込み回路
１１５，２１５，３１５，４１５，５１５，６１５，７１５ 読み出し回路
１１６，２１６，３１６，４１６，５１６，６１６，７１６ 行選択回路
１１７，２１７，３１７，３１７ａ，４１７，５１７，６１７，７１７ 選択制御回路
１１７１，２１７１，３１７１，６１７１ 選択回数制御回路
１１７２，２１７２，３１７２，６１７２ 選択時間制御回路
２１７３ 選択回数設定用レジスタ
２１７４ 選択時間設定用レジスタ
３１７２ リード時選択回数設定用レジスタ
３１７３ ライト時選択回数設定用レジスタ
６１７３ ダミーセル
ＭＣ００，ＭＣ０１，ＭＣ１０，ＭＣ１１ メモリセル
ＭＣＰ０，ＭＣＰ１ ロードトランジスタ
ＭＣＮ０，ＭＣＮ１ ドライブトランジスタ
ＭＣＮ２，ＭＣＮ３ アクセストランジスタ
ＤＣＰ０，ＤＣＰ１ ロードトランジスタ
ＤＣＮ０，ＤＣＮ１ ドライブトランジスタ
ＤＣＮ２，ＤＣＮ３ アクセストランジスタ
ＮＤＢ，ＮＤＴ ノード
ＮＤ０，ＮＤ１ ノード

Claims (18)

1. 行列状に配置された複数のメモリセルと、
   前記複数のメモリセルの各行に対応して設けられて複数のワード線と、
   前記複数のメモリセルの各列に対応して設けられた複数のビット線対と、
   前記複数のメモリセルのうち指定されたメモリセルからデータを読み出す期間中、又は、当該指定されたメモリセルにデータを書き込む期間中、当該指定されたメモリセルに対応する前記ワード線を少なくとも２回に分けてアクティブ状態にする行選択部と、を備えた半導体記憶装置。
2. 前記行選択部は、前記指定されたメモリセルからデータを読み出す期間中、当該メモリセルに対応する前記ワード線をアクティブ状態にした後、当該メモリセルに記憶されているデータが反転する前に、当該ワード線をインアクティブ状態にする、請求項１に記載の半導体記憶装置。
3. 前記行選択部は、前記指定されたメモリセルからデータを読み出す期間中、当該メモリセルに対応する前記ワード線をアクティブ状態にした後、当該ワード線に接続された他のメモリセルに記憶されているデータが反転する前に、当該ワード線をインアクティブ状態にする、請求項１に記載の半導体記憶装置。
4. 前記行選択部は、前記指定されてメモリセルにデータを書き込む期間中、当該メモリセルに対応する前記ワード線をアクティブ状態にした後、当該ワード線に接続された他のメモリセルに記憶されているデータが反転する前に、当該ワード線をインアクティブ状態にする、請求項１に記載の半導体記憶装置。
5. 前記行選択部は、前記ワード線の電位を第１設定電位にまで駆動することにより、当該ワード線をアクティブ状態にする、請求項１〜４のいずれか一項に記載の半導体記憶装置。
6. 少なくとも２回に分けられた前記アクティブ状態には、第１及び第２アクティブ状態が含まれ、
   前記行選択部は、前記ワード線の電位を第１設定電位にまで駆動することにより、当該ワード線を第１アクティブ状態にし、前記ワード線の電位を前記第１設定電位とは異なる第２設定電位にまで駆動することにより、当該ワード線を第２アクティブ状態にする、請求項１〜４の何れか一項に記載の半導体記憶装置。
7. 少なくとも２回に分けられた前記アクティブ状態には、第１及び第２アクティブ状態が含まれ、
   前記行選択部は、前記ワード線の電位を第１設定電位にまで駆動することにより、当該ワード線を第１アクティブ状態にし、その後、前記ワード線の電位を前記第１設定電位よりも高い第２設定電位にまで駆動することにより、当該ワード線を第２アクティブ状態にする、請求項１〜４の何れか一項に記載の半導体記憶装置。
8. 前記複数のメモリセルのそれぞれの高電位側電源端子には、前記第２設定電位が供給される、請求項７に記載の半導体記憶装置。
9. 少なくとも２回に分けられた前記アクティブ状態には、第１及び第２アクティブ状態が含まれ、
   前記行選択部は、第１所定期間、前記ワード線の電位を第１設定電位に保持することにより、当該ワード線を第１アクティブ状態にし、前記第１所定期間とは異なる第２所定期間、前記ワード線の電位を前記第１設定電位に保持することにより、当該ワード線を第２アクティブ状態にする、請求項１〜４のいずれか一項に記載の半導体記憶装置。
10. 少なくとも２回に分けられた前記アクティブ状態には、第１及び第２アクティブ状態が含まれ、
    前記行選択部は、第１所定期間、前記ワード線の電位を第１設定電位に保持することにより、当該ワード線を第１アクティブ状態にし、前記第１所定期間よりも長い第２所定期間、前記ワード線の電位を前記第１設定電位に保持することにより、当該ワード線を第２アクティブ状態にする、請求項１〜４のいずれか一項に記載の半導体記憶装置。
11. 少なくとも２回に分けられた前記アクティブ状態には、第１及び第２アクティブ状態が含まれ、
    前記行選択部は、第１所定期間、前記ワード線の電位を第１設定電位に保持することにより、当該ワード線を第１アクティブ状態にし、前記第１所定期間とは異なる第２所定期間、前記ワード線の電位を前記第１設定電位とは異なる第２所定電位に保持することにより、当該ワード線を第２アクティブ状態にする、請求項１〜４のいずれか一項に記載の半導体記憶装置。
12. 前記指定されたメモリセルからデータを読み出す期間中に当該メモリセルに対応する前記ワード線をアクティブ状態にする回数と、前記指定されたメモリセルにデータを書き込み期間中に当該メモリセルに対応する前記ワード線をアクティブ状態にする回数と、が同じである、請求項１に記載の半導体記憶装置。
13. 前記指定されたメモリセルからデータを読み出す期間中に当該メモリセルに対応する前記ワード線をアクティブ状態にする回数と、前記指定されたメモリセルにデータを書き込む期間中に当該メモリセルに対応する前記ワード線をアクティブ状態にする回数と、が異なる、請求項１に記載の半導体記憶装置。
14. 前記行選択部は、外部から与えられる設定情報に基づき、前記指定されたメモリセルに対応する前記ワード線をアクティブ状態にする回数を制御する、請求項１に記載の半導体記憶装置。
15. 前記行選択部は、外部から与えられる設定情報に基づき、前記指定されたメモリセルに対応する前記ワード線をアクティブ状態にする期間を制御する、請求項１に記載の半導体記憶装置。
16. 前記指定されたメモリセルからデータを読み出すために当該メモリセルに対応する前記ワード線がアクティブ状態になってから、当該メモリセルに記憶されているデータが反転するまで、の期間を測定可能なダミーセルをさらに備え、
    前記行選択部は、前記ダミーセルの測定結果に基づき、前記指定されたメモリセルに対応する前記ワード線をアクティブ状態にする期間を制御する、請求項１に記載の半導体装置。
17. 請求項１に記載の半導体記憶装置と、
    前記半導体記憶装置に書き込むためのデータを出力し、又は、前記半導体記憶装置から読み出されたデータが入力される、内部回路と、を備えた半導体装置。
18. 請求項１に記載の半導体記憶装置と、
    前記半導体記憶装置に書き込むためのデータを出力し、又は、前記半導体記憶装置から読み出されたデータが入力される、内部回路と、
    前記指定されたメモリセルに対応する前記ワード線をアクティブ状態にする期間、に関する設定情報を記憶するヒューズと、を備えた半導体装置。

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