KR100800145B1 - 셀프 리프레쉬 주기 제어 회로 및 그 방법 - Google Patents

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Abstract

본 발명은 셀 전압을 직접 검출하여 셀프 리프레쉬 주기를 가변적으로 제어할 수 있는 기술에 관하여 개시한다.
개시된 본 발명은 검출 셀의 커패시터에 충전된 전압이 기준 전압 이하로 떨어지는 것을 검출하여 검출신호를 출력하는 복수의 검출부와 복수의 검출부의 검출신호 중 가장 먼저 인에이블되는 검출신호에 의하여 셀프 리프레쉬 펄스를 발생하는 펄스 발생부를 포함한다.

Description

셀프 리프레쉬 주기 제어 회로 및 그 방법{Circuit For Controlling Self Refresh Cycle and Method Thereof}
도 1은 디램(DRAM)의 일반적인 셀 구성을 도시한 도면,
도 2는 본 발명의 일실시예에 따른 셀프 리프레쉬 주기 제어 회로의 블록도,
도 3은 도 2의 셀프 리프레쉬 주기 제어 회로에 사용하는 검출 셀의 배치를 도시한 도면,
도 4는 도 2의 셀프 리프레쉬 주기 제어 회로의 상세 회로도,
도 5는 도 3의 펄스 발생부의 동작 설명을 위한 타이밍도 및
도 6은 본 발명의 다른 실시예에 따른 셀프 리프레쉬 주기 제어 회로의 블록도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치의 셀프 리프레쉬 주기 제어 회로 및 그 방법에 관한 것이다.
일반적으로, 디램(DRAM)은 1개의 커패시터와 1개의 트랜지스터를 단위 셀로하는 반도체 메모리 소자이다. 데이터는 커패시터에 충전되며 트랜지스터는 커패시터에 충전된 데이터를 읽고 쓸 때 스위치 역할을 수행한다.
디램(DRAM)의 일반적인 셀 구성은 도 1에 도시된 바와 같다. 도 1을 참조하여 디램의 단위 셀의 동작 및 셀프 리프레쉬 동작을 설명한다.
먼저 단위 셀의 커패시터에 "하이" 데이터를 충전하려고 하면, 워드라인(WL)에 높은 전압을 인가하여 트랜지스터를 턴온 시켜야 한다. 트랜지스터가 턴온된 후 비트라인(BL)을 통하여 노드 A(Storage Node)에 "하이" 데이터를 인가하고 워드라인(WL)에 인가되는 전압을 "로우"로 천이시켜 트랜지스터를 턴오프 시킨다. 커패시터는 "하이" 데이터 전압을 유지하여 셀은 데이터를 충전할 수 있게 된다.
그러나 커패시터는 누설 전류(Leakage Current) 등에 기인하여 데이터를 영구히 충전하지 못하고 일정한 시간이 되면, 커패시터의 전하가 누설되어 노드 A의 전압(VSN)이 점차 낮아지게 된다. 커패시터 양단의 전압 즉, 노드 A의 전압(VSN)과 셀 플레이트 전압(VCP)의 차(△V)가 센스 앰프가 감지할 수 있는 최소 전압(△VMIN) 이상을 유지하여야 오류 없이 셀 데이터를 읽을 수 있게 된다. 따라서 한번 커패시터에 데이터가 충전된 후 일정한 시간이 지나면, 커패시터 양단의 전압(△V)이 센스 앰프가 감지할 수 있는 최소 전압(△VMIN)보다 낮아지기 때문에, 이를 보완하기 위해 디램(DRAM)에서는 리프레쉬 동작이 필요하게 된다.
한편 디램에서는 저전력 동작을 위해 셀프 리프레쉬(Self Refresh) 모드를 지원한다. 셀프 리프레쉬 모드에서 디램은 셀의 커패시터가 셀 데이터를 유지할 수 있는 시간을 고려하여 자동적으로 주기를 만들어 리프레쉬 동작을 수행한다.
예를 들어, 디램의 셀프 리프레쉬 스펙(specification)이 64μs 라고 하면, 셀은 한번 쓰기(Write) 동작을 하고 다음 읽기 동작이 실행되기 전까지 64μs 동안 커패시터 양단의 전압(△V)을 센스 앰프가 감지할 수 있는 최소 전압(△VMIN) 이상의 레벨을 유지할 수 있어야 한다.
따라서 디램의 셀을 설계할 때 센스 앰프가 감지할 수 있는 최소 전압(△VMIN)을 염두에 두고 리프레쉬 주기를 설계하며, 디램을 제작할 때 설계된 리프레쉬 주기 동안 셀이 센스 앰프가 감지할 수 있는 최소 전압(△VMIN) 이상 값의 데이터 전압을 유지하도록 한다. 이때 리프레쉬 주기 동안 셀의 충전 능력이 평균적으로 센스 앰프가 감지할 수 있는 최소 전압(△VMIN)을 유지하는 것보다 높다면 셀의 능력을 낭비하는 결과가 된다.
한편 종래 셀프 리프레쉬 동작은 셀의 충전(charging) 능력을 미리 예상하여 일정한 주기를 설정하고, 오실레이터(oscillator)를 통하여 설정된 주기를 가지는 펄스를 생성하여 이에 따라 일정한 리프레쉬 동작을 실행한다. 그러나 이 경우 셀의 실질적인 충전(charging) 능력에 비해 짧은 리프레쉬 주기를 가질 수 있으므로 셀의 능력에 비해 많은 전류(current)를 소비할 수 있는 문제점이 있다.
또한 종래 온도(temperature)에 따라 리프레쉬 주기를 변화시키는 경우 온도에 따라 셀의 능력을 예상하여 리프레쉬 주기의 변화를 주게 되는데, 이를 구현하는 회로는 기본 셀프 리프레쉬 회로만큼의 크기를 가져 메모리 칩 상에서 많은 면적을 차지하함에 따라 셀 효율성(cell efficiency)에 좋지 않은 영향을 주는 문제 점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 셀 전압을 직접 검출하여 셀프 리프레쉬 주기를 가변적으로 제어할 수 있도록 하는 것을 그 목적으로 한다.
또한 본 발명은 더미 셀을 배치하여 더미 셀 전압을 검출함으로써 온도의 변화 등에 따른 별도의 주기 제어 회로를 구비하지 않고서도 셀프 리프레쉬 주기를 가변적으로 제어할 수 있도록 하는 것을 다른 목적으로 한다.
또한 본 발명은 테스트 모드를 통해 부적절한 더미 셀을 셀프 리프레쉬 제어 회로가 사용하는 더미 셀로부터 제외시켜 셀프 리프레쉬 주기의 신뢰성을 확보하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 셀의 커패시터에 충전된 전압이 기준 전압 이하로 떨어지는 것을 검출하여 검출신호를 출력하는 복수의 검출부, 상기 복수의 검출부의 검출신호 중 가장 먼저 인에이블되는 검출신호에 의하여 셀프 리프레쉬 펄스를 발생하는 펄스 발생부를 포함한다.
여기서 상기 셀은 더미 셀이고, 상기 셀의 커패시터는 "하이" 데이터 전압으로 충전되며, 상기 기준 전압은 센스 앰프가 감지할 수 있는 최소 감지 전압(VMIN) 인 것이 바람직하다.
또한 상기 검출부는, 상기 검출 셀의 스토리지 노드 전압을 상기 최소 감지 전압만큼 전압 강하시킨 전압과 검출 셀의 셀 플레이트 전압을 비교하여 상기 검출신호를 출력하는 차동 증폭기를 포함한다.
또한 상기 검출부는, 제어신호에 의해 구동되는 것이 바람직하다.
또한 상기 검출부는, 리셋 신호에 의해 상기 차동 증폭기의 출력단을 초기화시키는 초기화 회로와 상기 차동 증폭기의 출력을 래치시키는 래치를 더 포함한다.
또한 상기 펄스 발생부는, 상기 복수의 검출부의 검출신호를 입력받아 가장 먼저 인에이블되는 검출신호에 의해 머지검출신호를 생성하는 검출신호머지부, 상기 머지검출신호를 소정시간만큼 지연시킨 머지검출지연신호를 출력하는 지연부, 상기 머지검출신호와 상기 머지검출지연신호를 익스클루시브 오아 연산하여 상기 셀프 리프레쉬 펄스를 생성하는 셀프 리프레쉬 펄스 발생부를 포함한다.
또한 상기 검출신호머지부는, 상기 복수의 검출기의 검출신호를 그룹핑하여 낸드연산하는 복수의 낸드 게이트, 상기 복수의 낸드 게이트의 출력신호를 입력받아 노어연산하여 상기 머지검출신호로 출력하는 노어게이트를 포함한다.
또한 상기 소정시간은 상기 셀프 리프레쉬 펄스 폭 구간에 해당하는 시간인 것이 바람직하다.
또한 상기 셀프 리프레쉬 펄스 발생부는, 상기 머지검출신호와 상기 머지검출지연신호를 입력받아 낸드연산하는 제1낸드게이트, 상기 머지검출신호와 머지검촐지연신호의 위상을 반전시키는 제1 및 제2인버터, 상기 제1 및 제2인버터의 출력 을 입력받아 낸드연산하는 제2낸드게이트, 상기 제1낸드게이트와 제2낸드게이트의 출력을 입력받아 낸드연산하는 제3낸드게이트, 상기 머지검출신호와 상기 제3낸드게이트의 출력을 입력받아 노아연산하는 노어게이트를 포함한다.
또한 본 발명은 테스트 모드 신호와 어드레스 신호를 입력받아 복수의 검출부 중 어드레스 신호에 해당하는 검출부에 상기 제어신호를 인가하는 검출부선택기를 더 포함한다.
상기 검출부선택기는, 복수의 퓨즈를 구비하는 퓨즈 박스를 포함하며, 상기 퓨즈를 커트하여 상기 인에이블 제어신호를 로우 레벨로 인가하는 것이 바람직하다.
또한 본 발명은 a) 테스트 모드 신호와 어드레스 신호를 입력받아 어드레스 신호에 대응되는 제어신호를 출력하는 단계, b) 복수의 검출 셀 중 상기 인에이블 제어신호에 의해 선택된 검출 셀의 커패시터에 충전된 전압이 기준 전압 이하로 떨어지는 것을 검출하여 검출신호로 출력하는 단계, c) 상기 검출신호에 의하여 셀프 리프레쉬 펄스를 발생하는 단계 및 d) 상기 셀프 리프레쉬 펄스로 판정되는 리프레쉬 주기에 따라 커팅된 퓨즈를 이용하여 상기 제어신호를 디스에이블 상태로 인가하는 단계를 포함한다.
또한 상기 a) 단계, b) 단계, c) 단계 및 d) 단계는 상기 어드레스에 의해 순차적으로 선택되는 검출 셀에 대하여 이루어지는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하 기로 한다.
도 2는 본 발명의 일실시예에 따른 셀프 리프레쉬 주기 제어 회로의 블록도이다. 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 셀프 리프레쉬 주기 제어 회로는, 검출 셀의 커패시터에 충전된 전압이 기준 전압 이하로 떨어지는 것을 검출하여 검출신호(DET0, DET1, DET2, ...)를 출력하는 복수의 검출부(100)와 복수의 검출부(100)의 검출신호(DET0, DET1, DET2, ...) 중 가장 먼저 인에이블되는 검출신호에 의하여 셀프 리프레쉬 펄스(SELF_PULSE)를 발생하는 펄스 발생부(200)를 포함한다.
여기서 검출 셀의 커패시터에 충전된 전압(△V)은 검출 셀의 스토리지 노드(NODE A0, NODE A1, NODE A2,...)의 전압과 셀 플레이트 전압(VCP)의 차이다. 또한 기준 전압은 센스 앰프(도시되지 않음)가 감지할 수 있는 최소 감지 전압(VMIN)이다.
도 3은 도 2의 셀프 리프레쉬 주기 제어 회로에 사용하는 검출 셀의 배치도를 도시한 도면이다. 도 3에 도시된 바와 같이, 셀프 리프레쉬 주기 제어 회로에 사용하는 검출 셀은 워드라인(WL)이 인에이블 되면 동시에 턴온되는 복수의 더미 셀인 것이 바람직하다.
검출 셀로 사용되는 더미 셀은 하나의 단위 셀만 사용하여도 무방하지만 본 실시예에서는 더미 셀의 커패시터에 충전된 전압(△V)을 직접 검출하여 주기를 결정하는것이므로 검출 셀로 사용되는 더미 셀이 많을수록 바람직하다. 검출 셀로 사 용되는 더미 셀의 개수는 실험 결과에 의해 안정적으로 리프레쉬 동작을 수행할 수 있는 범위 내에서 적절하게 선택될 수 있다. 또한 셀프 리프레쉬 주기 제어 회로에 사용되는 워드라인은 뱅크당 하나 이상인 것이 바람직하다.
한편 본 실시예에서 검출 셀은 더미 셀을 이용하는 경우를 예시하였지만 이에 한정되지 않으며, 셀프 리프레쉬 주기 제어 회로에 사용될 셀을 추가적으로 생성하여 사용할 수도 있다.
도 4는 도 2의 셀프 리프레쉬 주기 제어 회로의 상세 회로도이다. 도 4에 도시된 바와 같이, 상기 검출부는 인에이블 제어신호(EN_CTRL)에 의해 구동되며, 검출 셀의 스토리지 노드(NODE A0)의 전압(VSN)을 최소 감지 전압(VMIN)만큼 전압 강하시킨 전압과 검출 셀의 셀 플레이트 전압(VCP)을 비교하여 검출신호(DET0)를 출력하는 차동 증폭기(110), 리셋 신호(RST)에 의해 차동 증폭기(110)의 출력단(노드 B)을 초기화시키는 초기화 회로(120) 및 차동 증폭기(110)의 출력을 래치시키는 래치(130)를 포함한다.
여기서 검출 셀의 커패시터에 충전된 전압(△V)은 검출 셀의 스토리지 노드(NODE A0) 전압(VSN)과 셀 플레이트 전압(VCP) 차이이다. 따라서, 검출 셀의 스토리지 노드(NODE A0)의 전압(VSN)을 최소 감지 전압(VMIN)만큼 전압 강하시킨 전압과 검출 셀의 셀 플레이트 전압(VCP)을 비교하여 검출 셀의 커패시터에 충전된 전압(△V)과 최소 감지 전압(VMIN)의 비교 결과를 얻을 수 있다.
차동 증폭기(110)는 드레인에 전원전압(VCC)이 인가되고 게이트가 공통연결 되는 NMOS 트랜지스터(N1,N2), 게이트에 검출 셀의 스토리지 노드(NODE A0)의 전압(VSN)을 최소 감지 전압(VMIN)만큼 전압 강하시킨 전압과 셀의 셀 플레이트 전압(VCP)이 각각 입력되고, NMOS 트랜지스터(N1,N2)의 소스에 각각 연결되는 NMOS 트랜지스터(N3,N4) 및 게이트에 인에이블 제어신호(EN_CTRL)가 인가되고 소스에 접지전압이 인가되며 드레인에 NMOS 트랜지스터(N3,N4)의 소스가 공통 연결되는 NMOS 트랜지스터(N5)를 포함하여 구성될 수 있다.여기서 NMOS 트랜지스터(N2)는 게이트와 소스가 연결된다.
또한 차동 증폭기(110)는 NMOS 트랜지스터(N1)의 소스와 NMOS 트랜지스터(N3)의 드레인의 연결 노드에 연결되는 인버터(INV1)가 포함한다.
초기화 회로(120)는 드레인에 동작전원(VCC)이 인가되고 게이트에 리셋 신호(RST)가 입력되며 소스에 차동 증폭기(110)의 출력단(노드 B), 즉 인버터(INV1)의 출력단이 연결되는 NMOS 트랜지스터(N6)를 포함한다. 여기서 리셋 신호(RST)는 반도체 메모리의 파워업(Power Up) 동작 구간 등에서 본 실시예의 셀프 리프레쉬 주기 제어 회로의 노드(노드B)가 플로팅(floating)되는 경우 노드를 초기화시키는 기능을 수행한다.
래치(130)는 두 개의 인버터(INV2, INV3)의 입출력단이 서로 연결되는 구조를 가지는 것이 바람직하며 출력신호의 위상반전을 위하여 인버터(INV4)를 더 포함하는 것이 바람직하다.
상기 펄스 발생부(200)는 복수의 검출부의 검출신호(DET0, DET1, DET2, DET3,...)를 입력받아 가장 먼저 인에이블되는 검출신호(DET1)에 의해 머지(Merge) 검출신호(M)를 생성하는 검출신호머지부(210), 머지검출신호(M)를 소정시간만큼 지연시킨 머지검출지연신호(M_D)를 출력하는 지연부(220), 머지검출신호(M)와 머지검출지연신호(M_D)를 익스클루시브 오아 연산하여 셀프 리프레쉬 펄스(SELF_PULSE)를 생성하는 셀프 리프레쉬 펄스 발생부(230)를 포함한다.
여기서 머지검출신호(M)를 지연시키는 소정시간은 셀프 리프레쉬 펄스(SELF_PULSE) 폭 구간에 해당하는 시간인 것이 바람직하다.
검출신호머지부(210)는 복수의 검출기의 검출신호를 그룹핑(DET0,DET1; DET2,DET3;...)하여 낸드연산하는 복수의 낸드 게이트(ND1,ND2,...), 복수의 낸드 게이트(ND1,ND2,...)의 출력신호를 입력받아 노어연산하여 머지검출신호(M)로 출력하는 노어게이트(NR1)를 포함한다.
셀프 리프레쉬 펄스 발생부(230)는 머지검출신호(M)와 머지검출지연신호(M_D)를 입력받아 낸드연산하는 낸드게이트(ND3), 머지검출신호(M)와 머지검촐지연신호(M_D)의 위상을 반전시키는 제1 및 제2인버터(INV5,INV6), 제1 및 제2인버터(INV5,INV6)의 출력을 입력받아 낸드연산하는 낸드게이트(ND4), 제1낸드게이트(ND3)와 낸드게이트(ND4)의 출력을 입력받아 낸드연산하는 낸드게이트(ND5) 및 머지검출신호(M)와 낸드게이트(ND5)의 출력을 입력받아 노아연산하는 노어게이트(NR2)를 포함한다.
이하 본 발명의 일실시예에 따른 셀프 리프레쉬 주기 제어 회로의 동작을 설명한다.
먼저 검출기의 동작을 설명한다. 검출기가 검출 셀의 커패시터에 충전된 전압(△V)이 최소 감지 전압(VMIN) 이하로 떨어지는 것을 감지하기 위하여, 검출 셀의 스토리지 노드(NODE A0)의 전압(VSN)을 최소 감지 전압(VMIN) 만큼 전압 강하시켜 차동 증폭기(110)의 NMOS 트랜지스터(N3)의 게이트에 인가하고, 셀 플레이트 전압(VCP)을 NMOS 트랜지스터(N4)의 게이트에 인가한다. 전압 강하는 검출 셀의 스토리지 노드(NODE A0)와 접지전압(VSS) 사이에 위치하는 전압 분배 저항(R0, R1)을 이용하는 것이 바람직하다.
검출 셀의 커패시터에 충전된 전압(△V), 스토리지 노드(NODE A0)의 전압(VSN), 최소 감지 전압(VMIN), 셀 플레이트 전압(VCP) 및 NMOS 트랜지스터(N3)의 게이트에 인가되는 전압(VG)의 관계는 아래 수학식 1과 같다.
△V = VSN - VCP -> VCP = VSN - △V,
VG = VSN - VMIN
상기 수학식 1을 참조하면, 검출 셀의 커패시터에 충전된 전압(△V)과 최소 감지 전압(VMIN)의 비교 결과는 셀 플레이트 전압(VCP) 및 NMOS 트랜지스터(N3)의 게이트에 인가되는 전압(VG)의 비교로 얻어질 수 있다. 즉, 셀 플레이트 전압(VCP)이 NMOS 트랜지스터(N3)의 게이트에 인가되는 전압(VG)보다 큰 경우 검출 셀의 커패시터에 충전된 전압(△V)은 최소 감지 전압(VMIN)보다 작다.
검출기(100)의 차동 증폭기(110)는 셀 플레이트 전압(VCP)이 NMOS 트랜지스터(N3)의 게이트에 인가되는 전압(Vg)보다 큰 경우 "로우" 상태의 검출신호(DET0, DET1, DET2, DET3,...)를 출력한다. 따라서 검출기(100)는 셀 플레이트 전압(VCP) 및 NMOS 트랜지스터(N3)의 게이트에 인가되는 전압(VG)의 비교를 통하여 검출 셀의 커패시터에 충전된 전압(△V)이 최소 감지 전압(VMIN) 이하로 떨어지는 것을 감지할 수 있게 된다.
한편 검출 셀은 데이터 충전을 위해 사용하는 셀이 아니고 커패시터에 충전된 전압(△V)이 최소 감지 전압(VMIN) 이하로 떨어지는 것을 검출하기 위한 것이므로, 초기화 시에 "하이" 데이터를 입력하는 것이 바람직하다. 이하 아래에서는 4 개의 검출기가 각각 해당 검출 셀로부터 검출한 4 개의 검출신호(DET0, DET1, DET2, DET3)를 예시하여 펄스 발생부(200)의 동작을 설명한다.
"로우" 상태로 인에이블되는 순서는 검출신호(DET1), 검출신호(DET0), 검출신호(DET2) 및 검출신호(DET3) 순인 것으로 가정한다. 여기서 인에이블 되는 순서는 4 개의 검출 셀의 커패시터에 충전된 전압(△V)이 최소 감지 전압(VMIN) 이하로 떨어지는 순서와 같다.
도 5는 도 3의 펄스 발생기의 동작 설명을 위한 타이밍도이다. 도 5에 도시된 바와 같이, 스토리지 노드(NODE A1)의 커패시터에 충전된 전압(△V)은 포인트 B(POINT B)에서 최소 감지 전압(VMIN)과 같아진다. 따라서 해당 검출기는 이를 감지하여 검출신호(DET1)를 "로우"로 천이시킨다. 한편 도시되지는 않았지만, 포인트 A(POINT A)에서는 스토리지 노드(NODE A0)의 커패시터에 충전된 전압(△V)이 최소 감지 전압(VMIN)과 같아지며 해당 검출기는 이를 감지하여 검출신호(DET0)를 "로 우"로 천이시킴을 알 수 있다. 다른 검출신호(DET2, DET3)도 동일한 과정을 통해 "로우"로 천이된다.
검출신호머지부(210)는 검출신호(DET0,DET1,DET2,DET3) 중 가장 먼저 "로우"로 천이되는 신호, 즉 검출신호(DET1)에 의해 머지검출신호(M)을 "로우" 상태로 출력한다. 검출신호머지부(210)는 검출신호(DET0,DET1,DET2,DET3) 모두가 "하이" 상태로 천이될때 까지 머지검출신호(M)을 "로우" 상태로 유지할 수 있다. 이는 검출 셀의 커패시터가 펄스 발생기(200)의 리프레쉬 펄스 신호(SELF_PULSE)에 의하여 리프레쉬되어 다시 최소 감지 전압(VMIN) 이상의 전압을 충전하게 됨을 의미한다.
한편 셀프 리프레쉬 펄스 발생부(230)는 멀티검출신호(M)와 지연부(220)를 거친 멀티검출지연신호(M_D)를 논리 연산하여 멀티검출신호(M)와 멀티검출지연신호(M_D)의 지연차의 펄스 폭을 가지는 출력신호(M_EX)를 낸드게이트(ND5)를 통하여 출력한다.
이때 낸드게이트(ND5)의 출력신호(M_EX)는 멀티검출신호(M)가 "하이"에서 "로우"로 천이될 때뿐 아니라 "로우"에서 "하이"로 천이될 때에도 펄스가 존재한다. 노어게이트(NR2)는 멀티검출신호(M)과 낸드게이트(ND5)의 출력신호(M_EX)를노아연산하여 멀티검출신호(M)가 "하이"에서 "로우"로 천이되는 때에만 펄스가 존재하는 셀프 리프레쉬 펄스(SELF_PULSE)를 생성하여 출력한다.
셀프 리프레쉬 펄스(SELF_PULSE)는 리프레시 동작을 시작하는 시점을 제어하는 신호로 사용될 수 있다. 또한 셀프 리프레쉬 펄스(SELF_PULSE)는 리프레쉬의 주기를 산정하는 기준이 될 수 있다.
즉 본 발명의 일실시예에 따른 셀프 리프레쉬 주기 제어 회로는 복수의 검출 셀 중 가장 먼저 커패시터에 충전된 전압(△V)이 최소 감지 전압(VMIN)보다 떨어지는 검출 셀의 커패시터에 충전된 전압(△V)을 검출하여 셀프 리프레쉬 펄스(SELF_PULSE)를 생성한다. 따라서 본 발명의 일실시예에 따른 셀프 리프레쉬 주기 제어 회로는 종래 셀의 충전 능력을 고려하여 일정한 마진을 두고 설정한 리프레쉬 주기보다 긴 리프레쉬 주기를 설정할 수 있게 한다. 또한, 온도 변화 등에 따른 셀의 충전 능력의 변화에 적응하여 적절한 리프레쉬 주기를 설정할 수 있도록 한다.
도 6은 본 발명의 다른 실시예에 따른 셀프 리프레쉬 주기 제어 회로의 블록도이다. 도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 셀프 리프레쉬 주기 제어 회로는 도 3의 셀프 리프레쉬 주기 제어 회로가 검출부선택기를 더 포함하는 경우이다.
상기 검출부선택기(300)는 테스트 모드 신호(TM_ENABLE)와 어드레스 신호(ADDRESS)를 입력받아 복수의 검출부 중 어드레스 신호(ADDRESS)에 해당하는 검출부에 인에이블 제어신호(EN_CTRL1, EN_CTRL2, ENCTRL3,...)를 인가한다.
또한 검출부선택기(300)는 복수의 퓨즈를 구비하는 퓨즈 박스(310)를 더 포함할 수 있다. 이때 퓨즈 박스(310) 내의 퓨즈를 커팅(cutting)하여 인에이블 제어신호(EN_CTRL1, EN_CTRL2, ENCTRL3,...)를 "로우" 레벨로 인가할 수 있다.
본 발명의 다른 실시예에 따른 셀프 리프레쉬 주기 제어 회로는 검출 셀의 충전 능력이 기대치 이하로 떨어지는 경우 이를 검출 셀의 활용에서 제외 시키는 기능을 수행한다.
이하 검출선택기의 동작을 설명한다. 먼저 테스트 모드 신호(TM_ENABLE)가 인에이블 되면, 외부 어드레스(ADDRESS)를 디코딩하여 해당 검출기를 순차적으로 선택(해당 인에이블 제어신호를 "하이"로 인가함)한다. 그리고, 검출기의 검출신호에 의해 발생하는 셀프 리프레쉬 펄스(SELF_PULSE)의 주기를 테스트하여 리프레쉬 주기의 적정성을 확인한다. 이때 어드레스(ADDRESS)에 의해 선택된 검출기 이외의 다른 검출기는 동작하지 않도록 해당 인에이블 제어신호를 "로우" 상태로 인가한다.
한편 테스트 모드를 통해 부적절한 검출 셀로 판정되면, 퓨즈 박스(310)의 커팅한 퓨즈를 이용하여 해당 검출기에 "로우" 신호(ENABLE_F)을 인가하여 부적절한 검출 셀을 복수의 검출 셀로부터 제외시킬 수 있다. 부적절한 검출 셀의 판정은 셀프 리프레쉬 펄스를 기준으로 산정되는 리프레쉬 주기가 반도체 메모리가 요구하는 스펙에 적합한지 여부에 따라 이루어질 수 있다.
이상에서 설명한 바와 같이, 본 발명의 셀프 리프레쉬 주기 제어 회로 및 그 방법은 셀 전압을 직접 검출하여 셀프 리프레쉬 주기를 가변적으로 제어할 수 있기 때문에, 종래 셀의 충전 능력을 고려하여 일정한 마진을 가지고 오실레이터 등에 의해 생성되는 리프레쉬 주기보다 긴 리프레쉬 주기를 설정할 수 있게 하는 효과가 있다.
또한, 온도에 따라 리프레쉬 주기를 제어하는 별도의 회로 등이 없어도 온도 변화 등에 따른 셀의 충전 능력의 변화에 적응하여 적절한 리프레쉬 주기를 설정할 수 있도록 하는 효과가 있다.
또한 테스트 모드를 통해 부적절한 검출 셀을 셀프 리프레쉬 주기 제어 회로가 사용하는 검출 셀로부터 제외 시켜 리프레쉬 주기의 신뢰성을 확보할 수 있는 또 다른 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (31)

  1. 셀의 커패시터에 충전된 전압이 센스 앰프가 감지할 수 있는 최소 감지전압 이하로 떨어지는 것을 검출하여 검출신호를 출력하는 복수의 검출부;
    상기 복수의 검출부의 검출신호 중 가장 먼저 인에이블되는 검출신호에 의하여 셀프 리프레쉬 펄스를 발생하는 펄스 발생부;
    를 포함하는 셀프 리프레쉬 주기 제어 회로.
  2. 제 1 항에 있어서,
    상기 셀은 더미 셀인
    셀프 리프레쉬 주기 제어 회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 검출부는,
    상기 셀의 스토리지 노드 전압을 상기 최소 감지 전압만큼 전압 강하시킨 전압과 셀의 셀 플레이트 전압을 비교하여 상기 검출신호를 출력하는 차동 증폭기를 포함하는
    셀프 리프레쉬 주기 제어 회로.
  5. 제 4 항에 있어서, 상기 검출부는,
    인에이블 제어신호에 의해 구동되는
    셀프 리프레쉬 주기 제어 회로.
  6. 제 4 항에 있어서,
    상기 검출부는 ,
    리셋 신호에 의해 상기 차동 증폭기의 출력단을 초기화시키는 초기화 회로를 더 포함하는
    셀프 리프레쉬 주기 제어 회로.
  7. 제 4 항에 있어서,
    상기 검출부는
    상기 차동 증폭기의 출력을 래치시키는 래치를 더 포함하는
    셀프 리프레쉬 주기 제어 회로.
  8. 제 1 항에 있어서,
    상기 펄스 발생부는,
    상기 복수의 검출부의 검출신호를 입력받아 가장 먼저 인에이블되는 검출신호에 의해 머지(Merge)검출신호를 생성하는 검출신호머지부;
    상기 머지검출신호를 소정시간만큼 지연시킨 머지검출지연신호를 출력하는 지연부; 및
    상기 머지검출신호와 상기 머지검출지연신호를 익스클루시브 오아 연산하여 상기 셀프 리프레쉬 펄스를 생성하는 셀프 리프레쉬 펄스 발생부;를 포함하는
    셀프 리프레쉬 주기 제어 회로.
  9. 제 8 항에 있어서,
    상기 검출신호머지부는,
    상기 복수의 검출기의 검출신호를 그룹핑하여 낸드연산하는 복수의 낸드 게 이트;
    상기 복수의 낸드 게이트의 출력신호를 입력받아 노어연산하여 상기 머지검출신호로 출력하는 노어게이트를 포함하는
    셀프 리프레쉬 주기 제어 회로.
  10. 제 8 항에 있어서,
    상기 소정시간은 상기 셀프 리프레쉬 펄스 폭 구간에 해당하는 시간인
    셀프 리프레쉬 주기 제어 회로.
  11. 제 8 항에서 있어서,
    상기 셀프 리프레쉬 펄스 발생부는,
    상기 머지검출신호와 상기 머지검출지연신호를 입력받아 낸드연산하는 제1낸드게이트,
    상기 머지검출신호와 머지검촐지연신호의 위상을 반전시키는 제1 및 제2인버터,
    상기 제1 및 제2인버터의 출력을 입력받아 낸드연산하는 제2낸드게이트,
    상기 제1낸드게이트와 제2낸드게이트의 출력을 입력받아 낸드연산하는 제3낸드게이트, 및
    상기 머지검출신호와 상기 제3낸드게이트의 출력을 입력받아 노아연산하는 노어게이트를 포함하는
    셀프 리프레쉬 주기 제어 회로.
  12. 제 5 항에 있어서,
    테스트 모드 신호와 어드레스 신호를 입력받아 복수의 검출부 중 상기 어드레스 신호에 해당하는 검출부에 상기 인에이블 제어신호를 인가하는 검출부선택기를 더 포함하는
    셀프 리프레쉬 주기 제어 회로.
  13. 제 12 항에 있어서,
    상기 검출부선택기는,
    복수의 퓨즈를 구비하는 퓨즈 박스를 포함하며,
    상기 퓨즈를 커트하여 상기 인에이블 제어신호를 로우 레벨로 인가하는
    셀프 리프레쉬 주기 제어 회로.
  14. a) 복수의 검출 셀의 커패시터에 충전된 전압이 센스 앰프가 감지할 수 있는 최소 감지 전압 이하로 떨어지는 것을 검출하여 복수의 검출신호로 출력하는 단계;
    b) 상기 복수의 검출신호 중 가장 먼저 인에이블되는 검출신호에 의하여 셀프 리프레쉬 펄스를 발생하는 단계;
    를 포함하는 셀프 리프레쉬 주기 제어 방법.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 a) 단계는,
    상기 검출 셀의 스토리지 노드 전압을 최소 감지 전압만큼 전압 강하시킨 전압과 상기 검출 셀의 셀 플레이트 전압을 비교하여 상기 검출신호를 출력하는 단계를 포함하는
    셀프 리프레쉬 주기 제어 방법.
  17. 제 16 항에 있어서,
    상기 a) 단계는 상기 검출신호를 래치시켜 출력하는 단계를 포함하는
    셀프 리프레쉬 주기 제어 방법.
  18. 제 14 항에 있어서,
    상기 b) 단계는,
    b1) 상기 복수의 검출신호를 입력받아 가장 먼저 인에이블되는 검출신호에 의해 머지검출신호를 생성하는 단계,
    b2) 상기 머지검출신호를 소정시간만큼 지연시켜 머지검출지연신호로 출력하는 단계, 및
    b3) 상기 머지검출신호와 상기 머지검출지연신호를 익스클루시브 오아 연산하여 상기 셀프 리프레쉬 펄스를 생성하는 단계를 포함하는
    셀프 리프레쉬 주기 제어 방법.
  19. 제 18 항에 있어서,
    상기 b1) 단계는
    상기 복수의 검출신호를 그룹핑하여 복수의 낸드연산을 하는 단계와
    상기 낸드연산한 복수의 출력신호를 입력받아 노어연산하여 상기 머지검출신호로 출력하는 단계를 포함하는
    셀프 리프레쉬 주기 제어 방법.
  20. 제 18 항에 있어서,
    상기 b2) 단계는,
    상기 머지검출신호를 상기 셀프 리프레쉬 펄스 폭 만큼 지연시켜 머지검출지연신호로 출력하는 단계를 포함하는
    셀프 리프레쉬 주기 제어 방법.
  21. 제 18 항에 있어서,
    상기 b3) 단계는,
    상기 머지검출신호와 상기 머지검출지연신호를 입력받아 제1낸드연산하는 단계,
    상기 머지검출신호와 머지검출지연신호의 위상을 반전시키는 단계,
    반전된 머지검출신호와 반전된 머지검출지연신호를 입력받아 제2낸드연산하는 단계,
    제1낸드연산한 신호와 제2낸드연산한 신호를 입력받아 제3낸드연산하는 단계, 및
    상기 머지검출신호와 제3낸드연산한 신호를 입력받아 노아연산하여 상기 셀 프 리프레쉬 펄스로 출력하는 단계를 포함하는
    셀프 리프레쉬 주기 제어 방법.
  22. a) 테스트 모드 신호와 어드레스 신호를 입력받아 어드레스 신호에 대응되는 인에이블 제어신호를 출력하는 단계;
    b) 복수의 검출 셀 중 상기 인에이블 제어신호에 의해 선택된 검출 셀의 커패시터에 충전된 전압이 기준 전압 이하로 떨어지는 것을 검출하여 검출신호로 출력하는 단계; 및
    c) 상기 검출신호에 의하여 셀프 리프레쉬 펄스를 발생하는 단계;
    를 포함하는 셀프 리프레쉬 주기 제어 방법.
  23. 제 22 항에 있어서,
    d) 상기 셀프 리프레쉬 펄스로 판정되는 리프레쉬 주기에 따라 커팅된 퓨즈를 이용하여 상기 인에이블 제어신호를 디스에이블 상태로 인가하는 단계를 더 포함하는
    셀프 리프레쉬 주기 제어 방법.
  24. 제 23 항에 있어서,
    상기 a) 단계, b) 단계, c) 단계 및 d) 단계는 상기 어드레스에 의해 순차적으로 선택되는 검출 셀에 대하여 이루어지는
    셀프 리프레쉬 주기 제어 방법.
  25. 제 22 항에 있어서,
    상기 b) 단계는,
    상기 검출 셀의 커패시터를 '하이' 데이터 전압으로 충전하는 단계를 포함하는
    셀프 리프레쉬 주기 제어 방법.
  26. 제 22 항에 있어서,
    상기 b) 단계에서
    상기 기준 전압은 센스 앰프가 감지할 수 있는 최소 감지 전압인
    셀프 리프레쉬 주기 제어 방법.
  27. 제 26 항에 있어서,
    상기 b) 단계는,
    상기 검출 셀의 스토리지 노드 전압을 최소 감지 전압만큼 전압 강하시킨 전압과 상기 검출 셀의 셀 플레이트 전압을 비교하여 상기 검출신호를 출력하는 단계를 포함하는
    셀프 리프레쉬 주기 제어 방법.
  28. 복수의 더미 셀;
    상기 복수의 더미 셀 각각에 연결되고 상기 더미 셀의 스토리지 노드 전압을 센스 앰프가 감지할 수 있는 최소 감지 전압 이하로 떨어지는 것을 검출하는 복수의 검출부; 및
    상기 복수의 검출부의 출력 신호에 응답하여 셀프 리프레쉬 펄스를 출력하는 펄스 발생부
    를 포함하는 셀프 리프레쉬 주기 제어 회로.
  29. 제 28 항에 있어서,
    상기 검출부는,
    상기 더미 셀의 스토리지 노드 전압을 센스 앰프가 감지할 수 있는 최소 감지 전압만큼 전압 강하시킨 전압과 셀의 셀 플레이트 전압을 비교하여 출력하는 차동 증폭기를 포함하는
    셀프 리프레쉬 주기 제어 회로.
  30. 제 28 항에 있어서,
    상기 펄스 발생부는,
    상기 복수의 검출부의 출력 신호를 입력받아 가장 먼저 인에이블되는 출력 신호에 의해 머지(Merge)검출신호를 생성하는 검출신호머지부;
    상기 머지검출신호를 소정시간만큼 지연시킨 머지검출지연신호를 출력하는 지연부; 및
    상기 머지검출신호와 상기 머지검출지연신호를 익스클루시브 오아 연산하여 상기 셀프 리프레쉬 펄스를 생성하는 셀프 리프레쉬 펄스 발생부;를 포함하는
    셀프 리프레쉬 주기 제어 회로.
  31. 제 28 항에 있어서,
    테스트 모드 신호와 어드레스 신호를 입력받아 복수의 검출부 중 상기 어드레스 신호에 해당하는 검출부에 인에이블 제어신호를 인가하는 검출부선택기를 더 포함하며,
    상기 검출부는 상기 인에이블 제어신호에 의해 구동되는
    셀프 리프레쉬 주기 제어 회로.
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