KR100640780B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 셀프 리프레시 경로 및 내부전압 생성 블럭에 관한 것이다. 본 발명은 셀프 리프레시 모드에서의 불필요한 DC 전류 소모를 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 셀프 리프레시 신호에 응답하여 기본 주기 신호 및 그의 분주 신호를 생성하고, 상기 기본 주기 신호 및 그의 분주 신호를 이용하여 셀프 리프레시 요청신호를 생성하기 위한 셀프 리프레시 요청신호 생성수단; 상기 기본 주기 신호 및 그의 분주 신호에 응답하여 내부전압 발생 제어신호를 생성하기 위한 내부전압 발생 제어신호 생성수단; 및 상기 내부전압 발생 제어신호에 응답하여 내부전압을 생성하기 위한 내부전압 발생수단을 구비하는 반도체 메모리 소자가 제공된다.
반도체 메모리, 셀프 리프레시, 분주기, 내부전압 발생기, 내부전압 발생 제어신호

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 블럭 다이어그램.
도 2는 상기 도 1의 셀프 리프레시 요청신호 생성부(100)의 구현예를 나타낸 블럭 다이어그램.
도 3은 상기 도 2의 펄스 발생기의 구현예를 나타낸 회로도.
도 4는 상기 도 1의 내부전압 발생 제어신호 생성부의 구현예를 나타낸 회로도.
도 5는 상기 도 2 내지 도 4에 개시된 신호의 타이밍 다이어그램.
도 6은 내부전압 발생 제어신호를 내부전압 발생기에 적용한 적용예를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
100 : 셀프 리프레시 요청신호 생성부
200 : 내부전압 발생 제어신호 생성부
300 : 내부전압 발생부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 셀프 리프레시 경로 및 내부전압 생성 블럭에 관한 것이다.
일반적으로, 반도체 메모리 소자의 고집적화에 따른 셀 사이즈의 축소와 저전력 소모 요구에 따라 동작전압이 점점 더 낮아지고 있다. 한편 DRAM의 경우, 동작 전압(흔히, 코어전압(Vcore)이라고 함) 뿐만 아니라, 내부 동작에 사용되는 고전위전압(Vpp), 백바이어스 전압(Vbb), 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp) 등의 전압은 소자 내부에서 생성해야 한다.
이러한 내부전원을 발생시키기 위하여 반도체 메모리 소자 내부에 내부전압 발생회로를 두고 있으며, 이러한 내부전압 발생회로는 안정한 레벨의 내부전압을 일정하게 공급할 수 있도록 설계된다.
통상의 내부전압 발생회로는 외부로부터 공급되거나 소자 내부에서 생성된 정전압원인 기준전압(Vref)을 이용하여 코어전압(Vcore) 및 주변회로전압(Vperi)을 생성하고, 코어전압(Vcore)을 이용하여 각각의 전압발생기에서 다시 고전위전압(Vpp), 백바이어스 전압(Vbb), 비트라인 프리차지 전압(Vblp) 및 셀 플레이트 전압(Vcp)을 생성한다.
한편, 반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라 지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 과정을 리프레시라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 셀의 데이터를 센싱하여 증폭시킨 후 셀에 재기록하는 방식으로 행해진다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.
리프레시 모드에는 노말 동작 중에 특정 조합의 커맨드 신호를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레시를 수행하는 오토 리프레시 모드와, 노말 동작을 하지 않을 때 예컨대, 파워다운 모드에서 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시 모드가 있다. 오토 리프레시 모드와 셀프 리프레시 모드는 모두 커맨드를 받은 후 내부 카운터로부터 어드레스를 생성하여 수행되며, 요청이 들어올 때마다 이 어드레스가 순차적으로 증가하게 된다.
셀프 리프레시 모드에서도 일정 주기마다 셀프 리프레시 요청에 의해 카운팅되는 내부 어드레스에 의해 워드라인에 대한 액티브/프리차지 동작이 진행되어야 한다. 그런데, 종래에는 셀프 리프레시 모드에서 한번의 셀프 리프레시 요청에 의해 액티브/프리차지 동작이 수행된 후 다음 셀프 리프레시 요청에 의해 다시 액티브 동작이 수행될 때까지 계속해서 내부전압이 공급되면서 불필요한 DC 전류 소모를 유발하는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 셀프 리프레시 모드에서의 불필요한 DC 전류 소모를 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 셀프 리프레시 신호에 응답하여 기본 주기 신호 및 그의 분주 신호를 생성하고, 상기 기본 주기 신호 및 그의 분주 신호를 이용하여 셀프 리프레시 요청신호를 생성하기 위한 셀프 리프레시 요청신호 생성수단; 상기 기본 주기 신호 및 그의 분주 신호에 응답하여 내부전압 발생 제어신호를 생성하기 위한 내부전압 발생 제어신호 생성수단; 및 상기 내부전압 발생 제어신호에 응답하여 내부전압을 생성하기 위한 내부전압 발생수단을 구비하는 반도체 메모리 소자가 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 블럭 다이어그램이다.
도 1을 참조하면, 본 실시예에 따른 반도체 메모리 소자는, 셀프 리프레시 신호(sref)에 응답하여 기본 주기 신호(f1) 및 그의 분주 신호(f2, …, fn)를 생성하고, 기본 주기 신호(f1) 및 분주 신호(f2, …, fn)를 이용하여 셀프 리프레시 요청신호(sref_req)를 생성하기 위한 셀프 리프레시 요청신호 생성부(100)와, 기본 주기 신호(f1) 및 분주 신호(f2, …, fn)에 응답하여 내부전압 발생 제어신호(vgen_ctrl)를 생성하기 위한 내부전압 발생 제어신호 생성부(200)와, 내부전압 발생 제어신호(vgen_ctrl)에 응답하여 내부전압(Vint)을 생성하기 위한 내부전압 발생부(300)를 구비한다.
여기서, 내부전압 발생부(300)의 입력 전압(Vin)은 기준전압(Vref)일 수도 있고, 기준전압(Vref)을 이용하여 생성한 코어전압(Vcore) 등일 수도 있다.
도 2는 상기 도 1의 셀프 리프레시 요청신호 생성부(100)의 구현예를 나타낸 블럭 다이어그램이다.
도 2를 참조하면, 셀프 리프레시 요청신호 생성부(100)는, 셀프 리프레시 신호(sref)를 입력 받아 기본 주기 신호(f1)를 생성하기 위한 단위 딜레이 링 오실레이터(10)와, 기본 주기 신호(f1)에 대해 일정 배율로 주기가 증가된 적어도 하나의 분주 신호를 생성하기 위한 주파수 분주부(20)와, 기본 주기 신호(f1) 및 분주 신호를 입력 받아 주기적으로 펄싱하는 셀프 리프레시 요청신호(sref_req)를 생성하기 위한 펄스 발생기(30)를 구비한다.
여기서, 주파수 분주부(20)는 기본 주기 신호(f1)를 2분주하여 기본 주기 신호(f1)에 비해 주기가 2배로 증가된 제1 분주 신호(f2)를 생성하기 위한 제1 주파수 분주기(22)와, 제1 분주 신호(f2)를 2분주하여 기본 주기 신호(f1)에 비해 주기 가 4배로 증가된 제2 분주 신호(f3)를 생성하기 위한 제2 주파수 분주기(24)를 구비한다.
도 3은 상기 도 2의 펄스 발생기(30)의 구현예를 나타낸 회로도이다.
도 3을 참조하면, 펄스 발생기(30)는, 기본 주기 신호(f1), 제1 분주 신호(f2), 제2 분주 신호(f3)를 입력으로 하는 낸드 게이트(NAND1)와, 낸드 게이트(NAND1)의 출력신호를 입력으로 하는 인버터(INV1)와, 인버터(INV1)의 출력신호를 일정 시간 동안 반전지연시키기 위한 반전지연부(32)와, 인버터(INV1)의 출력신호 및 반전지연부(32)의 출력신호를 입력으로 하는 낸드 게이트(NAND2)와, 낸드 게이트(NAND2)의 출력신호를 입력으로 하여 셀프 리프레시 요청신호(sref_req)를 출력하기 위한 인버터(INV2)를 구비한다.
한편, 반전지연부(32)는 원하는 지연시간(셀프 리프레시 요청신호(sref_req)의 펄스폭에 해당함)에 대응하는 홀수개의 인버터로 구현된다.
도 4는 상기 도 1의 내부전압 발생 제어신호 생성부(200)의 구현예를 나타낸 회로도이다.
도 4를 참조하면, 내부전압 발생 제어신호 생성부(200)는, 기본 주기 신호(f1), 제1 분주 신호(f2), 제2 분주 신호(f3)를 입력으로 하는 낸드 게이트(NAND3)와, 낸드 게이트(NAND3)의 출력신호를 입력으로 하는 인버터(INV3)와, 기본 주기 신호의 반전신호(/f1), 제1 분주 신호의 반전신호(/f2), 제2 분주 신호의 반전신호(/f3)를 입력으로 하는 낸드 게이트(NAND4)와, 낸드 게이트(NAND4)의 출력신호를 입력으로 하는 인버터(INV4)와, 인버터 INV3 및 INV4의 출력신호를 입력으로 하는 노아 게이트(NOR1)와, 노아 게이트(NOR1)의 출력신호를 입력으로 하여 내부전압 발생 제어신호(vgen_ctrl)를 출력하기 위한 인버터(INV5)를 구비한다.
도 5는 상기 도 2 내지 도 4에 개시된 신호의 타이밍 다이어그램으로서, 이하 이를 참조하여 본 실시예에 따른 반도체 메모리 소자의 동작을 설명한다.
우선, 셀프 리프레시 커맨드가 인가되면 셀프 리프레시 신호(sref)가 논리레벨 하이로 활성화된다.
이어서, 셀프 리프레시 요청신호 생성부(100)의 단위 딜레이 링 오실레이터(10)는 셀프 리프레시 신호(sref)를 받아 기본 주기 신호(f1)를 생성하며, 제1 및 제2 주파수 분주기는 기본 주기 신호(f1)에 비해 2배 및 4배의 주기를 갖는 제1 및 제2 분주신호(f2 및 f3)를 생성한다.
다음으로, 펄스 발생기(30)는 기본 주기 신호(f1)와 제1 및 제2 분주신호(f2 및 f3)를 받아서 기본 주기 신호(f1)의 4주기 마다 주기적으로 펄싱하는 셀프 리프레시 요청신호(sref_req)를 생성한다.
한편, 상기 도 4를 참조하여, 내부전압 발생 제어신호 생성부(200)의 동작을 살펴보자.
우선, 셀프 리프레시 신호(sref)가 활성화되기 전에는 기본 주기 신호(f1), 제1 분주 신호(f2), 제2 분주 신호(f3)가 모두 논리레벨 로우이므로 내부전압 발생 제어신호(vgen_ctrl)는 논리레벨 하이로 활성화된 상태를 유지할 것이다.
한편, 셀프 리프레시 신호(sref)가 논리레벨 하이로 활성화되면 내부전압 발생 제어신호(vgen_ctrl)는 기본 주기 신호(f1)의 반주기 동안 논리레벨 하이로 활 성화된 상태를 유지하다가 기본 주기 신호(f1)의 폴링 에지에서 논리레벨 로우로 비활성화된다.
이후, 기본 주기 신호(f1), 제1 분주 신호(f2), 제2 분주 신호(f3)가 모두 같은 레벨을 가지지 않는 구간에서는 내부전압 발생 제어신호(vgen_ctrl)는 계속하여 논리레벨 로우로 비활성화된 상태를 유지하다가, 다음 셀프 리프레시 요청신호(sref_req)가 펄싱하는 시점으로부터 기본 주기 신호(f1)의 반주기 전에 기본 주기 신호(f1), 제1 분주 신호(f2), 제2 분주 신호(f3)가 모두 논리레벨 로우가 되면 다시 논리레벨 하이로 활성화된다.
이와 같은 동작은 주기적으로 반복되므로, 결국 내부전압 발생 제어신호(vgen_ctrl)는 셀프 리프레시 요청신호(sref_req)가 펄싱한 이후 기본 주기 신호(f1)의 반주기까지만 활성화되고, 이후 비활성화 상태를 유지하다가 셀프 리프레시 요청신호(sref_req)가 펄싱하는 시점으로부터 기본 주기 신호(f1)의 반주기 전부터 다시 활성화된다.
한편, 셀프 리프레시 신호(sref)가 논리레벨 로우로 비활성화되면, 즉 셀프 리프레시 모드를 탈출하는 경우, 기본 주기 신호(f1), 제1 분주 신호(f2), 제2 분주 신호(f3)가 모두 논리레벨 로우 상태이므로 내부전압 발생 제어신호(vgen_ctrl)는 논리레벨 하이로 활성화 상태를 유지하게 된다.
즉, 내부전압 발생 제어신호(vgen_ctrl)는 실질적인 리프레시 동작이 진행되는 단일 리프레시 구간의 초기 구간과, 다음 리프레시 동작을 준비하기 위한 해당 리프레시 구간의 말기 구간에 활성화된다.
이와 같은 내부전압 발생 제어신호(vgen_ctrl)를 내부전압 발생부(300)의 인에이블 신호로 사용하면 내부전압(Vint)이 불필요한 구간에서 내부전압(Vint) 생성 자체가 차단되므로 셀프 리프레시 동작시의 불필요한 DC 전류의 소모를 최소화할 수 있다.
실질적으로, 셀프 리프레시 모드에서 필요한 내부전압은 코어전압(Vcore), 고전위전압(Vpp) 등이며, 도 6에 내부전압 발생 제어신호(vgen_ctrl)를 내부전압 발생기에 적용한 적용예를 도시하였다.
도 4에 도시된 회로는 고전위전압(Vpp) 발생기의 일부인 Vpp 검출기이다.
도시된 Vpp 검출기는 고전위전압(Vpp)단과 접지전압(Vss)단 사이에 직렬로 접속되어 고전위전압(Vpp)을 일정 비율로 분배하여 Vpp 기준전압(Vpp_ref)을 출력하기 위한 저항 R1 및 R2와, Vpp 기준전압(Vpp_ref) 및 코어 기준전압(Vrefc)을 게이트 입력으로 하는 입력 NMOS 트랜지스터 MN2 및 MN3와, 입력 NMOS 트랜지스터 MN2 및 MN3와 접지전압(Vss)단 사이에 접속되며 내부전압 발생 제어신호(vgen_ctrl)를 게이트 입력으로 하는 바이어스 NMOS 트랜지스터(MN1)와, 입력 NMOS 트랜지스터 MN2에 흐르는 전류를 출력단(T)에 미러링하기 위한 전류 미러를 구성하는 PMOS 트랜지스터 MP1 및 MP2와, 출력단(T)에 걸린 신호를 반전시켜 Vpp 감지신호(ppe)를 출력하기 위한 인버터(INV6)를 구비한다.
상기와 같은 회로에서 내부전압 발생 제어신호(vgen_ctrl)가 바이어스 NMOS 트랜지스터(MN1)를 제어하기 때문에 내부전압 발생 제어신호(vgen_ctrl)가 논리레벨 로우로 비활성화 되면 전체 회로가 동작하지 않게 되고, 이에 따라 고전위전압(Vpp)이 생성되지 않게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 주파수 분주부(20)를 2개의 주파수 분주기(22, 24)로 구현하는 경우를 일례로 들어 설명하였으나, 주파수 분주기를 3개 이상 사용하는 경우에도 본 발명은 적용되며, 각 분주기의 분주비 역시 변경 가능하다.
전술한 본 발명은 셀프 리프레시 모드에서의 불필요한 전류 소모를 DC 전류의 소모를 최소화할 수 있으며, 이로 인하여 반도체 메모리 소자의 전력 소모를 크게 줄이는 효과를 기대할 수 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 셀프 리프레시 신호에 응답하여 기본 주기 신호 및 그의 분주 신호를 생성하고, 상기 기본 주기 신호 및 그의 분주 신호를 이용하여 셀프 리프레시 요청신호를 생성하기 위한 셀프 리프레시 요청신호 생성수단;
    상기 기본 주기 신호 및 그의 분주 신호에 응답하여 내부전압 발생 제어신호를 생성하기 위한 내부전압 발생 제어신호 생성수단; 및
    상기 내부전압 발생 제어신호에 응답하여 내부전압을 생성하기 위한 내부전압 발생수단을 구비하며,
    상기 셀프 리프레시 요청신호 생성수단은,
    상기 셀프 리프레시 신호를 입력 받아 상기 기본 주기 신호를 생성하기 위한 단위 딜레이 링 오실레이터와, 상기 기본 주기 신호에 대해 일정 배율로 주기가 증가된 적어도 하나의 상기 분주 신호를 생성하기 위한 주파수 분주부와, 상기 기본 주기 신호 및 적어도 하나의 분주 신호를 입력받아 주기적으로 펄싱하는 상기 셀프 리프레시 요청신호를 생성하기 위한 펄스 발생기를 구비하고,
    상기 내부전압 발생 제어신호 생성수단은,
    상기 기본 주기 신호 및 상기 적어도 하나의 분주 신호를 입력으로 하는 제1 낸드 게이트와, 상기 제1 낸드 게이트의 출력신호를 입력으로 하는 제1 인버터와, 상기 기본 주기 신호의 반전신호 및 상기 분주신호의 반전신호를 입력으로 하는 제2 낸드 게이트와, 상기 제2 낸드 게이트의 출력신호를 입력으로 하는 제2 인버터와, 상기 제1 및 제2 인버터의 출력신호를 입력으로 하는 노아 게이트와, 상기 노아 게이트 출력신호를 입력으로 하여 상기 내부전압 발생 제어신호를 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
KR1020030098443A 2003-12-29 2003-12-29 반도체 메모리 소자 KR100640780B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100616199B1 (ko) * 2004-12-06 2006-08-25 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 발생 제어회로 및 방법
KR100649973B1 (ko) * 2005-09-14 2006-11-27 주식회사 하이닉스반도체 내부 전압 발생 장치
US7957213B2 (en) * 2006-02-09 2011-06-07 Hynix Semiconductor, Inc. Semiconductor memory apparatus
KR100738959B1 (ko) * 2006-02-09 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법
KR100800145B1 (ko) * 2006-05-22 2008-02-01 주식회사 하이닉스반도체 셀프 리프레쉬 주기 제어 회로 및 그 방법
TWI447741B (zh) * 2010-07-29 2014-08-01 Winbond Electronics Corp 動態隨機存取記憶體單元及其資料更新方法
KR101933636B1 (ko) 2012-08-28 2018-12-28 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
CN103730152B (zh) * 2012-10-16 2016-10-05 华邦电子股份有限公司 储存媒体及其控制方法
US11894041B2 (en) * 2020-12-01 2024-02-06 SK Hynix Inc. Electronic devices executing refresh operation based on adjusted internal voltage

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0149225B1 (ko) * 1994-12-28 1998-12-01 김광호 전력소모를 절감하기 위한 직류전압 발생회로
KR100276386B1 (ko) * 1997-12-06 2001-01-15 윤종용 반도체메모리장치의리프레시방법및회로
JP2000187981A (ja) * 1998-12-22 2000-07-04 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100381966B1 (ko) * 1998-12-28 2004-03-22 주식회사 하이닉스반도체 반도체메모리장치및그구동방법
JP4804609B2 (ja) * 2000-02-16 2011-11-02 富士通セミコンダクター株式会社 セルアレイ電源の上昇を防止したメモリ回路
KR100631935B1 (ko) * 2000-06-30 2006-10-04 주식회사 하이닉스반도체 반도체 메모리 장치의 셀프 리프레시 회로
JP2003317473A (ja) * 2002-04-15 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置

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