TWI290715B - Semiconductor memory device saving power during self refresh operation - Google Patents

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TWI290715B
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Description

1290715 九、發明說明： 【發明所屬之技術領域】 ， 本發明係關於一種半導體記憶體裝置；更詳而言之’ 本發明係關於一種在再新操作期間具有省電能力之半導體 - 記憶體裝置。 【先前技術】 一般而言，半導體記憶體裝置中操作電源供應電壓隨 著半導體記憶體裝置中電路之積體化趨勢而變得愈來愈低 ，其所需之功率亦較少。 φ 在所用記憶體爲一動態隨機存取記憶體（DRAM)時’核 心電壓 Vcore、高電壓 Vpp、背偏（back-biased)電壓、位元 線預充電壓Vblp及胞板電壓Vcp等各種內部電源功率電壓 應在其中產生。 因此，DRAM包含一內部功率產生電路，用以產生各 種不同內部電源供應電壓。 內部功率產生電路藉使用參考電壓Vref而產生核心電 壓Vcore及一週期電壓Vperi，並亦利用核心電壓Vcore而 馨 產生咼電壓Vpp、背偏電壓Vbb、位元線預充電壓Vblp及 胞板電壓V c p。 同時，DRAM中一記憶胞由一電晶體及一電容，該電 容在DRAM動作時需加充電及放電。然而，電容中電荷量 隨時間而減少，故DRAM中記憶胞須週期性再新，以維持 其中資料內容的存在，其中一保留時間定義作記憶胞在不 需更新動作之條件下可維持其資料的最長時間。 1290715 在保留時間內，再新操作至少須執行一次，其係藉選 擇一字元線並在資料被放大後再寫入資料至該字元線之記 憶胞中的方式爲之。DRAM中每一字元線係藉增加一位址 計數器產生之一內部位址的方式選擇之，以使DRAM中所 有記憶胞皆可受再新。 再新操作有兩種，依DRAM動作模式而定，其中一種 爲自動再新操作，另一種則爲自我再新操作；後者在當 DRAM不在正常模式中時操作，也就DRAM不執行資料存 取操作，而前者則在DRAM處於正常模式時操作。 在自我再新操作中，一字元線應在一自我再新要求訊 號產生後執行一主動/預充動作，其中該字元線對應一內部 位址，該自我再新要求訊號爲一在自我再新週期之週期性 脈動之脈波訊號，而該主動/預充動作在自我再新要求訊號 之每一脈波發生時執行之。 如上所述，由於DRAM在自我再新動作期間不執行資 料存取動作，故不需各種內部電源供應電壓，但主動/預充 動作除外。然而，各種內部電源供應電壓在自我再新操作 期間係連續產生者，故DRAM在自我再新操作期間浪費功 率。 【發明內容】 鑑於上述，本發明之一目的即在提出一種在自我再新 操作期間具省電能力之半導體記憶體裝置。 在本發明之一態樣中，提出者爲一種半導體記憶體裝 置，其包含一自我再新要求訊號產生器、一內部電壓產生 1290715 控制要求訊號、一內部電壓產生控制訊號產生單元及 部電壓產生單元，其中該自我再新要求訊號產生器接 一自我再新訊號用以產生一基本週期訊號、複數個切 號及一自我再新要求訊號，該內部電壓產生控制訊號 單元用以在該複數個切割訊號產生後產生一內部電壓 控制訊號，該內部電壓產生單元則在該內部電壓產生 訊號產生後產生一^內部電壓。 【實施方式】 以下將對本發明之半導體記憶體裝置配合圖式詳加 〇 第1圖爲本發明一半導體記憶體裝置較佳實施例 塊圖。 如圖所示，該半導體記憶體裝置包含一自我再新 訊號產生器100、一內部電壓產生控制訊號產生器200 內部電壓產生器300。 自我再新要求訊號產生器100接收一自我再新訊號 ，以產生一基本週期訊號Π及複數個切割訊號f2至 其中fn之η爲大於2之自然數。自我再新要求訊號產 100亦在該基本週期訊號fl及該複數個切割訊號f2 : 產生後產生一自我再新要求訊號srelreq。 內部電壓產生控制訊號產生器200用以在該基本 訊號Π及該複數個切割訊號f2至fn產生一內部電壓 控制訊號Vgen_ctrl。 內部電壓產生器300藉使用一輸入電壓Vin而在 一內 收， 割訊 產生 產生 控制 說明 之方 要求 及一 sre f fn， 生器 g fn 週期 產生 該內 1290715 部電壓產生控制訊號Vgen_ctrl產生一內部電壓Vint，其爲 內部電壓產生控制訊號Vgen_ctrl所致能或反致能；即若內 _ 部電壓產生控制訊號Vgen_Ctrl致動爲高邏輯準位訊號時， 內部電壓產生器3 00被致能；但若內部電壓產生控制訊號 .
Vgeii_Ctrl被反致能而成低邏輯準位訊號，則內部電壓產生 器3 0 0被反致能，其中輸入電壓Vin得以一參考電壓Vref 或一核心電壓Vcore爲之。 第2圖爲第1圖中自我再新要求訊號產生器1〇〇之方 塊圖。 馨 如圖所示，自我再新要求訊號產生器100包含一單元 延遲環振盪器10、一分頻單元20及一脈波產生器30。 單元延遲環振盪器10接收自我再新訊號sref，以產生 基本週期訊號Π。 分頻單元20接收基本週期訊號Π，用以藉增加基本週 期訊號Π之週期而產生一第一及一第二切割訊號f2及f3 。以下，假設自我再新要求訊號產生器1 00產生二切割訊 號，即該第一及第二切割訊號f2及f3，當然其亦可產生超 β 過兩切割訊號。 脈波產生器30接收基本週期訊號Π及第一與第二切 割訊號f2及f3，以產生週期脈動的自我再新要求訊號 sref_req 〇 該分頻單元20包含一第一分頻器22及一第二分頻器24 〇 第一分頻器22接收該基本週期訊號fl，並藉對基本週 1290715 期訊號F 1之週期加倍的方式產生第一切割訊號f 2 ° 第一切割訊號f2與基本週期訊號fl具有相同的波 前者之週期爲後者之兩倍。 同樣地，第二分頻器2 4接收第一切割訊號f 2 ’ 第一切割訊號f2之週期加倍的方式產生第二切割訊 亦即，第二切割訊號f3之波形與第一切割訊號 但前者之週期爲後者之兩倍。換言之，第二切割訊部 波形同於基本週期訊號f1 ’而前者之週期爲後者之P 第3圖爲第2圖中脈波產生器30之電路示意圖 如圖所示，脈波產生器30包含一第一 NAND閘 、一第一反相器 INV1、一第二 NAND 閘 NAND2、 反相器INV2及一延遲單元32。 第一 NAND閘NAND1接收基本週期訊號F1及 第二切割訊號f2及f3，以對該經接收得訊號執行以 NAND動作。第一反相器INV1接收該第一 NAND閘 之一輸出訊號，並將該經接收得訊號反相。 延遲單元32包含複數個反相器，用以接收第一 INV 1之一輸出訊號，並對該經接收得訊號延遲一預 時間，其中該延遲單元32包含奇數個反相器。 弟一 NAND蘭NAND2接收第·~*反相器INV1及 元3 2之輸出訊號，用以對該經接收得訊號執行一邏賴 動作。第二反相器INV2接收第二NAND閘NAND2 出訊號，以在反相該第二NAND閘NAND2之輸出訊 出第二NAND閘NAND2之輸出訊號爲自我再新要 亦即， 形，而 並藉對 號f3。 相同， E f3之 g倍。 〇 NAND 1 第一與 一邏輯 NAND 1 反相器 定延遲 延遲單 NAND 之一輸 號後輸 求訊號 1290715 sref_req 〇 第4圖爲第1圖中內部電壓產生控制訊號產生器200 之電路不意圖。 如圖所示，內部電壓產生控制訊號產生器200包含一 第三 NAND 閘 NAND3、一第四 NAND 閘 NAND4、一 NOR 閘NOR 1及一第三至第五反相器INV3至INV5。 第三NAND閘NAND3接收基本週期訊號Π及第一與 第二切割訊號f2與f3，以對該經接收得之訊號執行一邏輯 NAND運算。同樣地，第四NAND閘接收基本週期訊號fl 及第一與第二切割訊號f2及f3，以對經接收得訊號執行一 邏輯NAND運算。 第三及第四反相器分別接收第三及第四 NAND閘 NAND3及NAND4之輸出訊號。 NOR閘N0R1接收第三及第四反相器INV3及INV4之 輸出訊號，以對該經接收得訊號執行一邏輯NOR運算，第 五反相器INV5接收NOR閘NOR1之一輸出訊號，以在反 相該NOR閘N0R1之輸出訊號後輸出NOR閘N0R1之輸出 訊號成該內部電壓產生控制訊號Vgen_ctrl。 第5圖爲第1圖中半導體記憶體裝置之操作時序圖。 以下將詳細說明半導體記憶體裝置之操作，請配合第1 圖至第5圖之圖式配合說明。 若一自我再新命令訊號一經輸入，自我再新訊號sref 便致動成一高邏輯訊號。 其後，單元延遲環振盪器10在自我再新訊號sref產生 -10- 1290715 後產生基本週期訊號Π。接著，第一分頻器22產生第一切 割訊號f2，且係藉加倍該基本週期訊fl之週期的方式產生 之；而第二分頻器24則產生第二切割訊號f3，且係藉加倍 該第一切割訊號f2之週期的方式產生之。 其後，脈波產生器30產生自我再新要求訊號sref_req ，該要求訊號sref_req在第二切割訊號f3之一上升緣時產 生脈波，即自我再新要求訊號sref_req在基本週期訊號Π 之每四週期時脈動一次；一自我再新操作執行所須之主動/ 預充動作則在自我再新要求訊號sref_req之每次脈動時執 行之。 同時，以下將更詳細描述內部電壓產生控制訊號產生 器200之動作。 在自我再新訊號sref致動爲一高邏輯準位訊號前，即 當自我再新訊號sref爲低邏輯準位時，基本週期訊號Π及 第一與第二切割訊號f2及f3皆爲低邏輯準位。因此，內 部電壓產生控制訊號Vgen__ctrl爲高邏輯位準訊號。 其後，若自我再新訊號sref致動爲高邏輯準位時，內 部電壓產生控制訊號Vgen_ctrl在基本週期訊fl之半循環 後變成低邏輯準位，即在第5圖中基本週期訊號Π之一下 降緣時變成低邏輯準位。 接著，內部電壓產生控制訊號Vgen_ctrl保持其低邏輯 準位，而基本週期訊號Π和第一及第二切割訊號f2及f3 不處於相同邏輯準位。 其後，若基本週期訊號Π及第一與第二切割訊號f2 -11- 1290715 與f3變成低邏輯準位，則內部電壓產生控制訊號Vgen_ctrl 被致動爲高邏輯準位，如第5圖所示。接著，在基本週期 訊號之一循環後，內部電壓產生控制訊號Vgen_ctrl變成低 邏輯準位。當內部電壓產生控制訊號Vgen_CUl被致動爲高 邏輯準位時，自我再新要訊號Sref_req在基本週期訊號Π 之一上升緣時脈動。 因此，由於上述動作在自我再新訊號sref爲高邏輯位 準時週期性執行，因此內部電壓產生控制訊號Vgen_ctH在 自我再新要求訊號sref_req脈動之前在基本週期訊號fl之 一半循環時處於高邏輯準位，並在自我再新要求訊號 srefjeq脈動之後在基本週期訊號fl之一半循環時處於高 邏輯準位。 同時，若自我再新訊號sref便成邏極低準位時，基本 週期訊號Π及第一與第二切割訊號f2及f3變成一邏輯低 準位時，因此內部電壓產生控制訊號Vgen_ctrl致動爲高邏 輯準位訊號。 因此，由於內部電壓產生控制訊號Vgen_ctrl只在自我 再新要求訊號sref_req脈動之時致動，即在主動/預充動作 執行之時致動，因此內部電壓產生器300在主動/預充動作 不執行時被反致動。因此，本發明之半導體記憶體裝置可 在自我再新操作之時節省電消耗。 內部電壓產生器300可爲各種用以產生核心電壓Vcore 及高電壓Vpp等之內部電壓的內部電壓產生器。 第6圖爲高電壓產生器中一高電壓偵檢器之電路示意 -12- 1290715 圖，高電壓偵檢器爲內部電壓產生控制訊Vgen_ctirl可用作 爲一致能訊號之電路的一種。 如圖所示，高電壓偵檢器包含一第一電阻R1、一第二 電阻R2、一第一 p通道金氧半（PMOS)電晶體MP1、一第二 PMOS電晶體MP2、一第六反相器INV6及一第一至一第三 η通道NMOS電晶體MN1至MN3。 第一及第二電阻R1及R2串接於高電壓Vpp及一地電 壓VSS之間，一高電壓參考電壓Vpp —ref自一介於第一電 阻R1及第二電阻R2間之節點處輸出。 第二及第三NMOS電晶體MN2及MN3分別經由其閘 極接收高電壓參考電壓 Vpp_ref及一核心電壓參考電壓 Vrefc ° 第一 NMOS電晶體MN1連接於地電壓VSS及第二與第 三NMOS電晶體MN2及MN3之源極間，第一 NMOS電晶 體之閘極則接收內部電壓產生控制訊號Vgen_cUl。 第一及第二PM0S電晶體MP1及MP2用以將第二NMOS 電晶體MN2上流經之電流鏡（mirror)射至一輸出節點T上 。第六反相器INV6對輸出節點T上輸出訊號加以反相，以 輸出一高電壓偵檢訊號ppe。 由於內部電壓產生控制訊號 Vgen_Ctrl連接至第一 NMOS電晶體MN1之閘極，因此高電壓偵檢器在內部電壓 產生控制訊號Vgen_Ctrl致動爲高邏輯準位時被反致能。 如上所述，本發明之半導體記憶體裝置能在自我再新 操作期間藉由在一內部電壓產生器不需要時反致能該內部 -13- 1290715 電壓產生器而達省電功效。 本申請案包含與2〇〇3年12月29日提申之韓國專利申 請案200 3 -9 8443相關之申請標的，該申請案之全部內容倂 入本案中以作參考。 _ 本發明已針對特定實施例詳述如上，熟習該項技術者得 在不違本發明之精神及範圍的條件下對本發明加以改變或 更動，該等改變或更動仍不脫離本發明之範圍，本發明之 精神及範圍將定義如下述之申請專利範圍中。 【圖式簡單說明】 修 在詳閱下述較佳實施例及圖式說明後，本發明之上述 及其它目的與特徵將更爲凸顯易懂，其中： 第1圖所示爲本發明一半導體記憶體裝置較佳實施例 之方塊圖； 第2圖爲第1圖中一自我再新要求訊號產生器之方塊 圖； 第3圖爲第2圖中一脈波產生器之電路示意圖； 第4圖爲第1圖中一內部電壓產生控制訊號產生器之 β 電路示意圖； 第5圖爲第1圖中一半導體記憶體裝置之操作時序圖 :及 第6圖爲一高電壓產生器中一高電壓偵檢器之電路示 意圖。 元件符號說明 10 單元延遲環振盪器 -14- 1290715 20 分頻單兀 22 第一分頻器 24 第二分頻器 30 脈波產生器 32 延遲單元 100 自我再新要求訊號產生器 200 內部電壓產生控制訊號產生器 3 00 內部電壓產生器

Claims (1)

1290715 第09 3 1 1 8 2 1 4號「在自行再新操作期間省電之半導體記 憶體裝置」專利案 (2007年2月修正） 十、申請專利範圍： 1.一種半導體記憶體裝置，其包含： 一自我再新要求訊號產生裝置，用以接收一自我 再新訊號，以產生一基本週期訊號、複數個分割訊號 及一自我再新要求訊號；
一內部電壓產生控制訊號產生裝置，用以在該複 數個分割訊號產生後產生一內部電壓產生控制訊號 ;及 一內部電壓產生裝置，用以在該內部電壓產生控 制訊號產生後產生一內部電壓， 而且該內部電壓產生控制訊號產生裝置包含： 一第一 NAND閘，以邏輯方式結合該基本週期訊 號及該複數個切割訊號；
一第一反相器，用以接收該第一 NAND閘之一輸 出訊號； 一第二NAND閘，以邏輯方式結合該基本週期訊 號及該複數個切割訊號的經反相訊號； 第二反相器，用以接收該第二NAND閘之輸出訊 號； 一* NOR聞，以邏輯方式結合該弟一*及弟一·反相 器之輸出訊號；及 1290715 一第三反相器，接收該NOR閘之一輸出訊號， 以輸出該內部電壓產生控制訊號。 2.如申請專利範圍第1項所述之半導體記憶體裝置，其 中該自我再新要求訊號產生裝置包含： 一單元延遲環振盪器，接收該自我再新訊號，以 產生該基本週期訊號； 一分頻單元，接收該基本週期訊號，以藉增加該 基本週期訊號之週期方式產生該複數個切割訊號；及
一脈波產生器，用以在該基本週期訊號及該複數 個切割訊號產生後產生該自我再新要求訊號，其中該 自我再新要求訊號週期性脈動。
3 ·如申請專利範圍第2項所述之半導體記憶體裝置，其 中該分頻單元包含複數個分頻器，其中該複數個分頻 器之一第一分頻器接收該基本週期訊號，以利用使該 基本週期訊號之週期加倍之方式產生一第一切割訊 號，該複數個分頻器之下一個分頻器接收一前一分頻 器之一輸出訊號，以利用加倍該前一分頻器之輸出訊 號週期的方式產生下一個切割訊號。 4.如申請專利範圍第2項所述之半導體記憶體裝置，其 中該脈波產生器包含： 一第一 NAND閘，用以接收該基本週期訊號及該 複數個切割訊號； 一第一反相器，接收該第一 NAND閘之一輸出訊 號，以反相該第一 NAND閘之輸出訊號； -2^ 1290715 一延遲單元，接收該第一 NAND閘之輸出訊號， 以延遲該第一 N A N D閘之輸出訊號以一延遲時間； 一第二NAND閘，用以接收該第一反相器及該延 遲單兀之輸出訊號；及 一弟一反相器’接收該第二.N A N D閘之一*輸出訊 號’用以輸出該自我再新要求訊號。
5 ·如申請專利範圍第4項所述之半導體記憶體裝置，其 中該延遲單元包含奇數個反相器，用以具有該預定延 遲時間，其中該預定延遲時間對應該自我再新要求訊 號之一脈波寬度。 6· —種半導體記憶體裝置，其包含： 一*單元延遲環振盪器，接收該自我再新訊號，以 產生該基本週期訊號；
一分頻單元，接收該基本週期訊號，以藉增加該 基本週期訊號之週期方式產生該複數個切割訊號； 一脈波產生器，用以在該基本週期訊號及該複數 個切割訊號產生後產生該自我再新要求訊號，其中該 自我再新要求訊號週期性脈動； 一內部電壓產生控制訊號產生裝置，用以在該複 數個分割訊號產生後產生一內部電壓產生控制訊號 ;及 一內部電壓產生裝置，用以在該內部電壓產生控 制訊號產生後產生一內部電壓； 而該脈波產生器係包含： -3- 1290715 一第一 N AN D閘，以邏輯方式結合該基本週期訊 號及該複數個切割訊號； 一第一反相器，接收該第一 N A N D閘之一輸出訊 號，以反相該第一 N A N D閘之輸出訊號； 一延遲單元，接收該第一 NAND閘之輸出訊號， 以延遲該第一 N A N D閘之輸出訊號以一延遲時間； 一 % 一 NAND閘’以邏輯方式結合接收該第一反 相器及該延遲單元之輸出訊號；及
一第二反相器，接收該第二NAND閘之一輸出訊 號，用以輸出該自我再新要求訊號。
7·如申請專利範圍第6項所述之半導體記憶體裝置，其 中該分頻單元包含複數個分頻器，其中該複數個分頻 器之一第一分頻器接收該基本週期訊號，以利用使該 基本週期訊號之週期加倍之方式產生一第一切割訊 號，該複數個分頻器之下一個分頻器接收一前一分頻 器之一輸出訊號，以利用加倍該前一分頻器之輸出訊 號週期的方式產生下一個切割訊號。 8 ·如申請專利範圍第6項所述之半導體記憶體裝置，其 中該延遲單元包含奇數個反相器，用以具有該預定延 遲時間，其中該預定延遲時間對應該自我再新要求訊 號之一脈波寬度。 9.如申請專利範圍第6項所述之半導體記憶體裝置，其 中該內部電壓產生控制訊號產生裝置包含： 一第一 NAND閘，用以接收該基本週期訊號及該 複數個切割訊號； _4_ 1290715 一第一反相器，用以接收該第一 N AN D閘之一輸 出訊號； 一第二NAND閘，用以接收該基本週期訊號及該 複數個切割訊號的經反相訊號； 一第二反相器，用以接收該第二NAND閘之輸出 訊號； 一 NOR閘，用以接收該第一及第二反相器之輸 出訊號，及
一第三反相器，接收該NOR閘之一輸出訊號’ 以輸出該內部電壓產生控制訊號。
-5-
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