JP4511898B2 - 半導体メモリ素子 - Google Patents

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Description

本発明は半導体メモリ素子に関し、特にセルフリフレッシュ動作に伴う電力の消費を節減することができる半導体メモリ素子に関する。
一般に、半導体メモリ素子は高集積化されてきており、それに伴い、セルサイズの縮小及び消費電力の節減が要求されるようになり、動作電圧が次第に低くなってきている。一方、ＤＲＡＭの場合、動作電圧(しばしば、コア電圧Ｖｃｏｒｅと呼ばれる)だけでなく、内部の動作に用いられる高電圧Ｖｐｐ、バックバイアス電圧(Ｖｂｂ)、ビットラインプリチャージ電圧(Ｖｂｌｐ)及びセルプレート電圧(Ｖｃｐ)などの電圧は、素子の内部で発生させなければならないようになってきている。
このような内部電圧を発生させるために、半導体メモリ素子の内部には内部電圧発生回路が設けられており、このような内部電圧発生回路は、レベルが安定した内部電圧を供給することができるように設計されている。
通常の内部電圧発生回路は、外部から供給されるか、素子内部の定電圧源で生成される基準電圧(Ｖｒｅｆ)を使用して、コア電圧(Ｖｃｏｒｅ)及び周辺回路電圧(Ｖｐｅｒｉ)を生成する。さらに、コア電圧(Ｖｃｏｒｅ)を使用して、各々の電圧発生器で、高電圧(Ｖｐｐ)、バックバイアス電圧(Ｖｂｂ)、ビットラインプリチャージ電圧(Ｖｂｌｐ)及びセルプレート電圧(Ｖｃｐ)を生成する。
半導体メモリ素子の中でも、ＤＲＡＭの場合には、ＳＲＡＭやフラッシュメモリとは異なり、セル(受信した情報を格納する単位ユニット)に格納された情報が、時間の経過に伴って消失するという現象がある。このような現象によるデータの消失を防止するために、外部から一定周期ごとにセルに格納された情報を書き込み直す動作が行われるようになっており、この動作はリフレッシュと呼ばれている。このリフレッシュは、メモリセルアレイの中の各セルが有するリテンション時間内に、少なくとも１回ずつワードラインを選択して、セルのデータをセンシングして増幅させた後、再びセルに書き込む方式で行なわれる。ここで、リテンション時間とは、セルにあるデータを記録した後、リフレッシュを行うことなくデータがセルで維持される時間のことをいう。
リフレッシュモードには、ノーマル動作の間に特定の組み合わせのコマンド信号を周期的に生成して内部にアドレスを生成し、該当するセルに対してリフレッシュを行うオートリフレッシュモードと、ノーマル動作ではない時、例えば、データにアクセスする動作が行われていない時に実行されるセルフリフレッシュモードとがある。オートリフレッシュモード及びセルフリフレッシュモードは、全てのコマンドを受けた後、内部カウンタからアドレスを生成することによって実行され、要求があるごとにこのアドレスが順に増加するようになっている。
セルフリフレッシュモードにおいても、一定周期ごとにセルフリフレッシュ要求によりカウントされる内部アドレスによって、ワードラインに対する活性化/プリチャージ動作が行われなければならない。ところが、従来のセルフリフレッシュモードでは、一度セルフリフレッシュが要求されると、活性化/プリチャージ動作が行われた後、セルフリフレッシュ要求により再び動作が活性化されるまで連続して内部電圧が供給されるので、不必要な電力消費（ＤＣ電流）が生じるという問題点がある。
本発明は、上述の従来の技術における問題点を解決するためになされたものであって、その目的は、セルフリフレッシュモードを実行することに伴う不必要な電力の消費を抑制することができる半導体メモリ素子を提供することにある。
上記の目的を達成するために、本発明に係る半導体メモリ素子は、セルフリフレッシュ信号に応答して、基本周期信号及び該基本周期信号の分周信号である複数の分周信号を生成し、前記基本周期信号及び前記分周信号を使用して、セルフリフレッシュ要求信号を生成するセルフリフレッシュ要求信号生成手段と、前記基本周期信号及び前記分周信号に応答して、内部電圧発生制御信号を生成する内部電圧発生制御信号生成手段と、前記内部電圧発生制御信号に応答して、内部電圧を生成する内部電圧発生手段とを備え、前記内部電圧発生制御信号生成手段が、前記基本周期信号及び複数の前記分周信号が入力される第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号が入力される第１インバータと、前記基本周期信号の反転信号及び複数の前記分周信号の反転信号が入力される第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力信号が入力される第２インバータと、前記第１インバータ及び前記第２インバータの出力信号が入力されるＮＯＲゲートと、前記ＮＯＲゲート出力信号を受信して、前記内部電圧発生制御信号を出力する第３インバータとで構成され、前記内部電圧発生制御信号が、前記セルフリフレッシュ要求信号の活性化時点より前記基本周期信号の半周期前に活性化され、前記基本周期信号の非活性化時点に同期して非活性化されることを特徴としている。
本発明に係る半導体メモリ素子によれば、セルフリフレッシュモードにおける不必要な電力の消費（ＤＣ電流）を抑制することができるので、半導体メモリ素子の電力の消費を大幅に節減することができるという効果が得られる。
以下、本発明の最も好ましい実施の形態を添付する図面を参照して説明する。
図１は、本発明の実施の形態に係る半導体メモリ素子の構成を示すブロック図である。図１に示されているように、本実施の形態に係る半導体メモリ素子は、セルフリフレッシュ信号ｓｒｅｆに応答して、基本周期信号ｆ１及びその分周信号ｆ２、…、ｆｎを生成して、基本周期信号ｆ１及び分周信号ｆ２、…、ｆｎを使用することにより、セルフリフレッシュ要求信号ｓｒｅｆ ｒｅｑを生成するためのセルフリフレッシュ要求信号生成部１００と、基本周期信号ｆ１及び分周信号ｆ２、…、ｆｎに応答して、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌを生成するための内部電圧発生制御信号生成部２００と、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌに応答して、内部電圧Ｖｉｎｔを生成するための内部電圧発生部３００とを備えている。ここで、基準電圧(Ｖｒｅｆ)又は基準電圧(Ｖｒｅｆ)を用いることにより生成されたコア電圧(Ｖｃｏｒｅ)は、内部電圧発生部３００への入力電圧Ｖｉｎとして使用することができる。
図２は、図１に示したセルフリフレッシュ要求信号生成部１００の具体的な構成例を示すブロック図である。図２に示されているように、セルフリフレッシュ要求信号生成部１００は、セルフリフレッシュ信号ｓｒｅｆを受信して、基本周期信号ｆ１を生成するための単位遅延リングオシレ−タ１０と、基本周期信号ｆ１に対し一定の倍率で周期が増加した複数の分周信号を生成するための周波数分周部２０と、基本周期信号ｆ１及び分周信号を受信して、周期的なパルスを伴うセルフリフレッシュ要求信号ｓｒｅｆ ｒｅｑを生成するためのパルス発生器３０とを備えている。
ここで、周波数分周部２０は、基本周期信号ｆ１を２分周することにより、基本周期信号ｆ１に比べて、周期が２倍に増加した第１分周信号ｆ２を生成させるための第１周波数分周器２２と、第１分周信号ｆ２を２分周することにより、基本周期信号ｆ１に比べて、周期が４倍に増加した第２分周信号ｆ３を生成させるための第２周波数分周器２４とを備えている。
図３は、図２に示したパルス発生器３０の具体的な構成例を示す回路図である。図３に示されているように、パルス発生器３０は、基本周期信号ｆ１、第１分周信号ｆ２、第２分周信号ｆ３が入力されるＮＡＮＤゲートＮＡＮＤ１と、ＮＡＮＤゲートＮＡＮＤ１からの出力信号が入力されるインバータＩＮＶ１と、インバータＩＮＶ１からの出力信号を一定時間の間反転遅延させるための反転遅延部３２と、インバータＩＮＶ１からの出力信号及び反転遅延部３２からの出力信号が入力されるＮＡＮＤゲートＮＡＮＤ２と、ＮＡＮＤゲートＮＡＮＤ２からの出力信号を受信してセルフリフレッシュ要求信号ｓｒｅｆ ｒｅｑを出力するためのインバータＩＮＶ２とを備えている。上記の反転遅延部３２は、所定の遅延時間(セルフリフレッシュ要求信号ｓｒｅｆ ｒｅｑのパルス幅に相当する)に対応する奇数個のインバータで構成することができる。
図４は、図１に示した内部電圧発生制御信号生成部２００の具体的な構成例を示す回路図である。図４に示されているように、内部電圧発生制御信号生成部２００は、基本周期信号ｆ１、第１分周信号ｆ２及び第２分周信号ｆ３が入力されるＮＡＮＤゲートＮＡＮＤ３と、ＮＡＮＤゲートＮＡＮＤ３からの出力信号が入力されるインバータＩＮＶ３と、基本周期信号の反転信号/ｆ１、第１分周信号の反転信号/ｆ２及び第２分周信号の反転信号/ｆ３が入力されるＮＡＮＤゲートＮＡＮＤ４と、ＮＡＮＤゲートＮＡＮＤ４からの出力信号を受信するインバータＩＮＶ４と、インバータＩＮＶ３及びＩＮＶ４からの出力信号が入力されるＮＯＲゲートＮＯＲ１と、ＮＯＲゲートＮＯＲ１からの出力信号を受信して、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌを出力するためのインバータＩＮＶ５とを備えている。
図５は、図２〜図４に示した各部における動作を示す信号のタイミングチャートである。以下、図５を参照して、本実施の形態に係る半導体メモリ素子の動作を説明する。
まず、セルフリフレッシュコマンドが入力されると、セルフリフレッシュ信号ｓｒｅｆが論理レベルハイに活性化される。
次いで、セルフリフレッシュ要求信号生成部１００の単位遅延リングオシレ−タ１０は、セルフリフレッシュ信号ｓｒｅｆを受信して基本周期信号ｆ１を生成し、第１、第２周波数分周器は、基本周期信号ｆ１に比べて、２倍の周期を有する第１分周信号ｆ２及び４倍の周期を有する第２分周信号ｆ３を生成する。
次に、パルス発生器３０は、基本周期信号ｆ１と第１分周信号ｆ２及び第２分周信号ｆ３を受信して、基本周期信号ｆ１の４周期ごとの周期のパルスを伴うセルフリフレッシュ要求信号ｓｒｅｆ ｒｅｑを生成する。
また、内部電圧発生制御信号生成部２００の動作は次のとおりである。まず、セルフリフレッシュ信号ｓｒｅｆが活性化される前には、基本周期信号ｆ１、第１分周信号ｆ２及び第２分周信号ｆ３の全てが論理レベルローであるので、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌは、論理レベルハイに活性化された状態を維持している。
一方、セルフリフレッシュ信号ｓｒｅｆが論理レベルハイに活性化されると、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌは、基本周期信号ｆ１の半周期の間、論理レベルハイに活性化された状態を維持し、基本周期信号ｆ１の立ち下がりエッジで論理レベルロー（非活性化状態）になる。
次いで、基本周期信号ｆ１、第１分周信号ｆ２及び第２分周信号ｆ３の全てが同じレベル（活性化又は非活性化）ではない期間では、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌは論理レベルロー（非活性化）の状態を維持する。その後、次のセルフリフレッシュ要求信号ｓｒｅｆ ｒｅｑがパルスする時点から基本周期信号ｆ１の半周期前に、基本周期信号ｆ１、第１分周信号ｆ２及び第２分周信号ｆ３の全てが論理レベルローになるので、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌは、再び論理レベルハイに活性化される。
このような動作が周期的に繰り返されるので、結局、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌはセルフリフレッシュ要求信号ｓｒｅｆ ｒｅｑがパルスした後、基本周期信号ｆ１の半周期分だけ活性化され、その後非活性化状態（論理レベルロー）に維持され、セルフリフレッシュ要求信号ｓｒｅｆ ｒｅｑがパルスする時点から基本周期信号ｆ１の半周期前の時点から再び活性化される。
一方、セルフリフレッシュ信号ｓｒｅｆが論理レベルローになると、すなわちセルフリフレッシュモードではなくなると、基本周期信号ｆ１、第１分周信号ｆ２及び第２分周信号ｆ３の全てが論理レベルロー状態であるので、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌは、論理レベルハイに活性化された状態を維持する。
すなわち、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌは、実際にリフレッシュ動作が行われる１つのリフレッシュ期間の初期部と、次のリフレッシュ動作における準備期間に該当するリフレッシュ期間の末期部とに活性化される。そのために、内部電圧発生部３００は、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌが活性化されていない間はディスエーブルの状態にある。
このような内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌを内部電圧発生部３００のイネーブル信号として使用することにより、内部電圧Ｖｉｎｔが不必要な期間では内部電圧Ｖｉｎｔの生成自体が防止されるので、セルフリフレッシュ動作に伴う不必要な電力（ＤＣ電流）の消費を抑制することができる。
図６は、高電圧発生器に含まれる高電圧検出器を示す回路図である。実質的に、セルフリフレッシュモードで必要な内部電圧は、コア電圧(Ｖｃｏｒｅ)、高電圧Ｖｐｐなどである。図６に示したＶｐｐ検出器は、高電圧Ｖｐｐ端子と接地電圧Ｖｓｓ端子との間に直列に接続され、高電圧Ｖｐｐを一定割合に分配してＶｐｐ基準電圧Ｖｐｐ ｒｅｆを出力するための抵抗Ｒ１及びＲ２と、Ｖｐｐ基準電圧Ｖｐｐ ｒｅｆがゲートへ入力される入力ｎＭＯＳトランジスタＭＮ２及びコア基準電圧Ｖｒｅｆｃがゲートへ入力される入力ｎＭＯＳトランジスタＭＮ３と、入力ｎＭＯＳトランジスタＭＮ２及びＭＮ３と接地電圧Ｖｓｓ端子との間に接続されて、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌがゲートに入力されるバイアスｎＭＯＳトランジスタＭＮ１と、入力ｎＭＯＳトランジスタＭＮ２に流れる電流を出力ノードＴにミラーリングするための電流ミラーを構成するｐＭＯＳトランジスタＭＰ１及びＭＰ２と、出力ノードＴに流れる信号を反転させてＶｐｐ検出信号ｐｐｅを出力するためのインバータＩＮＶ６とを備えている。
上記のような回路で、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌがバイアスｎＭＯＳトランジスタＭＮ１を制御するために、内部電圧発生制御信号Ｖｇｅｎ ｃｔｒｌが論理レベルローになると、回路全体が動作しなくなり、それによって高電圧Ｖｐｐが生成されなくなる。
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能であり、それらも本発明の技術的範囲に属する。
例えば、上述の実施の形態では、周波数分周部２０を２個の周波数分周器２２、２４で具体化する場合を一例として説明したが、本発明には、周波数分周器２０を３個以上使用する場合も含まれ、各分周器の分周比もまた変更可能である。
本発明の実施の形態に係る半導体メモリ素子の構成を示すブロック図である。 図１に示したセルフリフレッシュ要求信号生成部１００の具体的な構成例を示すブロック図である。 図２に示したパルス発生器の具体的な構成例を示す回路図である。 図１に示した内部電圧発生制御信号生成部の具体的な構成例を示す回路図である。 図２〜図４に示した各部における動作を示す信号のタイミングチャートである。 高電圧発生器に含まれる高電圧検出器を示す回路図である。
符号の説明
１００ セルフリフレッシュ要求信号生成部
２００ 内部電圧発生制御信号生成部
３００ 内部電圧発生部

Claims (5)

  1. セルフリフレッシュ信号に応答して、基本周期信号及び該基本周期信号の分周信号である複数の分周信号を生成し、前記基本周期信号及び前記分周信号を使用して、セルフリフレッシュ要求信号を生成するセルフリフレッシュ要求信号生成手段と、
    前記基本周期信号及び前記分周信号に応答して、内部電圧発生制御信号を生成する内部電圧発生制御信号生成手段と、
    前記内部電圧発生制御信号に応答して、内部電圧を生成する内部電圧発生手段とを備え、
    前記内部電圧発生制御信号生成手段が、
    前記基本周期信号及び複数の前記分周信号が入力される第１ＮＡＮＤゲートと、
    前記第１ＮＡＮＤゲートの出力信号が入力される第１インバータと、
    前記基本周期信号の反転信号及び複数の前記分周信号の反転信号が入力される第２ＮＡＮＤゲートと、
    前記第２ＮＡＮＤゲートの出力信号が入力される第２インバータと、
    前記第１インバータ及び前記第２インバータの出力信号が入力されるＮＯＲゲートと、
    前記ＮＯＲゲート出力信号を受信して、前記内部電圧発生制御信号を出力する第３インバータとで構成され、
    前記内部電圧発生制御信号が、前記セルフリフレッシュ要求信号の活性化時点より前記基本周期信号の半周期前に活性化され、前記基本周期信号の非活性化時点に同期して非活性化されることを特徴とする半導体メモリ素子。
  2. 前記セルフリフレッシュ要求信号生成手段が、
    前記セルフリフレッシュ信号を受信して、前記基本周期信号を生成する単位遅延リングオシレ−タと、
    前記基本周期信号に対して、一定の倍率で周期が増加された複数の前記分周信号を生成する周波数分周部と、
    前記基本周期信号及び複数の前記分周信号を受信して、周期的にパルスする前記セルフリフレッシュ要求信号を生成するパルス発生器と
    を備えることを特徴とする請求項１に記載の半導体メモリ素子。
  3. 前記周波数分周部が、
    前記基本周期信号を２分周して前記基本周期信号に比べ、周期が２倍に増加した第１分周信号を生成する第１周波数分周器と、
    前記第１分周信号を２分周して前記基本周期信号に比べ、周期が４倍に増加した第２分周信号を生成する第２周波数分周器と
    を備えることを特徴とする請求項２に記載の半導体メモリ素子。
  4. 前記パルス発生器が、
    前記基本周期信号及び複数の前記分周信号が入力される第１ＮＡＮＤゲートと、
    前記第１ＮＡＮＤゲートの出力信号が入力される第１インバータと、
    前記第１インバータの出力信号を一定時間の間、反転遅延させる反転遅延部と、
    前記第１インバータの出力信号及び前記反転遅延部の出力信号が入力される第２ＮＡＮＤゲートと、
    前記第２ＮＡＮＤゲートの出力信号を受信して、前記セルフリフレッシュ要求信号を出力する第２インバータと
    を備えることを特徴とする請求項２に記載の半導体メモリ素子。
  5. 前記反転遅延部が、
    前記セルフリフレッシュ要求信号のパルス幅に相当する所定の遅延時間に対応する奇数個のインバータを備えることを特徴とする請求項４に記載の半導体メモリ素子。
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