KR20070002818A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 동기식 슈도우 SRAM(Pseudo Static Random Access Memory)에서 데이타 오류를 방지할 수 있도록 하는 기술을 개시한다. 이러한 본 발명의 칩 선택 버퍼부는 칩 선택신호에 따라 칩 선택 제어신호를 생성하여 프리차지 동작과 라이트/리드 스트로브 신호의 발생 시점을 제어함으로써, 동기식 슈도우 SRAM에서 클럭의 라이징 엣지부터 칩 선택신호의 라이징 엣지까지의 시간 tHD와, 칩 선택신호의 하이 펄스 유지 시간 tCBPH의 스펙을 만족하면서, tHD 시간 동안에 입력되는 데이타를 셀에 정상적으로 라이트할 수 있도록 한다.
Pseudo SRAM, 칩 선택신호, 인에이블, 타이밍

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 종래의 반도체 메모리 장치에 관한 동작 타이밍도.
도 2는 본 발명에 따른 반도체 메모리 장치에 관한 구성도.
도 3은 도 2의 클럭 버퍼부에 관한 상세 회로도.
도 4는 도 3의 지연부에 관한 상세 회로도.
도 5는 도 2의 칩 선택 버퍼부에 관한 상세 회로도.
도 6 및 도 7은 도 5의 칩 선택 버퍼부에 관한 동작 파형도.
도 8은 도 2의 페이지 제어부에 관한 상세 회로도.
도 9는 도 2의 라이트/리드 스트로브 발생부에 관한 상세 회로도.
본 발명은 반도체 메모리 장치 관한 것으로서, 특히, 동기식 슈도우 SRAM(Pseudo Static Random Access Memory)에서 칩 선택신호의 인에이블 타이밍에 따른 데이타 오류를 방지할 수 있도록 하는 기술이다.
일반적으로 디램(DRAM;Dynamic Random Access Memory)은 캐패시터에 전하의 형태로 정보를 저장하고, 이 캐패시터의 축적 전하를 트랜지스터를 통해 대응하는 비트라인에 전하분배 한 후, 감지 증폭기에 의해 증폭하여 데이타를 판독한다. 이러한 디램에 있어서 메모리 셀은 한개의 트랜지스터와 한개의 캐패시터로 구성되기 때문에, 큰 기억 용량의 메모리를 적은 면적으로 실현할 수 있다.
한편, 최근의 메모리 장치는 고속 동작, 소비 전류의 절감 및 처리 시스템의 소형화 등의 목적을 달성하기 위해서 메모리 소자의 미세화를 진행하고 있다. 이러한 소자의 미세화에 따라 메모리 셀 캐패시터의 면적이 작아지고 이에 따라 메모리 셀 캐패시터의 용량 값이 작아지게 되었다. 따라서, 메모리 셀 캐패시터의 용량 값이 작아지게 되면, 캐패시터에 대해서 동일한 전압 레벨의 데이타를 기입하더라도 유지할 수 있는 전하량이 감소한다.
이러한 캐패시터의 유지 전하량이 감소하는 것을 보상하기 위해서 주기적으로 리프레쉬 동작이 실행된다. 여기서, 리프레쉬 동작은 메모리 셀의 저장 캐패시터에 저장된 데이타를 비트라인을 통해 판독한 후 감지 증폭기에 의해 증폭하고, 이 증폭 데이타를 본래의 메모리 셀 캐패시터에 재기입(rewrite) 하는 것이다.
따라서, 미세화된 소자에 있어서 데이타 유지 특성이 열화된 경우 이러한 데이타 유지 특성의 열화를 보상하기 위해서는 리프레쉬 주기를 짧게 할 필요가 있다. 그러나, 리프레쉬 주기를 짧게 한 경우 리프레쉬 동작을 수행하는 동안 외부의 처리 장치가 디램에 엑세스할 수 없기 때문에 처리 시스템의 성능이 저하된다.
또한, 리프레쉬 간격이 짧아진 경우 리프레쉬 동작을 위한 소비 전류가 증가 하게 된다. 특히, 배터리 구동형 휴대 기기 등의 데이타 유지 모드에서 요구되는 낮은 대기(Standby) 전류의 조건을 만족시킬 수 없다. 이에 따라, 이러한 저소비 전류가 요구되는 배터리 구동형 휴대 기기 등의 용도로 디램을 적용할 수 없게 된다.
이러한 디램의 리프레쉬 문제를 해소하는 방법 중의 하나로 디램을 SRAM(Static Random Access Memory)과 같이 동작시키는 PSRAM(Pseudo Static Random Access Memory)이 알려져 있다.
PSRAM은 메모리 엑세스 사이클 중 한 사이클 내에서 통상의 데이타의 리드 및 라이트 동작을 실행하는 사이클과 리프레쉬를 실행하는 리프레쉬 사이클이 연속해서 실행된다. 즉, 한개의 엑세스 사이클에서 리프레쉬가 실행되기 때문에 외부 엑세스 동작에 대해 리프레쉬를 숨길 수 있어 디램을 외관상 SRAM으로 동작시킬 수 있게 된다.
도 1은 이러한 종래의 PSRAM에서 칩 선택신호를 제어하기 위한 동작 타이밍도이다.
클럭 CLK의 라이징 시점으로부터 칩 선택신호 CSB의 라이징 시점까지의 시간을 tHD라고 한다. 그런데, 종래의 PSRAM은 이러한 tHD 스펙이 매우 큰 값을 갖는다.
즉, 칩 선택신호 CSB의 디스에이블 시점은 마지막 데이타 d3가 입력된 후 다음 클럭 CLK에서 디스에이블 된다. 하지만, 통상적인 tHD 스펙은 최소 2㎱의 시간을 만족하지 못하고 있다.
또한, 통상적인 스펙에서는 tHD 시간 이후에 칩 선택신호 CSB의 하이 펄스 폭을 나타내는 tCBPH(5㎱) 시간이 지나게 되면, 곧바로 칩 선택신호 CSB가 인에이블 된다.
즉, tHD 시간 이후에 tCBPH를 만족하고 곧바로 칩 선택신호 CSB가 인에이블 되면, 다음 클럭 CLK의 라이징 이전에 칩 선택신호 CSB가 다시 인에이블 되도록 그 스펙이 정해져 있다. 따라서, tHD 시간이 2㎱일 때 클럭 CLK에 동기되어 입력되는 데이타 d3를 셀에 라이트할 수 없게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 동기식 슈도우 SRAM(Pseudo Static Random Access Memory)에서 tHD와 tCBPH 스펙을 만족하면서 tHD 구간에서 마지막으로 입력되는 데이타를 셀에 정상적으로 라이트하여 데이타 오류를 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 클럭 천이 검출신호와 칩 선택신호를 입력받아, 클럭의 라이징 엣지부터 칩 선택신호의 라이징 엣지까지의 시간(tHD)과, 칩 선택신호의 하이 펄스 유지 시간(tCBPH)에 따라 프리차지 동작 시점을 제어하기 위한 칩 선택 제어신호를 출력하는 칩 선택 버퍼부; 칩 선택 제어신호에 따라 워드라인의 프리차지 동작 시점을 제어하는 프리차지부; 및 칩 선택 제어신호와 라이트/리드 스트로브 제어신호 및 클럭 천이 검출신호에 따라 메모리 셀의 라이트/리드 동작 시점을 제어하기 위한 라이트/리드 스트로브 신호를 출력하는 라이트/리드 스트로브 발생부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 반도체 메모리 장치에 관한 구성도이다.
본 발명은 클럭 버퍼부(100), 칩 선택 버퍼부(200), 프리차지부(3000, 페이지 버퍼부(400) 및 라이트/리드 스트로브 발생부(500)를 구비한다.
여기서, 클럭 버퍼부(100)는 클럭 CLK를 버퍼링하여 클럭 CLK의 라이징 엣지마다 클럭 천이 검출신호 CTDB를 생성한다. 그리고, 칩 선택 버퍼부(200)는 파워업 신호 PWRUP, 클럭 천이 검출신호 CTDB 및 칩 선택신호 CSB를 버퍼링하여 워드라인의 프리차지 시점을 결정하기 위한 칩 선택 제어신호 CSB4를 출력한다. 프리차지부(300)는 칩 선택 제어신호 CSB4에 따라 프리차지 동작을 제어한다.
그리고, 페이지 버퍼부(400)는 칩 선택신호 CSB, 어드레스 천이 제어신호 ADVB, 및 파워업 신호 PWRUP에 따라 페이지 어드레스를 제어하여 라이트/리드 스트로브 제어신호 WR_STB_C를 출력한다. 라이트/리드 스트로브 발생부(500)는 칩 선택 제어신호 CSB4, 클럭 천이 검출신호 CTDB 및 라이트/리드 스트로브 제어신호 WR_STB_C에 따라 스트로브 동작을 제어하여 라이트/리드 스트로브 신호 WR_STB를 출력한다.
도 3은 도 2의 클럭 버퍼부(100)에 관한 상세 회로도이다.
클럭 버퍼부(100)는 인버터 IV1~IV4와 펄스 발생부(110)를 구비한다.
여기서, 인버터 IV1,IV2는 클럭 CLK를 비반전 지연하여 입력신호 IN를 출력한다. 펄스 발생부(110)는 입력신호 IN에 따라 일정 펄스폭을 갖는 출력신호 OUT를 출력한다. 인버터 IV3,IV4는 출력신호 OUT를 비반전 지연하여 클럭 천이 검출신호 CTDB를 출력한다. 이에 따라, 클럭 버퍼부(100)는 클럭 CLK의 라이징 엣지마다 클럭 천이 검출신호 CTDB를 생성하게 된다.
도 4는 도 3의 펄스 발생부(110)에 관한 상세 회로도이다.
펄스 발생부(110)는 인버터 IV5~IV9와 낸드게이트 ND1를 구비한다.
여기서, 인버터 체인 IV5~IV9은 입력신호 IN를 반전 지연한다. 낸드게이트 ND1는 입력신호 IN와 인버터 IV9의 출력신호를 낸드연산하여 일정 펄스폭을 갖는 출력신호 OUT를 출력한다. 이에 따라, 펄스 발생부(110)는 입력신호 IN가 로우에서 하이로 천이할 경우에 로우 펄스를 갖는 출력신호 OUT를 출력한다.
도 5는 도 2의 칩 선택 버퍼부(200)에 관한 상세 회로도이다.
칩 선택 버퍼부(200)는 인버터 IV10~IV30, 펄스 발생부(220), PMOS트랜지스터 P1, NMOS트랜지스터 N1,N2 및 낸드게이트 ND2~ND4를 구비한다.
여기서, 인버터 IV10,IV11는 칩 선택신호 CSB를 지연한다. 인버터 IV12는 인버터 IV11의 출력을 반전한다. 지연부(210)는 인버터 IV12의 출력을 일정시간 지연한다. 펄스 발생부(220)는 지연부(210)의 출력에 따라 일정 펄스폭을 갖는 신호를 생성한다. 그리고, 지연부(230,240)는 인버터 IV11의 출력을 일정시간 지연하여 노드 (B)에 출력한다.
또한, PMOS트랜지스터 P1는 전원전압단과 노드 (A) 사이에 연결되어 게이트 단자를 통해 클럭 천이 검출신호 CTDB가 인가된다. NMOS트랜지스터 N1는 노드 (A)와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV17의 출력이 인가된다. 래치 IV27,IV28는 노드 (A)의 출력을 래치한다. NMOS트랜지스터 N2는 노드 (A)와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV26에 의해 반전된 파워업 신호 PWRUP가 인가된다.
낸드게이트 ND2는 노드 (B)의 출력과 인버터 IV11의 출력을 낸드연산하여 노드 (C)에 출력한다. 낸드게이트 ND3는 인버터 IV29의 출력과 노드 (C)의 출력을 낸드연산하여 노드 (D)에 출력한다. 낸드게이트 ND4는 노드 (D)의 출력과 인버터 IV11의 출력을 낸드연산한다. 인버터 IV30는 낸드게이트 ND4의 출력을 반전하여 칩 선택 제어신호 CSB4를 출력한다.
도 6은 tCBPH 시간이 클럭 CLK의 주기 보다 작을 경우 칩 선택 버퍼부(200)의 동작 파형도를 나타낸다. 그리고, 도 7은 tCBPH 시간이 클럭 CLK의 주기 보다 클 경우 칩 선택 버퍼부(200)의 동작 파형도를 나타낸다.
먼저, 도 6에서와 같이 짧은 폭을 갖는 tCBPH의 칩 선택신호 CSB가 패드로부터 입력되면 칩 선택 제어신호 CSB4가 로우 상태를 유지한다. 이에 따라, 칩 선택 제어신호 CSB4가 계속해서 로우 상태를 유지하여 프리차지 동작이 수행되지 않는다. 따라서, tHD 구간동안 마지막으로 입력된 데이타를 셀에 정상적으로 라이트할 수 있도록 한다.
반면에, 도 7에서와 같이 큰 폭을 갖는 tCBPH의 칩 선택신호 CSB가 패드로부 터 입력되면 칩 선택 제어신호 CSB4가 하이가 된다. 이에 따라, 칩 선택 제어신호 CSB4가 로우에서 하이로 천이하면, 현재 인에이블 되어 있는 워드라인을 디스에이블 시키는 프리차지 동작이 수행되어 라이트/리드 동작이 종료된다. 즉, 칩 선택 제어신호 CSB4가 지연되어 하이로 천이된 상태를 유지하게 되므로, 마지막으로 입력된 데이타를 셀에 라이트한 이후에 워드라인을 프리차지하게 된다.
도 8은 도 2의 페이지 제어부(400)에 관한 상세 회로도이다.
페이지 제어부(400)는 인버터 IV31~IV41, 펄스 발생부(410,430), 지연부(420), PMOS트랜지스터 P2, NMOS트랜지스터 N3,N4, 페이지 제어신호 발생부(440) 및 노아게이트 NOR1를 구비한다.
여기서, 인버터 IV31~IV33는 어드레스 천이 제어신호 ADVB를 반전 지연하여 어드레스 천이 제어신호 ADVB를 출력한다. 펄스 발생부(410)는 어드레스 천이 제어신호 ADVB에 따라 일정 펄스폭을 갖는 신호를 출력한다. 지연부(420)는 칩 선택신호 CSB를 비반전 지연한다. 펄스 발생부(430)는 지연부(420)의 출력을 지연하여 일정 펄스폭을 갖는 신호를 출력한다.
PMOS트랜지스터 P2와 NMOS트랜지스터 N3는 전원전압단과 접지전압단 사이에 연결된다. PMOS트랜지스터 P2는 게이트 단자를 통해 펄스 발생부(410)의 출력이 인가되며, NMOS트랜지스터 N3는 게이트 단자를 통해 인버터 IV38의 출력이 인가된다.
래치 IV40,IV41는 PMOS트랜지스터 P2의 출력을 래치하여 칩 선택 제어신호 CS_CON를 출력한다. NMOS트랜지스터 N4는 NMOS트랜지스터 N3과 병렬 연결되어 게 이트 단자를 통해 인버터 IV39에 의해 반전된 파워업 신호 PWRUP가 인가된다.
페이지 제어신호 발생부(440)는 어드레스 천이 제어신호 ADV에 따라 페이지 동작을 제어하기 위한 페이지 제어신호 P_CON를 생성한다. 노아게이트 NOR1는 칩 선택 제어신호 CS_CON와 페이지 제어신호 P_CON를 노아연산하여 라이트/리드 스트로브 제어신호 WR_STB_C를 출력한다.
도 9는 도 2의 라이트/리드 스트로브 발생부(500)에 관한 상세 회로도이다.
라이트/리드 스트로브 발생부(500)는 인버터 IV42~IV48, 낸드게이트 ND5 및 노아게이트 NOR2를 구비한다.
여기서, 인버터 IV42~IV47는 칩 선택 제어신호 CSB4를 일정시간 지연한다. 노아게이트 NOR2는 인버터 IV47의 출력과 클럭 천이 검출신호 CTDB를 노아연산한다. 낸드게이트 ND5는 라이트/리드 스트로브 제어신호 WR_STB_C와 노아게이트 NOR2를 낸드연산한다. 인버터 IV8는 낸드게이트 ND8의 출력을 반전하여 라이트/리드 스트로브 신호 WR_STB를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 파워업 신호 PWRUP는 PSRAM에 초기 전원을 인가시키는 동안에 로우에서 하이로 천이하는데, 이때, 내부 래치 회로들의 값들이 결정된다. 따라서, 파워업 신호 PWRUP에 따라 칩 선택 버퍼부(200)의 노드 (A)는 로우 상태를 래치하게 된다.
만약, 비동기식으로 PSRAM이 동작하게 되면 클럭 CLK이 토글되지 않으므로 클럭 천이 검출신호 CTDB는 계속 하이 상태를 유지한다. 이에 따라, 노드 (A)는 초기 파워업 신호 PWRUP에 의해 계속해서 로우가 되고, 노드 (D)는 하이가 되어 칩 선택 제어신호 CSB4는 칩 선택신호 CSB 패드에 인가되는 신호와 동일하게 된다.
반면에, 동기식 PSRAM에서 칩 선택신호 CSB의 입력이 클럭 CLK의 라이징 엣지 사이에서 tHD 스펙을 만족하고, 도 6에서와 같이 tCBPH 시간이 클럭 CLK의 주기 보다 작을 경우 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 클럭 버퍼부(100)는 클럭 CLK가 로우에서 하이로 천이할 경우, 즉 클럭 CLK의 라이징 엣지마다 로우 펄스인 클럭 천이 검출신호 CTDB를 생성한다. 그리고, 칩 선택 버퍼부(200)의 노드 (A)는 칩 선택신호 CSB가 로우로 인에이블 될때, 펄스 발생부(220)의 출력이 로우가 된다.
이에 따라, 노드 (A)는 래치 IV27,IV28에 의해 로우 신호를 래치한 이후에, 클럭 CLK의 라이징 엣지에서 클럭 천이 검출신호 CTDB가 로우로 인가되면 노드 (A)는 하이 신호를 래치하게 된다.
그리고, 노드 (B)는 칩 선택신호 CSB를 지연부(230,240)에 의해 지연시킨 신호가 인가된다. 즉, 도 6에서와 같이 노드 (B)의 지연시간 보다 짧은 폭을 갖는 tCBPH의 칩 선택신호 CSB가 패드로부터 입력되면, 낸드게이트 ND2~ND4를 거치면서 칩 선택신호 CSB는 로우가 된다. 이에 따라, 칩 선택 제어신호 CSB4가 로우 상태를 유지하게 된다.
이에 따라, 칩 선택 제어신호 CSB4가 로우 상태를 유지하면, 프리차지부(300)는 워드라인을 프리차지시키지 않는다. 따라서, tHD 구간동안 마지막으로 입력된 데이타를 셀에 정상적으로 라이트할 수 있도록 한다.
만약, 도 7에서와 같이 노드 (B)의 지연시간 보다 큰 폭을 갖는 tCBPH의 칩 선택신호 CSB가 패드로부터 입력되면, 칩 선택 제어신호 CSB4가 하이로 천이된 이후에 다시 로우로 인에이블 된다.
이때, 칩 선택 제어신호 CSB4가 하이로 천이되기 이전 까지 일정 지연시간을 갖는다. 이에 따라, 칩 선택 제어신호 CSB4의 지연시간 동안 tHD 상태에서 입력되는 데이타를 셀에 정상적으로 라이트할 수 있게 된다. 그 이후에, 칩 선택 제어신호 CSB4가 로우에서 하이로 천이하면 프리차지부(300)가 현재 인에이블 되어 있는 워드라인을 디스에이블 시키는 프리차지 동작을 수행하게 되어 라이트/리드 동작이 종료된다.
여기서, 프리차지부(300)는 셀의 리드/라이트 동작이 종료된 이후에 워드라인을 디스에이블하게 되는데, 본 발명의 실시예에서는 칩 선택 제어신호 CSB4가 디스에이블 될 경우 프리차지 동작을 수행하도록 한다.
한편, 페이지 제어부(400)의 어드레스 천이 제어신호 ADVB는 동기식 PSRAM에서 외부 명령이 인가되는 시점에서 클럭 CLK에 동기되어 로우 펄스로 입력된다. 따라서, 페이지 제어신호 발생부(440)는 어드레스 천이 제어신호 ADVB에 따라 동기식 라이트/리드 동작 중에서 라이트/리드 스트로브 신호 WR_STB가 인에이블 될 시점에서 페이지 제어신호 P_CON를 생성한다.
그리고, 외부 명령이 인가되어 어드레스 천이 제어신호 ADVB가 로우가 되면, 어드레스 천이 제어신호 ADV가 하이가 되고 펄스 발생부(410)의 출력은 로우가 된다. 이에 따라, 칩 선택 제어신호 CS_CON는 로우 신호를 래치한다. 이 상태에서, 페이지 제어신호 P_CON의 출력에 따라 라이트/리드 스트로브 제어신호 WR_STB_C가 출력된다.
이때, 칩 선택신호 CSB가 하이일 경우 라이트/리드 스트로브 신호 WR_STB를 생성할 필요가 없다. 따라서, 칩 선택신호 CSB가 하이일 경우 칩 선택 제어신호 CS_CON가 하이 신호를 래치하여 라이트/리드 스트로브 신호 WR_STB가 생성되지 않도록 한다.
한편, 라이트/리드 스트로브 발생부(500)는 PSRAM이 인에이블 상태가 되어 칩 선택 제어신호 CSB4가 로우가 되면, 클럭 CLK이 토글되어 클럭 천이 검출신호 CTDB가 계속 로우 펄스로 입력된다. 이때, 라이트/리드 스트로브 제어신호 WR_STB_C가 하이로 입력되면, 라이트/리드 스트로브 신호 WR_STB가 매 클럭마다 하이 펄스로 인에이블되어 PSRAM이 라이트/리드 동작을 수행할 수 있도록 한다.
결국, 본 발명은 tHD 타이밍에 입력되는 데이타를 셀에 라이트할 수 있도록 하기 위해 칩 선택 버퍼부(200)에서 셍성되는 칩 선택 제어신호 CSB4를 이용하여 프리차지 및 라이트/리드 동작에 필요한 라이트/리드 스트로브 신호 WR_STB를 제어하게 된다.
이에 따라, tHD 시간 이후에 적은 값의 tCBPH 시간을 갖는 칩 선택신호 CSB가 곧바로 디스에이블될 경우, 현재 인에이블 되어 있는 워드라인을 디스에이블시키기 위한 프리차지 동작을 수행하지 않는다. 그리고, tHD 시간 이후에 칩 선택신호 CSB가 디스에이블되면 라이트/리드 스트로브 신호 WR_STB를 생성함으로써 셀에 데이타를 라이트할 수 있도록 한다.
또한, tHD 시간 이후에 큰 값의 tCBPH 시간을 갖는 칩 선택신호 CSB가 입력되면, 일정 지연시간을 거친 이후에 칩 선택 제어신호 CSB4가 디스에이블된다. 이러한 칩 선택 제어신호 CSB4에 따라, 워드라인을 프리차지시켜 tHD 타이밍에 마지막으로 입력되는 데이타를 셀에 정상적으로 라이트할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 동기식 슈도우 SRAM(Pseudo Static Random Access Memory)에서 칩 선택신호의 타이밍에 따른 데이타 오류를 방지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 클럭 천이 검출신호와 칩 선택신호를 입력받아, 클럭의 라이징 엣지부터 상기 칩 선택신호의 라이징 엣지까지의 시간(tHD)과, 상기 칩 선택신호의 하이 펄스 유지 시간(tCBPH)에 따라 프리차지 동작 시점을 제어하기 위한 칩 선택 제어신호를 출력하는 칩 선택 버퍼부;
    상기 칩 선택 제어신호에 따라 워드라인의 프리차지 동작 시점을 제어하는 프리차지부; 및
    상기 칩 선택 제어신호와 라이트/리드 스트로브 제어신호 및 상기 클럭 천이 검출신호에 따라 메모리 셀의 라이트/리드 동작 시점을 제어하기 위한 라이트/리드 스트로브 신호를 출력하는 라이트/리드 스트로브 발생부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    클럭을 버퍼링하여 상기 클럭의 라이징 엣지마다 상기 클럭 천이 검출신호를 생성하는 클럭 버퍼부; 및
    상기 칩 선택신호와 어드레스 천이 제어신호에 따라 상기 라이트/리드 동작을 제어하기 위한 상기 라이트/리드 스트로브 제어신호를 생성하는 페이지 제어부를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 페이지 제어부는 상기 칩 선택신호가 비활성화될 경우 상기 라이트/리드 스트로브 제어신호를 비활성화시킴을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서, 상기 페이지 제어부는
    상기 어드레스 천이 제어신호를 지연하여 일정 펄스폭을 갖는 신호를 생성하는 제 1펄스 발생부;
    상기 칩 선택신호를 지연하여 일정 펄스폭을 갖는 신호를 생성하는 제 2펄스 발생부;
    상기 제 1펄스 발생부의 출력과 상기 제 2펄스 발생부의 출력에 따라 전원전압 또는 접지전압을 출력하는 제 1전압구동부;
    상기 제 1전압구동부의 출력을 래치하여 칩 선택 제어신호를 출력하는 제 1래치부;
    파워업 신호에 따라 상기 제 1전압구동부의 출력단을 프리차지시키는 제 1구동부;
    상기 어드레스 천이 제어신호에 따라 페이지 동작을 제어하는 페이지 제어신호를 출력하는 페이지 제어신호 발생부; 및
    상기 칩 선택 제어신호와 상기 페이지 제어신호를 논리연산하여 상기 라이트 /리드 스트로브 제어신호를 출력하는 제 1논리연산부를 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 제 1논리연산부는 상기 어드레스 천이 제어신호의 활성화시 상기 칩 선택 제어신호가 로우가 되어 상기 페이지 제어신호에 따라 상기 라이트/리드 스트로브 제어신호의 레벨이 제어됨을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항 또는 제 2항에 있어서, 상기 칩 선택 버퍼부는
    상기 하이 펄스 유지 시간이 클럭의 한 주기보다 작을 경우 상기 칩 선택 제어신호를 로우로 유지하여 상기 프리차지 동작이 다음 클럭에서 수행될 수 있도제어하고, 상기 하이 펄스 유지 시간이 상기 클럭의 한 주기보다 클 경우 상기 칩 선택 제어신호를 하이로 천이시켜 일정 지연시간 이후에 상기 프리차지 동작이 수행될 수 있도록 제어함을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항 또는 제 2항에 있어서, 상기 칩 선택 버퍼부는
    상기 칩 선택신호를 지연하여 일정 펄스폭을 갖는 신호를 제 1노드에 출력하 는 제 3펄스 발생부;
    상기 칩 선택신호를 일정시간 지연하여 제 2노드에 출력하는 제 4펄스 발생부;
    상기 제 3펄스 발생부의 출력과 상기 클럭 천이 검출신호에 따라 상기 제 1노드의 전압 레벨을 제어하는 제 2전압구동부;
    상기 제 1노드의 출력을 래치하는 제 2래치부;
    파워업 신호에 따라 상기 제 1노드를 프리차지시키는 제 2구동부; 및
    상기 제 2래치부의 출력과 상기 제 2노드의 출력 및 상기 칩 선택신호를 논리연산하여 상기 칩 선택 제어신호를 출력하는 제 2논리연산부를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제 1항 또는 제 2항에 있어서, 상기 라이트/리드 스트로브 발생부는
    일정시간 지연된 상기 칩 선택 제어신호와 상기 클럭 천이 검출신호는 논리연산하는 제 3논리연산부;
    상기 라이트/리드 스트로브 제어신호와 상기 제 3논리연산부의 출력을 논리연산하는 제 4논리연산부; 및
    상기 제 4논리연산부의 출력을 반전하여 상기 라이트/리드 스트로브 신호를 출력하는 인버터를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 제 3논리연산부는 노아게이트임을 특징으로 하는 반도체 메모리 장치.
  10. 제 8항에 있어서, 상기 제 4논리연산부는 낸드게이트임을 특징으로 하는 반도체 메모리 장치.
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