JPH0482079A - 擬似ｓｒａｍアクセス回路 - Google Patents
擬似ｓｒａｍアクセス回路Info
- Publication number
- JPH0482079A JPH0482079A JP2195236A JP19523690A JPH0482079A JP H0482079 A JPH0482079 A JP H0482079A JP 2195236 A JP2195236 A JP 2195236A JP 19523690 A JP19523690 A JP 19523690A JP H0482079 A JPH0482079 A JP H0482079A
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- JP
- Japan
- Prior art keywords
- signal
- chip enable
- chip
- chip select
- select signal
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- 230000007423 decrease Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は擬似ＳＲＡＭアクセス回路に関し、更に詳しく
は、処理速度の改善に関する。
は、処理速度の改善に関する。
〈従来の技術〉
擬似ＳＲＡＭに対してアクセスを行うのにあたって、チ
ップイネーブル信号をアクティブＬ”にする前にチップ
イネーブルプリチャージ時間ｔｐだけ“Ｈ”にする必要
がある。
ップイネーブル信号をアクティブＬ”にする前にチップ
イネーブルプリチャージ時間ｔｐだけ“Ｈ”にする必要
がある。
そこで、従来のアクセス回路では、一つの擬似ＳＲＡＭ
に対して非連続的にアクセスする場合にも、常にチップ
イネーブル信号を予めチップイネーブルプリチャージ時
間ｔｐたけ“Ｈ”にすることか行われていた。
に対して非連続的にアクセスする場合にも、常にチップ
イネーブル信号を予めチップイネーブルプリチャージ時
間ｔｐたけ“Ｈ”にすることか行われていた。
〈発明が解決しようとする問題点〉
しかし、このような従来のアクセス回路によれば、必ず
ウェイトサイクルか挿入されることになり、結果的に処
理速度が低下するという問題がある。
ウェイトサイクルか挿入されることになり、結果的に処
理速度が低下するという問題がある。
本発明はこのような点に着目してなされたものであり、
その目的は、擬似ＳＲＡＭに対する非連続的なアクセス
を行う場合にウェイトサイクルを挿入することなく高速
処理が行えるアクセス回路を提供することにある。
その目的は、擬似ＳＲＡＭに対する非連続的なアクセス
を行う場合にウェイトサイクルを挿入することなく高速
処理が行えるアクセス回路を提供することにある。
く問題点を解決するための手段〉
上記問題点を解決する本発明は、
１バスサイクル前のチップセレクト信号をラッチするフ
リップフロップと、 該フリップフロフプにラッチされたチップセレクト信号
と次のハスサイクルのチップセレクト信号を比較してア
クセスか連続か非連続かを識別する識別手段と、 該識別手段の識別結果に応じて次のバスサイクルのチッ
プセレクト信号またはアドレスストローブ信号を選択し
てチップイネーブル信号として出力する選択手段、 とで構成されたことを特徴とするものである。
リップフロップと、 該フリップフロフプにラッチされたチップセレクト信号
と次のハスサイクルのチップセレクト信号を比較してア
クセスか連続か非連続かを識別する識別手段と、 該識別手段の識別結果に応じて次のバスサイクルのチッ
プセレクト信号またはアドレスストローブ信号を選択し
てチップイネーブル信号として出力する選択手段、 とで構成されたことを特徴とするものである。
く作用〉
本発明の擬似ＳＲＡＭアクセス回路において、アクセス
か非連続の場合にはチップセレクト信号は既にチップイ
ネーブルプリチャージ時間ｔｐに対して十分長い時間“
Ｈ′になっているので次のバスサイクルのチップセレク
ト信号をチップイネーブル信号として出力し、アクセス
か連続の場合にはチップイネーブルプリチャージ時間ｔ
ｐに対して十分長い時間アクティブとなるアドレススト
ローブ信号をチップイネーブル信号として出力する。
か非連続の場合にはチップセレクト信号は既にチップイ
ネーブルプリチャージ時間ｔｐに対して十分長い時間“
Ｈ′になっているので次のバスサイクルのチップセレク
ト信号をチップイネーブル信号として出力し、アクセス
か連続の場合にはチップイネーブルプリチャージ時間ｔ
ｐに対して十分長い時間アクティブとなるアドレススト
ローブ信号をチップイネーブル信号として出力する。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示す回路図である。
図において、フリップフロップ１のデータ端子りには図
示しないＣＰＵからチップセレクト信号Ｃ５が人力され
、クロック端子ＣＫにはＣＰＵからアドレスストローブ
信号ＡＳＴＢか人力され、出力端子Ｑの出力信号はナン
トゲート２の一方の入力端子に人力されている。該ナン
トゲート２の他方の入力端子にはチップセレクト信号Ｃ
８が人力され、出力信号はアンドゲート３の一方の入力
端子に人力されている。該アンドゲート３の他方の入力
端子にはアドレスストローブ信号ＡＳＴＢか人力され、
出力信号はオアゲート４に人力されている。該オアゲー
ト４にはインバータ５を介してチップセレクト信号Ｃ５
が入力されるとともにブタストローブ信号ＤＳＴＢかＣ
ＰＵから直接入力され、出力信号はチップイネーブル信
号ＣＥとして出力される。
示しないＣＰＵからチップセレクト信号Ｃ５が人力され
、クロック端子ＣＫにはＣＰＵからアドレスストローブ
信号ＡＳＴＢか人力され、出力端子Ｑの出力信号はナン
トゲート２の一方の入力端子に人力されている。該ナン
トゲート２の他方の入力端子にはチップセレクト信号Ｃ
８が人力され、出力信号はアンドゲート３の一方の入力
端子に人力されている。該アンドゲート３の他方の入力
端子にはアドレスストローブ信号ＡＳＴＢか人力され、
出力信号はオアゲート４に人力されている。該オアゲー
ト４にはインバータ５を介してチップセレクト信号Ｃ５
が入力されるとともにブタストローブ信号ＤＳＴＢかＣ
ＰＵから直接入力され、出力信号はチップイネーブル信
号ＣＥとして出力される。
このように構成された回路の動作を第２図のタイミンク
チャートを用いて説明する。
チャートを用いて説明する。
（Ａ）に示すアドレスストローブ信号ＡＳＴＢは各バス
サイクルの最初に図示しないＣＰＵから出力されるアク
ティブＬ”の信号である。（Ｂ）に示すチップセレクト
信号Ｃ８はＣＰＵから出力されるアドレス信号の上位が
デコードされたアクティブＨ″の信号である。該チップ
セレクト信号Ｃ３はアドレスストローブ信号ＡＳＴＢの
立ち下がりに同期して変化し、バスサイクル中はその値
を保持する。（Ｃ）に示すデータストローブ信号ＤＳＴ
Ｂはアドレスストローブ信号ＡＳＴＢよりも少し遅れて
ＣＰＵから出力されるアクティブ“Ｌｏの信号である。
サイクルの最初に図示しないＣＰＵから出力されるアク
ティブＬ”の信号である。（Ｂ）に示すチップセレクト
信号Ｃ８はＣＰＵから出力されるアドレス信号の上位が
デコードされたアクティブＨ″の信号である。該チップ
セレクト信号Ｃ３はアドレスストローブ信号ＡＳＴＢの
立ち下がりに同期して変化し、バスサイクル中はその値
を保持する。（Ｃ）に示すデータストローブ信号ＤＳＴ
Ｂはアドレスストローブ信号ＡＳＴＢよりも少し遅れて
ＣＰＵから出力されるアクティブ“Ｌｏの信号である。
該データストローブ信号ＤＳＴＢは各バスサイクルの最
初で必ず“Ｈ”になるが、アドレスストローブ信号ＡＳ
ＴＢがインアクティブになる前に再び“Ｌ”になる。（
Ｄ）はフリップフロップ１の出力信号Ｑである。（Ｅ）
に示すチップイネーブル信号ＣＥは第１図の回路に所定
の信号を入力することによりオアゲート４から得られる
アクティブＬ”の信号である。
初で必ず“Ｈ”になるが、アドレスストローブ信号ＡＳ
ＴＢがインアクティブになる前に再び“Ｌ”になる。（
Ｄ）はフリップフロップ１の出力信号Ｑである。（Ｅ）
に示すチップイネーブル信号ＣＥは第１図の回路に所定
の信号を入力することによりオアゲート４から得られる
アクティブＬ”の信号である。
チップイネーブル信号ＣＥは、第１図の回路構成から、
次式のように表すことができる。
次式のように表すことができる。
ＣＥ−Ｃ５＋ＤＳＴＢ＋Ｑ −Ｃ３−ＡＳＴＢ・・・（
＋＞ バスサイクル１は、擬似ＳＲＡＭをアクセスしない状態
を示している。この場合は、チップイネプル信号ＣＥが
“Ｌ”になるため、（１）式から明らかなようにチップ
イネーブル信号ＣＥは常に“Ｈ”になる。
＋＞ バスサイクル１は、擬似ＳＲＡＭをアクセスしない状態
を示している。この場合は、チップイネプル信号ＣＥが
“Ｌ”になるため、（１）式から明らかなようにチップ
イネーブル信号ＣＥは常に“Ｈ”になる。
バスサイクル２は、最低１回以上擬似ＳＲＡＭをアクセ
スしないサイクルがあった後にアクセスが行われた状態
を示している。この場合、チップイネーブル信号ＣＥは
“Ｈ“になるが、逆に、データストローブ信号ＤＳＴＢ
も“Ｈ′になるのでチップイネーブル信号ＣＥはデータ
ストローブ信号ＤＳＴＢか“Ｈ”の間は“Ｈ”になり、
その後データストローブ信号ＤＳＴＢが“Ｌ“になると
同時にチップイネーブル信号ＣＥも“Ｌ”になる。
スしないサイクルがあった後にアクセスが行われた状態
を示している。この場合、チップイネーブル信号ＣＥは
“Ｈ“になるが、逆に、データストローブ信号ＤＳＴＢ
も“Ｈ′になるのでチップイネーブル信号ＣＥはデータ
ストローブ信号ＤＳＴＢか“Ｈ”の間は“Ｈ”になり、
その後データストローブ信号ＤＳＴＢが“Ｌ“になると
同時にチップイネーブル信号ＣＥも“Ｌ”になる。
さらにその後フリップフロップ１の出力信号Ｑが“Ｈｏ
になるか、アドレスストローブ信号ＡＳＴＢが逆に“Ｈ
”になるためチップイネーブル信号ＣＥは“Ｌ”のまま
変化しない。ここで、チップイネーブル信号ＣＥかアク
ティブＬ“になる以前の“Ｈ”である時間は最低１バス
サイクルあるため、チップイネーブルプリチャージ時間
ｔｐに対して十分長く、かつチップイネーブル信号ＣＥ
が“Ｌ”である時間は擬似ＳＲＡＭのＡＣ特性チップイ
ネーブルパルス幅（ｔ ＣＥ）より十分長い。
になるか、アドレスストローブ信号ＡＳＴＢが逆に“Ｈ
”になるためチップイネーブル信号ＣＥは“Ｌ”のまま
変化しない。ここで、チップイネーブル信号ＣＥかアク
ティブＬ“になる以前の“Ｈ”である時間は最低１バス
サイクルあるため、チップイネーブルプリチャージ時間
ｔｐに対して十分長く、かつチップイネーブル信号ＣＥ
が“Ｌ”である時間は擬似ＳＲＡＭのＡＣ特性チップイ
ネーブルパルス幅（ｔ ＣＥ）より十分長い。
バスサイクル３は、連続して擬似ＳＲＡＭをアクセスし
た状態を示している。この場合、（１）式のＱ−Ｃ５−
ＡＳＴＢの項か“Ｈｏになり、アドレスストローブ信号
ＡＳＴＢが“Ｌ“である間チップイネーブル信号ＣＥは
“Ｈ”になる。
た状態を示している。この場合、（１）式のＱ−Ｃ５−
ＡＳＴＢの項か“Ｈｏになり、アドレスストローブ信号
ＡＳＴＢが“Ｌ“である間チップイネーブル信号ＣＥは
“Ｈ”になる。
これらから、第１図の回路を用いることにより、擬似Ｓ
ＲＡＭに対して非連続アクセスを行った場合に従来のよ
うなウェイトサイクルを挿入する必要かなくなり、高速
なアクセス処理を実現することができる。
ＲＡＭに対して非連続アクセスを行った場合に従来のよ
うなウェイトサイクルを挿入する必要かなくなり、高速
なアクセス処理を実現することができる。
また、連続アクセスを行った場合にも、チップイネーブ
ルプリチャージ時間ｔｐを十分病たす長い時間チップイ
ネーブル信号ＣＥを“Ｈ”にすることも可能である。
ルプリチャージ時間ｔｐを十分病たす長い時間チップイ
ネーブル信号ＣＥを“Ｈ”にすることも可能である。
なお、識別手段及び選択手段の構成は実施例に限定され
るものではなく、各種の論理ゲートを組み合わせて同種
の機能が得られるようにしてもよい。
るものではなく、各種の論理ゲートを組み合わせて同種
の機能が得られるようにしてもよい。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、擬似ＳＲ
ＡＭに対する非連続的なアクセスを行う場合にウェイト
サイクルを挿入することなく高速処理が行える擬似ＳＲ
ＡＭアクセス回路を提供することができる。
ＡＭに対する非連続的なアクセスを行う場合にウェイト
サイクルを挿入することなく高速処理が行える擬似ＳＲ
ＡＭアクセス回路を提供することができる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するタイミングチャートである。 １・・・フリップフロップ ２・・・ナントゲート ４・・・オアゲート ３・・・アントゲート ５・・・インバータ
第１図の動作を説明するタイミングチャートである。 １・・・フリップフロップ ２・・・ナントゲート ４・・・オアゲート ３・・・アントゲート ５・・・インバータ
Claims (1)
- 【特許請求の範囲】 １バスサイクル前のチップセレクト信号をラッチするフ
リップフロップと、 該フリップフロップにラッチされたチップセレクト信号
と次のバスサイクルのチップセレクト信号を比較してア
クセスが連続か非連続かを識別する識別手段と、 該識別手段の識別結果に応じて次のバスサイクルのチッ
プセレクト信号またはアドレスストローブ信号を選択し
てチップイネーブル信号として出力する選択手段、 とで構成されたことを特徴とする擬似ＳＲＡＭアクセス
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195236A JPH0482079A (ja) | 1990-07-24 | 1990-07-24 | 擬似ｓｒａｍアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195236A JPH0482079A (ja) | 1990-07-24 | 1990-07-24 | 擬似ｓｒａｍアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482079A true JPH0482079A (ja) | 1992-03-16 |
Family
ID=16337751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195236A Pending JPH0482079A (ja) | 1990-07-24 | 1990-07-24 | 擬似ｓｒａｍアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0482079A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695512B1 (ko) * | 2005-06-30 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
-
1990
- 1990-07-24 JP JP2195236A patent/JPH0482079A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695512B1 (ko) * | 2005-06-30 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7274620B2 (en) | 2005-06-30 | 2007-09-25 | Hynix Semiconductor Inc. | Semiconductor memory device |
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