KR100221071B1

KR100221071B1 - 다이나믹 램

Info

Publication number: KR100221071B1
Application number: KR1019960053515A
Authority: KR
Inventors: 박찬석
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-11-12
Filing date: 1996-11-12
Publication date: 1999-09-15
Also published as: KR19980035237A

Abstract

본 발명은 확장된 데이타 출력(Extended Data Out, 이하 " EDO "라 칭함)모드를 사용하는 다이나믹 램에 관한 것으로, 본 발명의 목적은 다이나믹 램의 고속화를 실현하면서도 사이클 주기에 제한을 받지 않을 수 있는 다이나믹 램에 관한 것이다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 확장된 데이타 출력모드를 가지는 다이나믹 램는 외부로부터 입력되는 로우어드레스 스트로우브신호의 활성화에 응답하여 제1레벨로 천이하는 제1신호와, 상기 로우어드레스 스트로우브신호가 활성화된후 토글링하는 컬럼어드레스 스트로우브신호에 응답하여 활성화되는 제2신호를 입력으로 하여, 상기 컬럼어드레스 스트로우브신호가 제1레벨일경우에는 컬럼 어드레스가 유입되고 상기 컬럼어드레스 스트로우브신호가 제2레벨일경우에는 상기 유입된 컬럼 어드레스가 래치되도록 하는 제1펄스를 출력하는 펄스발생부를 구비하는 것을 특징으로 한다.

Description

다이나믹 램{DYNAMIC RANDOM ACCESS MEMORY}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 확장된 데이타 출력(Extended Data Out, 이하 " EDO "라 칭함)모드를 사용하는 다이나믹 램(Dynamic RAM)에 관한 것이다.

메모리 소자의 출현이후 꾸준히 고집적화 및 고속화가 이루어지면서 뛰어난 성능을 갖춘 반도체 소자가 경쟁적으로 등장하게 되었다. 특히 다이나믹 램의 기억장치는 시스템의 중앙처리장치 속도와 가급적 보조를 맞추기 위한 고속화가 진행되어 왔으며, 그 결과 최근 확장된 데이타 출력모드 개념을 도입한 메모리 소자가 출현하게 되었다. 통상적인 다이나믹 램의 동작은 로우 어드레스 스트로우브 신호를 기준으로 하여 행과 열의 매트릭스 형태로 배열되어 있는 메모리 셀들중 한 메모리 셀의 횡방향 어드레스를 설정하고 또한 컬럼 어드레스 스트로우브 신호를 기준으로 메모리 셀의 종방향 어드레스를 설정하게 된다. 이때 이 어드레스 정보는 로우어드레스 스트로우브신호나 컬럼어드레스 스트로우브신호와 마찬가지로 외부 핀으로부터 입력되고, 상기 횡방향 및 종방향의 어드레스 설정은 모두 상기 신호와의 하강천이시점을 기준으로 하여 종래기술을 도시한 도 1에 나타난 바와 같이 스펙(SPEC)으로 규정되어 있다.

도 1을 참조하여 확장된 데이타 출력모드를 살펴보면, 신호와의 최초 하강 즉 하이레벨에서 로우레벨로의 천이가 이루어진후 상기 신호의 토글링(Toggling)으로 동작되는 패스트 페이지(Fast Page) 타이밍 조건에서 리드(Read)동작에 의해 발생되는 데이타 출력의 제어방식을 새롭게 개선한 것이다. 확장된 데이타 출력모드를 구현한 칩에서 데이타의 출력시점은 종전의 다이나믹 램처럼 신호의 하강천이의 제어를 받지만 이 신호가 다시 다음 사이클 준비를 위해 상승하여 하이레벨로 되는 구간에서 프리차아지되더라도 기존 방식처럼 데이타 출력은 디세이블(Disable)되지 않고 유지됨으로써 시스템의 데이타 페치(Fetch) 시간(시스템이 다이나믹 램으로부터 출력된 데이타를 인출해 갈 수 있는 시간)을 보장시켜 준다. 따라서, 신호의 사이클 주기를 단축하더라도 일단 데이타의 출력이 이루어졌다면 다음 사이클로 바뀌어 데이타가 뒤바뀌기 전까지는 페치할 여유가 충분히 있게 된다. 기존의 다이나믹 램의 출력방식에서는 신호가 하이레벨로 되는 구간에서 프리차아지되면서 데이타의 출력 또한 디세이블되기 때문에 데이타의 페치를 신호의 활성화구간에 한정되어 이루어져야 하기 때문에사이클 주기의 단축에 제약이 있게 된다.

도 1은 종래의 다이나믹 램의 운용방식인 EDO모드의 출력 타이밍도를 나타낸 도면이다. 도 1에서와 같이, 상기 EDO모드를 채용하여 고속의 다이나믹 램을 설계하는 시스템 사용자들은 기본적으로 도 1에서와 같이 신호의 천이시간을 무시한 상태로 가정하면 tCP(신호의 프리차아지 시간) = 10㎱, tCAS(신호의 활성화 시간) = 10㎱의 최소 사이클 주기는 20㎱로써 tCPA 타이밍 모드 조건으로 운용되는 다이나믹 램을 구현할 수 있다. 이때 컬럼 어드레스는 tCPA조건을 확보하기 위해 최소한 신호의 프리차아지 이전 혹은 동시에 입력되어야 하고 tCAH(컬럼 어드레스의 홀드(Hold) 시간) = 10㎱의 스펙을 만족해야 한다. 고속화를 위해 신호의 사이클 주기를 줄이는데의 제한 요소는 EDO모드에서 데이타의 출력시작이 이루어지는 시점이 되는데 이 시점이 늦어지면 신호의 프리차아지를 지연시켜야 함으로써 결국 주기를 늘려야 한다는 것이다. 상기한 바와 같이 최소 사이클 20㎱로 동작을 운용하게 될 경우 컬럼 어드레스간의 간격이 도 1에서와 같이 마진이 없는 상태로 밖에 정의되지 못하므로 그에 따라 신호의 천이가 이루어진다면 실질적으로 어드레스 천이시의 천이시간이 요구되고, 더군다나 그 천이시간이 오래 걸리게 된다면 그 만큼 사이클 주기를 증가시킬 수 밖에 없다. 이것은 어드레스의 천이시간이 늦어 그 설정시간이 지연되게 되면 내부적으로 어드레스를 받아 동작되게 되는 일련의 회로들이 순차적으로 그에 상응하여 지연되기 때문에 결론적으로 데이타의 출력시점이 미루어지게 됨으로써 도 1에서의 tCAS시간을 증가시켜야 하기 때문이다.

도 2는 종래기술의 실시예에 따라 컬럼 어드레스를 래치하기 위한 펄스발생부를 도시한 도면이고, 도 3은 도 2에 대한 출력 타이밍도이다.

도 2와 도 3을 참조하여 동작 및 구성을 살펴보면, 신호가 하이레벨에서 로우레벨로 천이하는 것에 응답하여 하이레벨로 활성화되는 신호 PRAL와, 토글링하는 상기 신호가 최초 하이레벨에서 로우레벨로의 천이되는 것에 응답하여 활성화되는 신호 PC를 입력으로 하여, 이 두 신호 PRAL와 신호 PC의 조합에 의해 생성되는 출력신호에 의해 컬럼 어드레스를 래치하게 된다. 여기서, 상기 펄스발생부는 상기 신호 PC의 로우레벨에서 하이레벨로의 천이에 응답하여 펄스를 발생하는 제1펄스발생기(206)과, 이 제1펄스발생기(206)의 출력신호와 상기 신호 PRAL를 논리조합하여 펄스를 발생시키는 제2펄스발생기로 구성된다. 상기 제1펄스발생기(206)는 인버어터들(201)??(204)과 낸드게이트(205)로 구성된다. 또한 상기 제2펄스발생기는 인버어터들(207,208,210,211)과 낸드게이트(209)로 이루어진다.

본 발명의 목적은, 다이나믹 램의 고속화를 실현하면서도 사이클 주기에 제한을 받지 않을 수 있는 다이나믹 램에 관한 것이다.

본 발명의 다른 목적은, 컬럼 어드레스 스트로우브신호의 하강천이시점을 기준으로 컬럼 어드레스의 셋업 및 홀드시간을 결정함으로써 고속화를 실현할 수 있는 다이나믹 램에 관한 것이다.

도 1은 종래기술의 실시예에 따라 데이타를 출력하기 위한 타이밍도.

도 2는 종래기술의 다른 실시예에 따라 컬럼어드레스를 래치하기 위한 신호를 발생하는 펄스발생부의 구체회로도.

도 3은 도 2에 도시된 펄스발생부의 출력타이밍도.

도 4는 본 발명의 실시예에 따라 데이타를 출력하기 위한 타이밍도.

도 5는 본 발명 다른 실시예에 따라 컬럼어드레스를 래치하기 위한 신호를 발생하는 펄스발생부의 구체회로도.

도 6은 도 5에 도시된 펄스발생부의 출력타이밍도.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

기존의 EDO모드의 칩에서의 어드레스의 셋업(Set-up)시간 tASC과 홀드시간 tCAH은 신호의 하강천이를 기준으로 하여 시간 tASC = 0ns, tCAH = 10ns로 정의 되는데, 본 발명에서는 신호의 프리차아지구간(하이레벨인 구간)을 기준으로 하여 컬럼 어드레스의 설정을 정의하는 것이다.

도 4는 본 발명의 실시예에 따라 구현되는 EDO모드의 구체적인 출력타이밍도이다.

도 4를 참조하면, i번째 사이클을 보면 신호의 하강천이와 함께 컬럼 어드레스의 홀드시간이 종료되고, i+1번째의 컬럼 어드레스가 입력됨을 알 수 있다. i번째 사이클에 해당하는 어드레스는 i-1의 사이클에서 이미 설정되어 신호의 프리차아지와 더불어 리드(Read)동작이 시작되고, 그로 인한 데이타의 출력형태에 한해서는 기존의 EDO방식과 동일하게 된다. 본 발명에서 제시한 방식으로 어드레스의 설정방식을 신호의 프리차아지구간을 기준으로 정의하게 되면 설령, 긴 천이시간에 의해 어드레스의 입력이 지연되더라도 그 어드레스가 칩 내부로 수렴되는 것은 도 3에서의 타이밍상에서도 알 수 있듯이 tCAS만큼의 시간이 경과한 후에 실제로 컬럼 어드레스의 설정이 이루어지기 때문에(즉, tCAS이후 신호의 프리차아지 구간을 기준으로 다음 사이클의 컬럼 어드레스가 설정되기 때문에) 종래의 EDO방식에서와 같이 어드레스의 입력지연으로 인해 발생되는 최소 사이클 주기 시간을 구현하기 위한 설계에 있어 제약을 피할 수 있게 된다.

상기와 같은 새로운 다이나믹 램의 운용개념을 적용하기 위해서는 우선적으로 컬럼 어드레스의 tASC 및 tCAH와 관련되어 정의되는 스펙을 변경해야 한다. 스펙의 변경의 첫번째 방안은의 하강천이를 기준으로 종래에 정의된 tASC = 0ns, tCAH = 10ns로부터 tASC = 포지티브(Positive)수치, tCAH = 0ns로 변경하는 것이고, 다른 방법으로는의 프리차아지를 기준으로 tASC = 0ns, tCAH = 10ns로 정의하는 것이다. 이를 실현하기 위한 회로가 도 5에 도시되어 있다.

도 5는 본 발명의 실시예에 따라 컬럼 어드레스를 래치하기 위한 펄스를 발생하는 발생장치를 도시한 도면이고, 도 6은 도 5에 대한 출력타이밍도이다.

도 5는 신호의 프리차아지를 기점으로 하여 어드레스가 특정 윈도우(Window)시간동안 내부회로로 수용되도록 하는 회로이다. 이러한 회로를 본 발명에 적용할 경우 해결해야 할 문제가 또 한가지 있는데 최초 사이클에 대한 컬럼 어드레스의 설정이 그것이다. 상기한 바와 같이 회로의 설계를의 프리차아지 시점을 기준으로 설계할 경우 최초로 다이나믹 램이 동작하는 영역에서는 처음부터 신호의 천이에 관계없이 프리차아지 레벨로부터 동작이 시작되는 경우가 존재하게 된다. 본 발명에서의 개념은 신호의 프리차아지로 천이되는 시점을 기준으로 컬럼 어드레스의 설정을 목적으로 하고 있기 때문에 최초 사이클에서 앞에서 언급한 신호의 프리차아지 천이 동작이 일어나지 않는 경우에 대한 컬럼 어드레스의 설정방법을 고려하여 설계하여야 한다. 도 5는 이와 같은 문제점을 수렴한 회로로써 최초 사이클에서는 종래의 EDO모드의 방식에서와 같이 신호의 하강천이를 기준으로 컬럼 어드레스의 셋업, 홀드시간을 결정하도록 한다.

도 6에 나타난 출력 타이밍을 참조하면, 신호의 하강천이와 연이은 신호의 하강천이로 출발하는 최초의 사이클에서는 컬럼 어드레스의 설정을 기존방식과 동일하게 가져가고, 이후 페이지 사이클로 들어가서는 신호의 프리차아지 천이 신호를 입력으로 하여 컬럼 어드레스의 설정이 이루어지도록 한다.

도 5와 도 6을 참조하여 구성 및 동작을 살펴보면, 종래기술에서 설명된 신호 제1신호 PRAL와 제2신호 PC를 이용하여 본 발명에 따른 펄스를 출력하기 위한 펄스발생부가 도 5에 도시되어 있다. 상기 펄스발생부는 상기 제2신호 PC의 레벨변화에 따라 각기 소정시간 지연된 펄스를 발생하는 제1펄스발생기(506) 및 제2펄스발생기(517), 그리고 제1펄스발생기(506) 및 제2펄스발생기(517)를 통해 지연된 펄스와 상기 제1신호 PRAL을 입력으로 논리조합된 출력펄스를 제공하는 제3펄스발생기(520)로 구성된다.

여기서, 상기 제1펄스발생기(506)는 인버어터들(501)??(504)과 낸드게이트(505)로 구성되고, 상기 제2펄스발생기(517)는 인버어터들(510)??(515)과 노아게이트(516)로 구성된다. 그리고 상기 제3펄스발생기(520)는 인버어터들(507,508)에 의해 지연되는 제1신호 PRAL와 상기 제1펄스발생기(506)의 출력신호를 입력으로 하는 낸드게이트로 구성된 제1논리게이트(509)와, 상기 제1논리게이트(509)의 출력신호와 상기 제2펄스발생기(517)의 출력신호를 입력으로 하는 낸드게이트로 구성된 제2논리게이트(518) 및 상기 제2논리게이트(518)의 출력단자에 접속된 인버어터(519)로 구성된다. 여기서, 최종출력신호 ψPTALB는 컬럼 어드레스 버퍼회로에 연결되어 외부로부터 입력되는 어드레스 정보가 내부회로로 허용되어 래치되도록 하는 구실을 하는 신호이다.

상기와 같은 구성을 가지는 펄스발생부에 있어서, 상기 제1신호 PRAL는 외부로부터 입력되는 로우어드레스 스트로우브신호의 활성화에 응답하여 제1레벨로 천이되며, 상기 제2신호 PC는 상기 로우어드레스 스트로우브신호가 활성화된후 토글링하는 칼럼어드레스 스트로우브신호에 응답하여 활성화된다. 그리고 상기 칼럼어드레스 스트로우브신호가 제1레벨일 경우에는 칼럼 어드레스가 유입되고, 상기 제1레벨과는 반대위상을 가지는 제2레벨일 경우에는 상기 유입된 칼럼 어드레스가 래치된다.

한편, 상기 제1펄스발생기(506) 및 제2펄스발생기(517)는 상기 제2신호 PC를 입력으로 하여 각기 소정시간 지연된 제2펄스 및 제3펄스를 출력하며, 상기 제1논리게이트(509)는 소정시간 지연된 제1신호 PRAL와 제2펄스발생기(506)로부터 출력된 제2펄스를 입력으로 하여 논리조합된 출력신호를 발생시킨다. 그리고, 제2논리게이트(518)는 상기 제1논리게이트(509)의 출력신호와 상기 제2펄스발생기(517)로부터 출력된 제3펄스를 입력으로 하여 논리조합된 제1펄스를 발생시킨다.

상술한 바와 같이 본 발명에 따르면, 사이클 주기에 제한을 받지 않으면서도 칼럼 어드레스 스트로우브신호의 하강천이시점을 기준으로 컬럼 어드레스의 셋업 및 홀드시간을 결정함으로써 고속화를 실현할 수 있는 다이나믹 램을 구현할 수 있다.

Claims

확장된 데이타 출력모드를 가지는 다이나믹 램에 있어서:

외부로부터 입력되는 로우어드레스 스트로우브신호의 활성화에 응답하여 제1레벨로 천이하는 제1신호와 상기 로우어드레스 스트로우브신호가 활성화된후 토글링하는 컬럼어드레스 스트로우브신호에 응답하여 활성화되는 제2신호를 입력으로 하여, 상기 컬럼어드레스 스트로우브신호가 제1레벨일경우에는 컬럼 어드레스가 유입되고 상기 컬럼어드레스 스트로우브신호가 제2레벨일경우에는 상기 유입된 컬럼 어드레스가 래치되도록 하는 제1펄스를 출력하며, 상기 제2신호를 입력으로 하여 각기 소정시간 지연된 제2 및 제3펄스를 출력하는 제1 및 제2펄스발생기와, 소정시간 지연된 상기 제1신호와 상기 제2펄스를 입력으로 하여 논리조합된 출력신호를 발생하는 제1논리게이트와, 상기 제1논리게이트의 출력신호와 상기 제3펄스를 입력으로 하여 논리조합된 상기 제1펄스를 출력하는 제2논리게이트로 구성되는 발생부를 구비함을 특징으로 하는 다이나믹 램.
제1항에 있어서, 상기 제1레벨이 하이레벨일 경우 상기 제2레벨은 로우레벨임을 특징으로 하는 다이나믹 램.
제1항에 있어서, 상기 제1논리게이트는 낸드게이트임을 특징으로 하는 다이나믹 램.
제1항에 있어서, 상기 제2논리게이트는 낸드게이트임을 특징으로 하는 다이나믹 램.