JPS62103899A

JPS62103899A - メモリ制御装置

Info

Publication number: JPS62103899A
Application number: JP60242962A
Authority: JP
Inventors: Norikazu Fujii; 藤井　則和
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-10-31
Filing date: 1985-10-31
Publication date: 1987-05-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、コンピュータなど各種情報９ｒ！！埋シス
テムに使用されるメモリ制御装置に関し、１キに高速メ
モリアクセスを可能としたメモリ制御装置に関するもの
である。

［従来の技術］第３図は従来のメモリ制御装置を示すブロック図である
。図において、（１）は処理装置（図示せず）からのメ
モリアドレス＾Ｏ〜Ａ１７を保持するメモリアドレスレ
ジスタであり、最上位のメモリアドレスＡ１７を保持す
るビットアドレス部（１ａ）と、上位のメモリアドレス
八８〜Ａ１６を保持するローアドレス部（１１））と、
下位のメモリアドレス八〇〜＾７を保持するカラムアド
レス部（１ｃ）とを有している。（２）はローアドレス
部（１ｂ）からのローアドレスＲ＾又はカラムアドレス
部（ｌｃ）からのカラムアドレスＣ＾を選択して出力す
るセレクタ、（３）はセレクタ（２）に対しローアドレ
スＲ＾又はカラムアドレスＣΔを選択させる選択信号Ｓ
を出力する選択制御部、（４）は入力データＤを保持す
る入力データレジスタ、（５）はローアドレスストロー
ブ信号ＲＳ、カラムアドレスストローブ信号Ｃ８及びリ
ードライトコントロール信号Ｗが入力されるゲート部で
あり、ビットアドレス部（１ａ）の内容を反転したビッ
ト信号Ｂが一方の端子に入力されるナンドグー）　（５
ｍ）、（５ｂ）及び（５ｃ〉と、ビット信号Ｂを反転す
るインバータ（５ｄ）と、インバータ（５ｄ）の出力が
一方の端子に入力されるナンドゲ−１−（５ｅ）、（５
ｆ）及び（５ｇ）とから構成されており、各ナントゲー
ト（５ａ）及び（５ｅ）、（５ｂ）及び（５４）、（５
ｃ）及び（５ｇ）の他方の入力端子には、それぞれロー
アドレスストローブ信号ＲＳ、カラムアドレスストロー
ブ信号Ｃ５、リードライトコントロール信号Ｗが印加さ
れている。（６）、（７）は０ＲＡＩ４（ダイナミック
ランダムアクセスメモリ）からなる第１メモリ及び第２
メモリであり、第１メモリ（６）には各ナントゲート（
５ａ）〜（５Ｃ〉からのローアクセスタイミング信号Ｒ
１、カラムアクセスタイミング信号Ｃ１及びライトタイ
ミング信号−１が入力され、ス、第２メモリ（７）には
各ナントゲート（５ｅ）〜（５ｇ）からのローアクセス
タイミング信号Ｒ２、カラムアクセスタイミング信号Ｃ
２及びライｌ−タイミング信号−２が入力されている。

（８）は第１メモリ（６）又は第２メモリ（７）から読
み出される出力データひ１又はＤ２を保持する出力デー
タレシスタである。

次に、第３図の従来装置の動作について説明する。いま
、データ書き込みの場合を想定すると、まず処理装置か
ら出力されたメモリアドレス八〇〜Ａ１７はアドレスレ
ジスタ（１）に保持される。次に、入力データＤが入力
データレジスタ（４）に１朶持される。書き込みタイミ
ングを指示するリードライトコントロール信号Ｗが発生
すると、選択制御部（３）はローアドレスＲ＾を選択さ
せる選択信−ｊ＝ｔＳをセレクタ（２）に出力する。セ
レクタ（２〉はメモリアドレス＾８〜Ａ１６に対応する
ローアドレスＲ＾を各メモリ（６）、（７）に出力し、
同時にローアドレスストローブ信号Ｒ３が発生する。従
って、各メモリ（６）、（７）の一方はローアクセスタ
イミング信号Ｒ１又はＲ２によりローアドレスＲ＾を取
り込む。

続いて、選択制御部（３）はカラムアドレスＣ＾を選択
させる選択信号Ｓをセレクタ（２）に出力する。

セレクタ（２）はメモリアドレス＾０〜＾７に対応する
カラムアドレスＣ＾を各メモリ（６）、（７）に出力し
、同時にカラムアドレスストローブ信号ＣＳが発生する
。従って、各メモリ（６）、（７）の一方はカラムアク
セスタイミング信号Ｃ１又はＣ２によりカラムアドレス
Ｃへを取り込む。又、このときリードライトコントロー
ル信号Ｗも発生し、ライトタイミング信号−１又は阿２
と、ローアドレスＲ＾及びカラムアドレスＣへとに従っ
て、入力データレジスタ（４）を介した入力データＤが
各メモリ（６）、（７）の一方に書き込まれる。

次に、各メモリ（６）、（７）に書き込まれたデータの
読み出しの場合を想定する。読み出しタイミング信号（
図示せず）が発生すると、前述と同様に１１Ｕ択制御部
（３）はローアドレスＲ＾を選択させる選択信号Ｓを出
力し、セレクタ（２）は各メモリ（６）、（７）にロー
アドレスＩｔへを出力する。同時にローアドレスストロ
ーブ信号Ｒ３が発生し、各メモリ（６）、（７）の一方
はローアクセスタイミング信号Ｒ１又はＲ２に従ってロ
ーアドレスＲΔを取り込む９続いて、選択制御部（３）
はカラムアドレス囲を選択させる選択信号Ｓを出力し、
セレクタ（２）は各メモリ（６）、（７）にカラムアド
レスＣへを出力する。同時にカラムアドレスストローブ
信号Ｃ３が発生し、各メモリ（６）、（７）の一方はカ
ラムアクセスタイミング信号Ｃ１又はＣ２に従ってカラ
ムアドレスＣへを収り込む。

そして、これらローアドレスＲ＾及びカラムアドレスＣ
へに従って、各メモリ（６）、（７）に害き込まれたデ
ータの一方が出力データＤ１、Ｄ２として読み出され、
出力データレジスタ（８）に保持される。

以上のデータの書き込み及び読み出し動作にＪ）いて、
メモリアドレスＡ１７が０のとき即ちビット信号Ｂが１
のときは、ナントゲート（５ａ）〜（５Ｃ）が有効とな
り、ナントゲート（５ｅ）〜（５ｇ）が無効となってい
る。従って、ローアドレスストローブ信号ＲＳ、カラノ
、アドレスストローブ信号Ｃ３及びリードライトコント
ロール信号Ｗは、それぞれ第１メモリ（６）をアクセス
する各タイミング信号Ｒ１、Ｃ１、−１として出力され
、第１メモリ（６）のみがアクセスされる。逆にメモリ
アドレスＡ１７が１のときはビット信号Ｂが０となり、
ナントゲート（５ａ）〜（５Ｃ）が無効、（５ｅ）〜（
５ｇ）が有効となり、ゲート部（５）は各タイミング信
号Ｒ２、Ｃ２，１１１２を出力するので、第２メモリ（
７）のみがアクセスされる。

第４図は各メモリ（６）、（７）のアクセスタイミング
を示すタイミングチャート図である。ビット信号Ｂ（第
４図（イ））が１のときは、ナントゲート（５ｃ）〜（
５８）の出力は常に１であり、ローアクセスタイミング
信号Ｒ２（第４図（ニ））及びカラムアクセスタイミン
グ信号Ｃ２（第４図（ホ））は無効となっている。一方
、このとき第１メモリ（６）をアクセスするためのナン
トゲート（５ａ）〜（５ｃ）は有効であるから、ローア
クセスタイミング信号Ｒ１（第４図（口〉）は第１メモ
リ（６）が起動するときに１から０レベルとなる。そし
て、セレクタ（２）を介して入力されるローアドレスＲ
＾を第１メモリ（６）が保持し一定時間が経過すると、
カラムアクセスタイミング信号Ｃ１（第４図（ハ））が
１から０レベルとなり、第１メモリ（６）はカラムアド
レスＣへを保持する。このときデータ害き込みモードの
場合は、ライトタイミング信号旧（第４図（へ））がナ
ンドグーｔ（５ｃ）から第１メモリ（６）に出力される
。従って、カラムアクセスタイミング信号Ｃ１の立ち下
がりタイミングで、入力データＤが第１メモリ（６）に
書き込まれる（第４図（チ））。又、データ読み出しモ
ードの場合は、ライ）・タイミング信号１１１１は出力
されていないので、カラムアクセスタイミング信号Ｃ１
の立ち下がりタイミングから一定時間後に、第１メモリ
（６）から出力データＤｉ（第４図（ト））が出力され
る。

メモリアドレスＡ１７が０から１に変わると、ビット信
号Ｂ（第４図（イ））は１から０となり、各タイミング
信号Ｒ】、Ｃ１（第４図（ロ）、（ハ））は１のままと
なり、前述とは逆に、各タイミング信号Ｒ２、Ｃ２〈第
４図（ニ）、（ホ）〉によって第２メモリ（７）のみが
アクセスされるようになる。このとき書き込みモードで
あれば、第４図には図示しないが、ライトタイミング信
号１４２及びカラムアクセスタイミング信号Ｃ２の立ち
下がりで、前述と同様に第２メモリ（７）に入力データ
Ｄの書き込みが行なわれる。

又、読み出しモードであれば、カラムアクセスタイミン
グ信号Ｃ２の立ち下がりタイミングから一定時間後に、
第２メモリ（７）から出力データＤ２が読み出される（
第４図（ト））。

［発明が解決しようとする問題点コ従来のメモリ制御装置は以上のように、メモリアドレス
ＡＯ〜Ａ１７のうち最上位ビットＡ１７の内容によって
、第１メモリ（６）又は第２メモリ（７）のアクセスを
切換えているため、一方のメモリを連続してアクセスす
ることが多い、しかし、各メモリ（６）、（７）はＤＲ
ＡＭのため、例えばローアクセスタイミング信号Ｒ１（
第４Ｕ２（ロ））は、所定の最小時間ｔ１以上経過後に
０からルベルとなってプリチャージ時間し２となる必要
がある。従って、引き続き第１メモリ（６）にアクセス
がある場合、ローアクセスタイミング信号Ｒ１はプリチ
ャージ時間ｔ２経過後に１から０レベルにすることにな
り、メモリアクセスの制御情報が与えられても直ちに動
作開始てきないという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、プリチャージ時間によるロスを少なくしてメ
モリアクセス時間とサイクル時間とをほぼ等しくし、ト
ータル的に高速処理が可能なメモリ制御装置を得ること
を目的とする。

［問題点を解決するための手段］この発明に係るメモリ制御装置は、メモリアドレスレジ
スタのビットアドレス部に対し、メモリアドレスの最下
位ビットを入力するようにしたものである。

［作用］この発明においては、プログラムのアドレスがほぼ連続
していることから、最下位ビ・ソトが交互に０（＠数）
及び１（奇数）に変化するので、第１メモリ及び第２メ
モリがほぼ１回毎に交互にアクセスされる。従って、一
方のメモリがアクセスされている間に他方のメモリがブ
リヂャージされ、見かけ上プリチャージ時間が無視され
て連続的に各メモリがアクセスされた状態となる。

［実施例コ以下、この発明の一実施例を図について説明する３第１
図はこの発明の実施例を示すブロック図であり、（１）
〜（８）は前述の従来装置と同様のものである。ビット
アドレス部（１ａ）にはメモリアドレス＾０〜Ａ１７の
最下位ビット＾Ｏが入力され、ローアドレス部（１ｂ）
には上位ビット＾９〜Ａ１７が入力され、カラムアドレ
ス部（１ｃ）には下位ビット肩〜へ８が入力されている
。

次に、各メモリ（６）、（７）のアクセスタイミングを
示す第２（２１のタイミングチャート図を参照し、この
発明の実施例の動作について説明する。データ書き込み
及びデータ読み出しの基本動作については、前述の従来
装置の場合と同様である。但し、メモリアドレスレジス
タ（１）のビットアドレス部（Ｉａ）には最下位ビット
のメモリアドレス＾Ｏが入力されているため、ビット信
号Ｂは、サイクル時間ａ〜ｈ（第２図（す））と同期し
てほぼ交互に０又は１に変ｆヒするメモリアドレス＾０
（第２図（イ））に応じて変化する。

サイクル時間ａにおいて、メモリアドレス＾Ｏが０聞ち
ビット（３号Ｂが１の場合、各タイミング信号Ｒ１、Ｃ
Ｉ（第２図（ロ）、（ハ））が出力され、ライ■・タイ
ミング信相旧（第２図（へ））により入力データＤが第
１メモリ（６）に書き込まれる（第２図（チ）〉６サイ
クル時間すで、メモリアドレス八〇が１の場合、ローア
クセスタイミング信号Ｒ１は無効となるが、所定の最小
時間ｔ１を経過してプリチャージ時間し２どなっている
。一方このとき、各タイミング信号Ｒ２、Ｃ２（第２図
（ニ）、（ホ））が出力され、第２メモリ（７）からの
出力データＤ２が読み出される。再び、サイクル時間Ｃ
で、メモリアドレス八〇が０になると、既にプリチャー
ジ時間ｔ２を経過したローアクセスタイミング信号Ｒ１
が、直ちに１からＯレベルとなり、一定時間経過後力ラ
ムアクセスタイミング信号Ｃ１が０レベルとなり、更に
一定時間経過後第１メモリ（６）から出力データＤ１が
読み出される。このとき、第２メモリ（７）をアクセス
するローアクセスタイミング信号ｒ１２は、ルベルのま
まプリチャージ時間Ｌ２どなっている。

こうして、各メモリ（６）、（７）の一方が書き込み又
は読み出しのアクセス中に、他方はプリチャージ時間と
なっているので、メモリアドレス＾０の変ｊヒに応じて
、ローアクセスタイミング信号Ｒ１又はＲＺが直ちに０
レベルに立ち下がることができる。

但し、サイクル時間ｅ−ｒのようにメモリアドレスΔ０
が、偶数又は奇数アドレスのまま連続する場合は、従来
装置と同様にプリチャージ時間ｔ２のロスが生じること
になる。しかし、プログラムのアドレスはほぼ連続して
いるので、通常はサイクル時間ａ〜ｄ及びｇ〜ｈのよう
に、最下位アドレスビットのメモリアドレス八〇は交互
に変化するので、トータル的に見れば十分高速なアクセ
ス処理が行えることになる。

尚、上記実施例では、メモリ制御装置におけるリードサ
イクル及びライトサイクルのモードについて説明したが
、ページモードリードサイクル、ページモードライトサ
イクル、又はページモードリードライト／リードモディ
ファイライトサイクルについても同様の作用効果が得ら
れる。この場きは、カラムアクセスタイミング信号Ｃ１
、Ｃ２のプリチャージ時間のロス削減が効果の大部分を
占めることになる。

［発明の効果］以上のようにこの発明によれば、メモリアドレスレジス
タのビットアドレス部に対し、メモリアドレスの最下位
ビットを入力し、この最下位ビットの変化により、第１
メモリと第２メモリとをほぼ交互にアクセス制御するよ
うに構成したので、外部から見たメモリアクセス時間と
サイクル時間とがほぼ等しくなり、トータル的なメモリ
の使用において高速処理が可能なメモリ制御装置が得ら
れる効果がある。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
第１図の動作を説明するためのタイミングチャート図、
第３図は従来のメモリ制御装置を示すブロック図、第４
図は第３図の動作を説明するためのタイミングチャート
図である。（１）・・・メモリアドレスレジスタ（１ａ）・・ビットアドレス部〈１ｂ〉・・ローアドレス部（ｌｃ）・・・カラムアドレス部（２）・・セレクタ　　　（３）・・・選択制御部（４
）−・・入力データレジスタ（５）・・・ゲート部（６）・・・第１メモリ　　（７）・・・第２メモリ＾
Ｏ〜Ａ１７・・・メモリアドレス八〇・・・最下位ビット　　Ｂ・・・ビット信号Ｈへ・
・・ローアドレス　　Ｃ＾・・・カラムアドレスＳ・・
・ｉＸＸ傷信号　　　Ｄ・・・入力データ旧、Ｄ２・・
・出力データ旧、Ｒ２・・・ローアクセスタイミング信号Ｃ１、Ｃ２
・・・カラムアクセスタイミング信号旧、１１１２・・
・ライトタイミング信号面、図中、同一符号は同−又は
相当部分を示す。ｆ　　　Ｌｌ　　　　；　　　Ｉ＋　　　＋−（Ｊ＋　
　　か手続補正１４Ｆ（自発）昭和　　年　　月　　日６１．８．−２、

Claims

【特許請求の範囲】

ローアドレス部、カラムアドレス部及びビットアドレス
部を有し、処理装置から入力されるメモリアドレスを保
持するメモリアドレスレジスタと、前記ロー又はカラム
アドレス部からのアドレスが選択的に入力され、ＤＲＡ
Ｍからなる第１メモリ及び第２メモリと、入力データを
保持する入力データレジスタと、前記ビットアドレス部
の内容に従って、前記第１又は第２メモリに対し、前記
入力データレジスタからの入力データの書き込み、又は
前記各メモリに格納されたデータの読み出しを制御する
ためのタイミング信号を出力するゲート部とを備えたメ
モリ制御装置において、前記ビットアドレス部に対し、
前記メモリアドレスの最下位ビットを入力するようにし
たことを特徴とするメモリ制御装置。