JPS6275771A - 画像メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は描画データがパラレルにアクセスされる画像
メモリ制御回路に関する。

〔発明の技術的背景〕

パーソナルコンピュータや文字放送受信機においては、
画像メモリを使って各種睡像処理を行っている。

第４図に従来の画像メモリの制御回路を示す。

図において、１１は画像メモリである。まず、画像メモ
リＩ　１かも画像表示のために描画７”　−タを読み出
す処理は次のようになる。

クロック発生回路１２の出力に従って表示アドレス発生
回路１３から出力される表示用のアドレスデータは単方
向ノ々スコントローラ１４を介して画像メモリ１１に与
えられる。このアドレスデータに従って画像メモリ１１
から読み出された描画データは、コントロール信号発生
回路１５から与えられるロードパルスＬＤに従ってシフ
トレジスタ１６にロードされる。このロードデータは、
コントロール信号発生回路１５から与えられるシフトク
ロックＳＣＫに従って１ビットずつ出力される。

次に、画像メモリ１１に描画データを書き込んだり、読
み出し【所定の処理を施す処理を説明する。

この処理は、一般にＣＰＵ　（図示せず）によってなさ
れる。この場合、ＣＰＵからアドレスノぐスＡＢ上に出
力されたアドレスデータは、単方向ノ４スコントローラ
１７を通して画像メモリ１ノに与えられる。描画データ
の読み出し時には、このアドレスデータに従って画像メ
モリ１１から読み出された描画データが双方向パスコン
トローラ１８を通してＣＰＵに取り込まれる。一方、書
き込み時には、ＣｐＵよりデータバスＤＢ上に出力され
描画データが、双方向パスコントローラ１８を介して画
像メモリ１ノに書き込まれる。

画像表示以外のための画像メモリ１１のアクセスは、コ
ントロール信号発生回路１５から出力されるコントロー
ル信号ＳＣがハイレベルの期間に行われる。このハイレ
ベル期間は、第５図において、Ｈを水平同期信号とする
と、水平ブランキング期間に設定されている。

〔背景技術の問題点〕

上記構成において、画像メモリ１１に格納されている描
画データの１ビットだけを書き換えるいわゆる１ビット
書きを行う場合、ＣＰＵはこの描画データを画像メモリ
１１から読み出して修正し、これを再度書き込むという
段取りをふまなければならない。したがって、従来構成
では、１ビット書きはＣＰＵの負担となるものであり、
かつ時間のかかるものとなっていた。また、１ビット書
きの間はＣＰＵが他の処理を行うことができないという
問題があった。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、１
ピ、ト書きにおける処理時間の短縮やＣｐＵの負担軽減
等を図ることができる画像メモリ制御回路を提供するこ
とを目的とする。

〔発明の概要〕

この発明は上記目的を達成するために、画像メモリをア
クセスするためアドレスデータ、１ビット書きを行うた
めのデータ、上記アドレスデータに従って読み出された
描画データをそれぞれ保持するようにし、これら保持デ
ータに従って画像メモリからの描画データの読み出し、
この読み出されたデータの修正、この修正されたデータ
の書き込みを行うようにしたものである。

〔発明の実施例〕

以下、第１図を参照してこの発明の一実施例を詳細に説
明する。なお、第１図において、先の第４図と同一部に
は同一符号を付す。

第１図においては、１ビット書きは第２図に示すコント
ロール信号ＳＣがハイレベルの期間、つまり、水平ブラ
ンキング期間に行われる。まず、１ビット書きすべき描
画データが格納されているアドレスを示すアドレスデー
タが、ＣＰＵ（図示せず）よりアドレスバスＡＢ上に出
力される。また、これと同時に、１ビット書きのための
書き換えデータ及び制御データがＣＰＵよりデータバス
ＤＢ上に出力される。これら３つのデータは、コントロ
ーラ信号発生回路２ノから出力されるラッチ信号Ｌ１（
第２図参照）に従ってそれぞれラッチ回路２２，２３．
２４にラッチされる。

ラッチ回路２２にう、チされたアドレスデータは、単方
向パスコントローラ２５を介して画像メモリ１ノに与え
られる。このアドレスデータに従って画像メモリ１１か
ら読み出された描画データは、コントロール信号発生回
路２ノからのラッチ信号り、（第２図参照）に従って、
読み出し時からＴａ時間後に、う、チ回路２６にラッチ
される。

ラッチ回路２３，２４．２６のラッチデータはモディフ
ァイコントローラ２７に与えられる。

このコントローラ２２はラッチ回路２４のラッチデータ
が指定するモディファイ書きに従って、ラッチ回路２６
のラッチデータをラッチ回路２３のラッチデータにより
修正する。今の場合、指定されるモディファイ書きは１
ビット書きである。

モディファイコントローラ２７によって所定ビットの書
き換えがなされたデータは、ラッチ信号り、の後に出力
されるｆ−）信号ＳＧに従って単方向パスコントローラ
２８を通り、画像メモリ１１に与えられる。そして、こ
の後、コントロール信号発生回路２１からライトイネー
ブル信号部が、ラッチ信号り、からＴｂ時間遅れて出力
されることにより、上記書き換えの済んだ描画データは
ラッチ回路２２のアドレスデータに従って元のアドレス
に書き込まれる。

ラッチ回路２４．２３．２６のラッチデータは次表に示
すように、いずれも例えは８ビットである。ここで、ラ
ッチ回路２４のラッチデータの上位５ピツトはモディフ
ァイ書きの種類を表わし、１ピツ）！きは、例えば表に
示すように、”ｅ、〜ｅ＠’が００００１”となってい
る。そして、下位３ビット″Ｃ１〜　、ｍは書き換える
ビット位置を表わす。例えば、“Ｃ８〜ｃ１＃が”００
００１０１０”であれば、ラッチ回路２５のラッチデー
タ″ａ６〜凰８′の３ビット目″ｍ、３１がラッチ回路
２３のラッチデータ″ｂ、〜ｂ１′の３ビット目″ｂ３
′で置き換えられ、−＆＠　〜ｌＬ４　ｂｌｌｌ　８１
　’となるＧ第３図はモディファイコントローラ２７の
具体的構成の一例を示す回路図である。モディファイコ
ントローラ２７はラッチ回路２６，２３゜２４のラッチ
データをアドレスデータとするＲＯＭとして構成される
。第３図は、モディファイ書きの種類を３２とし、２種
類のモディファイ書きごとに１つのＲＯＭ　（Ｉ　Ａ　
）〜（１６Ａ）を設けている。そして、ラッチ回路２４
のう。

チデータの上位４ビット″Ｃ８〜Ｃ１′でモディファイ
書きの種類を表わし、これをデコーダ（１７Ａ）によっ
てデコードし、いずれか１つのＲＯＭを選択するように
なっている。また、各ＲＯＭ　（Ｉ　Ａ　）〜（１６Ａ
）はそれぞれラッチ回路２３．２６の各８ピツトのラッ
チデー夕及びラッチ回路２４の下位４ビットのデータを
アドレスデータとしてアクセスされる。その結果、モデ
ィファイ書きされたデータｍ、〜ｍｌが出力される。

以上詳述したこの実施例によれば、１ビット書きに際し
て、ＣＰＵはラッチ回路２２〜２４に所定のデータをラ
ッチするだげでよいので、ｌビ、ト書きのためにＣＰＵ
が長時間拘束されるということがない。したがって、１
ビット書き以外の処理が制約を受けるということを極力
防止することができる。

また、ラッチ回路２２〜２４の２．チｒ−タに従った処
理はハードウェアによってなされるので、高速度であり
、１ビット書きのための処理時間を短縮できる。

なお、この発明は先の実施例に限定されるものではなく
、他にも種々変形実施可能なことは勿論である。

〔発明の効果〕

この発明によれば、１ビット書きにおける処理時間の短
縮及びＣＰＵの負担の軽減を図ることができるので、画
像処理効率を向上することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するためのタイミングチャート
、第３図は第１図に示すモディファイコントローラの具
体的構成の一例を示す回路図、第４図は従来の画像メモ
リ制御回路を示す回路図、第５図は第４図の動作を説明
するためのタイミングチャートである。 １１・・・画像メモリ、２１・・・コントローラ信号発
生回路、２２〜２４．２６・・・ラッチ回路。 ２５．２８・・・単方向ハスコントローラ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第３図

Claims (1)

1. 【特許請求の範囲】 描画データがパラレルにアクセスされる画像メモリと、 この画像メモリをアクセスするためのアドレスデータを
   保持する第１の保持手段と、 上記アドレスデータに従って上記画像メモリから読み出
   された描画データを保持する第２の保持手段と、 この第２の保持手段に保持される描画データの所定の１
   ビットを書き換えるためのデータを保持する第３の保持
   手段と、 この第３の保持手段に保持されているデータに従って上
   記第２の保持手段に保持されているデータを１ビット書
   き換える書換え手段と、この書換え手段によって書き換
   えられたデータを上記アドレスデータに従って上記画像
   メモリに書き込む書込み手段とを具備したことを特徴と
   する画像メモリ制御回路。