JPH0652678A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0652678A JPH0652678A JP4205685A JP20568592A JPH0652678A JP H0652678 A JPH0652678 A JP H0652678A JP 4205685 A JP4205685 A JP 4205685A JP 20568592 A JP20568592 A JP 20568592A JP H0652678 A JPH0652678 A JP H0652678A
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- 239000003990 capacitor Substances 0.000 claims abstract description 5
- 238000003491 array Methods 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 42
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- 101150102482 BBLN gene Proteins 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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Abstract
(57)【要約】
【目的】 読出し，再書込みのための時間を見かけ上な
くすことができ、データアクセス時間の短縮化をはかり
得る半導体記憶装置を提供すること。 【構成】 直列に接続された複数個のＭＯＳトランジス
タと、これらの各ソースにそれぞれ一端が接続された情
報記憶用のキャパシタとを備えたＮＡＮＤ構造のダイナ
ミック型メモリセルユニットのアレイを有する半導体記
憶装置において、各メモリセルユニット１０に対しデー
タの読出し及び書込みを行うために、メモリセルアレイ
１０の各カラム毎に、メモリセルユニット１個分の記憶
情報を一次格納するレジスタ群４０を２個（Ａ，Ｂ）設
け、これらのレジスタ群Ａ，Ｂを並列的に使用すること
を特徴とする。
くすことができ、データアクセス時間の短縮化をはかり
得る半導体記憶装置を提供すること。 【構成】 直列に接続された複数個のＭＯＳトランジス
タと、これらの各ソースにそれぞれ一端が接続された情
報記憶用のキャパシタとを備えたＮＡＮＤ構造のダイナ
ミック型メモリセルユニットのアレイを有する半導体記
憶装置において、各メモリセルユニット１０に対しデー
タの読出し及び書込みを行うために、メモリセルアレイ
１０の各カラム毎に、メモリセルユニット１個分の記憶
情報を一次格納するレジスタ群４０を２個（Ａ，Ｂ）設
け、これらのレジスタ群Ａ，Ｂを並列的に使用すること
を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に直列に接続された複数個のＭＯＳトランジスタ
と、それらの各ソースにそれぞれ一端が接続された情報
記憶用のキャパシタを備えたＮＡＮＤ構造のダイナミッ
ク型メモリセルユニットのアレイを有する半導体記憶装
置のシステム構成に関する。
り、特に直列に接続された複数個のＭＯＳトランジスタ
と、それらの各ソースにそれぞれ一端が接続された情報
記憶用のキャパシタを備えたＮＡＮＤ構造のダイナミッ
ク型メモリセルユニットのアレイを有する半導体記憶装
置のシステム構成に関する。
【０００２】
【従来の技術】近年、ダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）の一つとして、複数のメモリセルを直列接続したメ
モリセルユニット（ＮＡＮＤ型メモリセルユニット）を
構成し、これをアレイ化した方式が開発されている。こ
のセルアレイ方式は、ビット線とメモリセルとのコンタ
クトが少なくなるため、セル面積が小さくなるという利
点を有する。
Ｍ）の一つとして、複数のメモリセルを直列接続したメ
モリセルユニット（ＮＡＮＤ型メモリセルユニット）を
構成し、これをアレイ化した方式が開発されている。こ
のセルアレイ方式は、ビット線とメモリセルとのコンタ
クトが少なくなるため、セル面積が小さくなるという利
点を有する。
【０００３】ところで、この種のＤＲＡＭでは、データ
読出しや再書込みのために、メモリセルユニット内の複
数のメモリセルのデータを時系列的に読出してこれを一
時的にＮ−１個のレジスタに保持し、さらにこれらのデ
ータに対し時系列的に再書込みを行わなければならな
い。このため、データの読出し，再書込みに時間がかか
る。そして、この間は他のデータを読出したりすること
ができず、無駄な時間となっていた。
読出しや再書込みのために、メモリセルユニット内の複
数のメモリセルのデータを時系列的に読出してこれを一
時的にＮ−１個のレジスタに保持し、さらにこれらのデ
ータに対し時系列的に再書込みを行わなければならな
い。このため、データの読出し，再書込みに時間がかか
る。そして、この間は他のデータを読出したりすること
ができず、無駄な時間となっていた。
【０００４】
【発明が解決しようとする課題】以上のように、従来の
ＮＡＮＤ型ＤＲＡＭメモリセルユニットをアレイ化した
半導体記憶装置においては、データの読出し，再書込み
の時間が長く、この間に他のデータをアクセスすること
はできず、データアクセスに要する時間が長くなるとい
う問題があった。
ＮＡＮＤ型ＤＲＡＭメモリセルユニットをアレイ化した
半導体記憶装置においては、データの読出し，再書込み
の時間が長く、この間に他のデータをアクセスすること
はできず、データアクセスに要する時間が長くなるとい
う問題があった。
【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、読出し，再書込みのた
めの時間を見かけ上なくすことができ、データアクセス
時間の短縮化をはかり得る半導体記憶装置を提供するこ
とにある。
ので、その目的とするところは、読出し，再書込みのた
めの時間を見かけ上なくすことができ、データアクセス
時間の短縮化をはかり得る半導体記憶装置を提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明の骨子は、セルデ
ータを一時格納するための手段として、１個のメモリセ
ルユニットのセル数と同じビット数を有するレジスタ群
を複数個設け、これらを並列的に使用することにある。
ータを一時格納するための手段として、１個のメモリセ
ルユニットのセル数と同じビット数を有するレジスタ群
を複数個設け、これらを並列的に使用することにある。
【０００７】即ち本発明は、直列に接続された複数個の
ＭＯＳトランジスタと、これらの各ソースにそれぞれ一
端が接続された情報記憶用のキャパシタと、を備えたＮ
ＡＮＤ構造のダイナミック型メモリセルユニットのアレ
イを有する半導体記憶装置において、各メモリセルユニ
ットに対しデータの読出し及び書込みを行うために、メ
モリセルユニットアレイの各カラム毎に、メモリセルユ
ニット１個分の記憶情報を一次格納するレジスタ群を複
数個（ｎ個；ｎ≧２）設けたことを特徴としているる。
ＭＯＳトランジスタと、これらの各ソースにそれぞれ一
端が接続された情報記憶用のキャパシタと、を備えたＮ
ＡＮＤ構造のダイナミック型メモリセルユニットのアレ
イを有する半導体記憶装置において、各メモリセルユニ
ットに対しデータの読出し及び書込みを行うために、メ
モリセルユニットアレイの各カラム毎に、メモリセルユ
ニット１個分の記憶情報を一次格納するレジスタ群を複
数個（ｎ個；ｎ≧２）設けたことを特徴としているる。
【０００８】また、本発明の望ましい実施態様としては
次のものがあげられる。
次のものがあげられる。
【０００９】(1) レジスタ群を、スタティック型メモリ
セルによって構成すること。
セルによって構成すること。
【００１０】(2) アドレスをラッチする回路を、それぞ
れのアドレスビットに対してｎ個有すること。
れのアドレスビットに対してｎ個有すること。
【００１１】(3) (2) におけるアドレスをラッチする回
路は、ロウアドレスをラッチする回路であること。
路は、ロウアドレスをラッチする回路であること。
【００１２】(4) メモリセルユニットのワード線の制御
回路に、カウンタを有すること。
回路に、カウンタを有すること。
【００１３】(5) (2)(3)におけるｎ個のアドレスラッチ
回路の出力のうち、１つのアドレスを選択するアドレス
選択回路を有すること。
回路の出力のうち、１つのアドレスを選択するアドレス
選択回路を有すること。
【００１４】(6) レジスタ群の一部或いは全部が、複数
のメモリセルアレイで共有されていること。
のメモリセルアレイで共有されていること。
【００１５】
【作用】本発明によれば、１つのロウ（列）のアクセス
（メモリセルから一時格納用のレジスタ群にデータを読
出したり、一時格納用のレジスタ群からメモリセルユニ
ットへ再書込みすること）から次のロウアクセスに移る
とき、１つのロウアクセスのデータを外部とやりとりし
ている間に、別のメモリセルユニットから一時格納用の
レジスタ群にデータを読出すこと及び一時格納用のレジ
スタ群から別のメモリセルユニットへ再書込みすること
ができる。従って、外部から見たときに、従来無駄な時
間となっていたレジスタ・メモリセル間の読出し，再書
込みを見かけ上なくすことができ、これによってデータ
アクセスに要する時間を短縮することが可能となる。
（メモリセルから一時格納用のレジスタ群にデータを読
出したり、一時格納用のレジスタ群からメモリセルユニ
ットへ再書込みすること）から次のロウアクセスに移る
とき、１つのロウアクセスのデータを外部とやりとりし
ている間に、別のメモリセルユニットから一時格納用の
レジスタ群にデータを読出すこと及び一時格納用のレジ
スタ群から別のメモリセルユニットへ再書込みすること
ができる。従って、外部から見たときに、従来無駄な時
間となっていたレジスタ・メモリセル間の読出し，再書
込みを見かけ上なくすことができ、これによってデータ
アクセスに要する時間を短縮することが可能となる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１７】図１は、本発明の一実施例に係わる半導体
記憶装置の基本構成を示すブロック図である。この装置
は、ＮＡＮＤ構造のダイナミック型メモリセルユニット
をアレイ化したものであり、図中１０はメモリセル部、
２０はセンスアンプ部、３０はレジスタバッファ、４０
はレジスタ群を示している。
記憶装置の基本構成を示すブロック図である。この装置
は、ＮＡＮＤ構造のダイナミック型メモリセルユニット
をアレイ化したものであり、図中１０はメモリセル部、
２０はセンスアンプ部、３０はレジスタバッファ、４０
はレジスタ群を示している。
【００１８】各部の具体的構成を、図２〜図５に示す。
図２はメモリセル部１０、図３はセンスアンプ部２０、
図４はレジスタバッファ３０、図５はレジスタ群４０の
具体的構成を示している。
図２はメモリセル部１０、図３はセンスアンプ部２０、
図４はレジスタバッファ３０、図５はレジスタ群４０の
具体的構成を示している。
【００１９】本実施例では、メモリセルユニットは４つ
のメモリセルで構成されている。即ち、図２に示すよう
に、４つのＭＯＳトランジスタが直列に接続され、各ト
ランジスタのソースにはそれぞれ情報記憶用のキャパシ
タが接続されている。複数のメモリセルユニットは、図
３に示すように１本のビット線ＢＬｎ或いはＢＢＬｎに
接続され、ＢＬｎ及びＢＢＬｎはＳ／Ａ，イコライズゲ
ート及びＧＢＬゲートを介してＧＢＬｎ，ＢＧＢＬｎに
接続されている。レジスタバッファ３０は図４に示すよ
うに構成され、メモリセルから読出されたデータを一次
的に保持するものである。
のメモリセルで構成されている。即ち、図２に示すよう
に、４つのＭＯＳトランジスタが直列に接続され、各ト
ランジスタのソースにはそれぞれ情報記憶用のキャパシ
タが接続されている。複数のメモリセルユニットは、図
３に示すように１本のビット線ＢＬｎ或いはＢＢＬｎに
接続され、ＢＬｎ及びＢＢＬｎはＳ／Ａ，イコライズゲ
ート及びＧＢＬゲートを介してＧＢＬｎ，ＢＧＢＬｎに
接続されている。レジスタバッファ３０は図４に示すよ
うに構成され、メモリセルから読出されたデータを一次
的に保持するものである。
【００２０】レジスタ群４０は、図５に示すようにメモ
リセルユニット内のセル数４の２倍（Ａ、Ｂ）の８個の
レジスタからなる。即ち、１個のメモリセルユニット内
のセル数と等しい４個のレジスタからなる２つのレジス
タ群Ａ，Ｂがそれぞれ用意されている。そして、これら
のレジスタ群Ａ，Ｂは、レジスタバッファ３０を介して
ＧＢＬｎ，ＢＧＢＬｎと接続されている。
リセルユニット内のセル数４の２倍（Ａ、Ｂ）の８個の
レジスタからなる。即ち、１個のメモリセルユニット内
のセル数と等しい４個のレジスタからなる２つのレジス
タ群Ａ，Ｂがそれぞれ用意されている。そして、これら
のレジスタ群Ａ，Ｂは、レジスタバッファ３０を介して
ＧＢＬｎ，ＢＧＢＬｎと接続されている。
【００２１】このような構成とすることにより、例えば
１つのメモリセルユニット分の４つのデータがＡブロッ
クの４つのレジスタ（レジスタ群Ａ）にそれぞれ一時的
に格納され、外部との間でデータのアクセス（外部アク
セス）を行っている間に、Ｂブロックの４つのレジスタ
（レジスタ群Ｂ）に他のロウアドレスのセルユニットの
データを読出すことができ、レジスタ群Ａのデータの外
部アクセスが終了した後、直ちにレジスタ群Ｂのデータ
に対して外部アクセスが可能となる。また、レジスタ群
Ｂのデータに対して外部アクセスを行っている間にレジ
スタ群Ａのデータを元のセルユニットに再書込みを行
い、また別のロウアドレスのセルユニットのデータをレ
ジスタ群Ａに読出すことができるため、レジスタ群Ｂの
データの外部アクセスが終了した時点で、直ちにレジス
タ群Ａにあるデータの外部アクセスが可能となる。
１つのメモリセルユニット分の４つのデータがＡブロッ
クの４つのレジスタ（レジスタ群Ａ）にそれぞれ一時的
に格納され、外部との間でデータのアクセス（外部アク
セス）を行っている間に、Ｂブロックの４つのレジスタ
（レジスタ群Ｂ）に他のロウアドレスのセルユニットの
データを読出すことができ、レジスタ群Ａのデータの外
部アクセスが終了した後、直ちにレジスタ群Ｂのデータ
に対して外部アクセスが可能となる。また、レジスタ群
Ｂのデータに対して外部アクセスを行っている間にレジ
スタ群Ａのデータを元のセルユニットに再書込みを行
い、また別のロウアドレスのセルユニットのデータをレ
ジスタ群Ａに読出すことができるため、レジスタ群Ｂの
データの外部アクセスが終了した時点で、直ちにレジス
タ群Ａにあるデータの外部アクセスが可能となる。
【００２２】従って外部から見たとき、メモリセルユニ
ットとレジスタ群Ａ，Ｂとのデータの転送を隠すことが
できるため、無駄な時間がなくなる。さらに、リフレッ
シュについても、例えばレジスタ群Ａのデータが外部ア
クセスを行っている間にレジスタ群Ｂを用いてリフレッ
シュを行うことができるため、リフレッシュに伴うビジ
ー率を減少させることができる。
ットとレジスタ群Ａ，Ｂとのデータの転送を隠すことが
できるため、無駄な時間がなくなる。さらに、リフレッ
シュについても、例えばレジスタ群Ａのデータが外部ア
クセスを行っている間にレジスタ群Ｂを用いてリフレッ
シュを行うことができるため、リフレッシュに伴うビジ
ー率を減少させることができる。
【００２３】このように本実施例によれば、メモリセル
ユニットのデータを一時格納するための手段として、１
個のメモリセルユニットのセル数と同じビット数を有す
るレジスタ群を２個（Ａ，Ｂ）設け、これらを並列的に
使用することより、外部から見たときに従来無駄な時間
となっていたレジスタ・メモリセル間の読出し，再書込
みを見かけ上なくすことができる。このため、データア
クセスに要する時間を短縮することが可能となる。
ユニットのデータを一時格納するための手段として、１
個のメモリセルユニットのセル数と同じビット数を有す
るレジスタ群を２個（Ａ，Ｂ）設け、これらを並列的に
使用することより、外部から見たときに従来無駄な時間
となっていたレジスタ・メモリセル間の読出し，再書込
みを見かけ上なくすことができる。このため、データア
クセスに要する時間を短縮することが可能となる。
【００２４】図６はレジスタ群Ａ，Ｂを複数のセルアレ
イで共有した場合の実施例である。レジスタ群Ａ，Ｂを
複数のセルアレイで共有することにより、メモリセルア
レイ毎にレジスタ群を設けた場合に比べて、レジスタ面
積の増加を抑えることができる。
イで共有した場合の実施例である。レジスタ群Ａ，Ｂを
複数のセルアレイで共有することにより、メモリセルア
レイ毎にレジスタ群を設けた場合に比べて、レジスタ面
積の増加を抑えることができる。
【００２５】図７は図１の回路を動作させるためのシス
テム構成を示すブロック図である。図中７０はメモリセ
ルアレイ、７１はセンスアンプ、７２はレジスタ、８１
はロウデコーダ、８２はロウアドレスバッファ、８３は
ロウコントロール回路、８４はワードラインコントロー
ル回路、８５はデータトランスファコントロール回路、
９１はカラムデコーダ、９２はカラムアドレスバッフ
ァ、９３はカラムコントロール回路、９４はカラムカウ
ンタ、９５はＩ／Ｏバッファコントロール回路、９６は
Ｉ／Ｏバッファである。
テム構成を示すブロック図である。図中７０はメモリセ
ルアレイ、７１はセンスアンプ、７２はレジスタ、８１
はロウデコーダ、８２はロウアドレスバッファ、８３は
ロウコントロール回路、８４はワードラインコントロー
ル回路、８５はデータトランスファコントロール回路、
９１はカラムデコーダ、９２はカラムアドレスバッフ
ァ、９３はカラムコントロール回路、９４はカラムカウ
ンタ、９５はＩ／Ｏバッファコントロール回路、９６は
Ｉ／Ｏバッファである。
【００２６】図８〜図１１は、図７のシステムを動作さ
せた時の主要クロックの信号波形を示す図である。本実
施例においては、内部の信号を外部クロックＣＫに同期
して動作させている。外部信号は、ロウアドレスストロ
ーブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、レ
ジスタブロックを選択するための信号／Ａ，／Ｂ、アド
レスＡＤＤ、書込み許可信号／ＷＥより構成されてい
る。なお、／Ｘは、Ｘの反転出力を示している。
せた時の主要クロックの信号波形を示す図である。本実
施例においては、内部の信号を外部クロックＣＫに同期
して動作させている。外部信号は、ロウアドレスストロ
ーブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、レ
ジスタブロックを選択するための信号／Ａ，／Ｂ、アド
レスＡＤＤ、書込み許可信号／ＷＥより構成されてい
る。なお、／Ｘは、Ｘの反転出力を示している。
【００２７】図１２，１３は、ロウコントロール回路８
３の具体的構成を示す図である。ロウアドレスの取り込
みは、図１２（ａ）に示すように、／ＲＡＳが“Ｌ”と
／Ａが“Ｌ”、例えばＡブロックを選択する場合、／Ｗ
Ｅが“Ｈ”及びＣＫの立ち上がりで取り込まれる。この
とき、アドレス取り込み信号／ＲＬＡＴＡが“Ｌ”のパ
ルスが発生される。また、図１２（ｄ）に示すように、
ロウアドレスのカウンタを制御するクロックＣＫＲの始
まりを定義する／ＣＫＲＢＥＧが“Ｌ”のパルスにな
る。また、／ＲＲＳＴＡは、図１２（ｂ）に示すよう
に、Ａブロックのデータをレジスタから元のセルユニッ
トへ再書込みを開始する信号で、／ＲＡＳ“Ｌと、／Ｗ
Ｅ“Ｌ”と／Ａ又は／Ｂの“Ｌ”とクロックの立ち上が
りで“Ｌ”パルスを発生する。
３の具体的構成を示す図である。ロウアドレスの取り込
みは、図１２（ａ）に示すように、／ＲＡＳが“Ｌ”と
／Ａが“Ｌ”、例えばＡブロックを選択する場合、／Ｗ
Ｅが“Ｈ”及びＣＫの立ち上がりで取り込まれる。この
とき、アドレス取り込み信号／ＲＬＡＴＡが“Ｌ”のパ
ルスが発生される。また、図１２（ｄ）に示すように、
ロウアドレスのカウンタを制御するクロックＣＫＲの始
まりを定義する／ＣＫＲＢＥＧが“Ｌ”のパルスにな
る。また、／ＲＲＳＴＡは、図１２（ｂ）に示すよう
に、Ａブロックのデータをレジスタから元のセルユニッ
トへ再書込みを開始する信号で、／ＲＡＳ“Ｌと、／Ｗ
Ｅ“Ｌ”と／Ａ又は／Ｂの“Ｌ”とクロックの立ち上が
りで“Ｌ”パルスを発生する。
【００２８】／ＣＫＲＥＮＤは、図１２（ｃ）に示すよ
うに、ＣＫＲの終わりを定義する信号でカウンタの出力
Ｑ〈０〉、Ｑ〈１〉が“Ｈ”で、ＣＫ、ＣＫＲが“Ｌ”
のときに“Ｌ”パルスを発生する。ＲＳＬＣＴＡは、図
１２（ｅ）に示すように、Ａブロックのアドレスが選択
されたとき、セルユニットとＡブロックレジスタの間の
データ転送が行われている間“Ｈ”になる。
うに、ＣＫＲの終わりを定義する信号でカウンタの出力
Ｑ〈０〉、Ｑ〈１〉が“Ｈ”で、ＣＫ、ＣＫＲが“Ｌ”
のときに“Ｌ”パルスを発生する。ＲＳＬＣＴＡは、図
１２（ｅ）に示すように、Ａブロックのアドレスが選択
されたとき、セルユニットとＡブロックレジスタの間の
データ転送が行われている間“Ｈ”になる。
【００２９】また、ＲＥＡＤは、図１３（ａ）に示すよ
うに、セルユニットのデータがレジスタに転送されてい
る間“Ｈ”になる。ＲＥＳＴＲは、図１３（ｂ）に示す
ように、レジスタのデータがセルユニットに転送される
間“Ｈ”になる。
うに、セルユニットのデータがレジスタに転送されてい
る間“Ｈ”になる。ＲＥＳＴＲは、図１３（ｂ）に示す
ように、レジスタのデータがセルユニットに転送される
間“Ｈ”になる。
【００３０】図１４は、ワードラインコントロール回路
１４の具体的構成を示す図である。ＷＬｎｘ（ｘ＝０〜
３）を制御する信号ＷＬＤＲｘは、図１４（ａ）に示す
ように、２つのカウンタ（２ビット）の出力Ａ，Ｂ，
Ｃ，Ｄと、ＲＥＡＤ，ＲＥＳＴＲの信号を用いて制御さ
れている。カウンタは、図１４（ｂ）に示すようにＪＫ
ＦＦで構成され、図１４（ｃ）に示すような出力を得る
ものである。カウンタを動かすクロックＣＫＲは、図１
４（ｄ）に示すように、外部のクロックＣＫを／ＣＫＲ
ＢＥＧから／ＣＫＲＥＮＤで定義される間だけ分周（こ
の実施例では２分周してあるが、何分周しても構わな
い）して作られる。ＷＬの制御をカウンタの出力を用い
ることによって、ＣＫのみで容易に制御することが可能
となる。
１４の具体的構成を示す図である。ＷＬｎｘ（ｘ＝０〜
３）を制御する信号ＷＬＤＲｘは、図１４（ａ）に示す
ように、２つのカウンタ（２ビット）の出力Ａ，Ｂ，
Ｃ，Ｄと、ＲＥＡＤ，ＲＥＳＴＲの信号を用いて制御さ
れている。カウンタは、図１４（ｂ）に示すようにＪＫ
ＦＦで構成され、図１４（ｃ）に示すような出力を得る
ものである。カウンタを動かすクロックＣＫＲは、図１
４（ｄ）に示すように、外部のクロックＣＫを／ＣＫＲ
ＢＥＧから／ＣＫＲＥＮＤで定義される間だけ分周（こ
の実施例では２分周してあるが、何分周しても構わな
い）して作られる。ＷＬの制御をカウンタの出力を用い
ることによって、ＣＫのみで容易に制御することが可能
となる。
【００３１】図１５は、ロウアドレスバッファ８２の具
体的構成を示す図である。アドレスラッチ回路がアドレ
スの同一ビットに対して２個設けられており、レジスタ
群Ａへデータを転送するときはＡのラッチに、レジスタ
群Ｂへデータを転送するときはＢのラッチに、それぞれ
／ＲＬＡＴＡ，／ＲＬＡＴＢでラッチされる。そのラッ
チの出力は、ＲＳＬＣＴＡ，ＲＳＬＣＴＢで、Ｒ／Ｄ８
１へのアドレス転送を選択するアドレス選択回路に接続
されている。／ＣＫＲＥＮＤによりアドレスはリセット
される。
体的構成を示す図である。アドレスラッチ回路がアドレ
スの同一ビットに対して２個設けられており、レジスタ
群Ａへデータを転送するときはＡのラッチに、レジスタ
群Ｂへデータを転送するときはＢのラッチに、それぞれ
／ＲＬＡＴＡ，／ＲＬＡＴＢでラッチされる。そのラッ
チの出力は、ＲＳＬＣＴＡ，ＲＳＬＣＴＢで、Ｒ／Ｄ８
１へのアドレス転送を選択するアドレス選択回路に接続
されている。／ＣＫＲＥＮＤによりアドレスはリセット
される。
【００３２】このようにアドレスラッチを２個と選択回
路を設けることにより、レジスタからセルユニットへの
再書込みを行う際、アドレスを入力しなくても再書込み
を行うことができる。
路を設けることにより、レジスタからセルユニットへの
再書込みを行う際、アドレスを入力しなくても再書込み
を行うことができる。
【００３３】図１６は、Ｒ／Ｄ８１の具体的構成を示す
図である。アドレス信号によってデコードされたセルユ
ニットに対し、ＷＬＤＲ０〜３によってＷＬｎ０〜３を
制御している。
図である。アドレス信号によってデコードされたセルユ
ニットに対し、ＷＬＤＲ０〜３によってＷＬｎ０〜３を
制御している。
【００３４】図１７〜２０は、データトランスファコン
トロール回路８５の具体的構成を示す図である。この回
路は、データがＢＬに出力されてから、レジスタに転送
される間或いはレジスタからメモリセルに転送される間
のＳ／Ａ，ＥＱＬ，ＧＢＬＧＴ，ＧＢＬＥＱ，ＲＧＡ
Ｔ，ＲＳＮ，ＢＲＳＰ，ＰＴＡ０〜３，ＴＰＢ０〜３，
ＢＷＢＦ，ＷＢＦの信号を制御している。具体的には、
図１７はＧＢＬＧＴ，ＧＢＬＥＱ，ＲＧＡＴ，ＲＳＮ，
ＢＲＳＰ，ＰＨＩＴＲＥ，ＢＷＢＦ，ＷＢＦの信号を制
御する回路であり、図１８はこの回路の各部の信号波形
図を示している。また、図１９はＰＴＡ０〜３，ＴＰＢ
０〜３の信号を制御する回路、図２０はＥＱＬ，ＢＳＡ
Ｎ，ＳＡＰの信号を制御する回路を示している。
トロール回路８５の具体的構成を示す図である。この回
路は、データがＢＬに出力されてから、レジスタに転送
される間或いはレジスタからメモリセルに転送される間
のＳ／Ａ，ＥＱＬ，ＧＢＬＧＴ，ＧＢＬＥＱ，ＲＧＡ
Ｔ，ＲＳＮ，ＢＲＳＰ，ＰＴＡ０〜３，ＴＰＢ０〜３，
ＢＷＢＦ，ＷＢＦの信号を制御している。具体的には、
図１７はＧＢＬＧＴ，ＧＢＬＥＱ，ＲＧＡＴ，ＲＳＮ，
ＢＲＳＰ，ＰＨＩＴＲＥ，ＢＷＢＦ，ＷＢＦの信号を制
御する回路であり、図１８はこの回路の各部の信号波形
図を示している。また、図１９はＰＴＡ０〜３，ＴＰＢ
０〜３の信号を制御する回路、図２０はＥＱＬ，ＢＳＡ
Ｎ，ＳＡＰの信号を制御する回路を示している。
【００３５】図２１は、カラムコントロール回路９３の
具体的構成を示す図である。カラム系の動作開始信号／
ＣＡＣＴＡ、／ＣＡＣＴＢは、図２１（ａ）に示すよう
に、／ＣＡＳ“Ｌ”、／Ａ又は／Ｂが“Ｌ”、ＣＫが立
ち上がりで“Ｌ”パルスを発生する。カラムアドレスラ
ッチ信号／ＣＬＡＴは、図２１（ｂ）に示すように、／
ＣＡＳ“Ｌ”、ＣＫの立ち上がりで“Ｌ”パルスを発生
し、カラムアドレスバッファ９２でカラムアドレスをラ
ッチする。／ＣＤＡＣＴは、図２１（ｃ）に示すよう
に、レジスタと外部のアクセスの終了を定義し、カラム
アドレスカウンタの出力Ａｓ〈０〜４〉が“Ｈ”でＣＫ
の立ち下がりで“Ｌ”パルスを発生する。ＣＳＬＣＴ
Ａ、ＣＳＬＣＴＢは、図２１（ｄ）に示すように、それ
ぞれレジスタ群Ａと外部との間でデータ転送している
間、レジスタ群Ｂと外部との間でデータ転送している間
に“Ｈ”になる。
具体的構成を示す図である。カラム系の動作開始信号／
ＣＡＣＴＡ、／ＣＡＣＴＢは、図２１（ａ）に示すよう
に、／ＣＡＳ“Ｌ”、／Ａ又は／Ｂが“Ｌ”、ＣＫが立
ち上がりで“Ｌ”パルスを発生する。カラムアドレスラ
ッチ信号／ＣＬＡＴは、図２１（ｂ）に示すように、／
ＣＡＳ“Ｌ”、ＣＫの立ち上がりで“Ｌ”パルスを発生
し、カラムアドレスバッファ９２でカラムアドレスをラ
ッチする。／ＣＤＡＣＴは、図２１（ｃ）に示すよう
に、レジスタと外部のアクセスの終了を定義し、カラム
アドレスカウンタの出力Ａｓ〈０〜４〉が“Ｈ”でＣＫ
の立ち下がりで“Ｌ”パルスを発生する。ＣＳＬＣＴ
Ａ、ＣＳＬＣＴＢは、図２１（ｄ）に示すように、それ
ぞれレジスタ群Ａと外部との間でデータ転送している
間、レジスタ群Ｂと外部との間でデータ転送している間
に“Ｈ”になる。
【００３６】図２２は、カラムカウンタ９４の具体的構
成を示す図である。このカウンタは図２２（ａ）に示す
ように、５つのＪＫＦＦからなり、カラムアドレス入力
後、カウンタで定義されるビット数（この場合、２5 ＝
３２ｂｉｔ）を１かたまりとして、シリアルに転送する
ための信号を出力する。なお、ＪＫＦＦに入力されるＣ
ＫＣ，ＣＲＣＯＵＮは図２２（ｂ）（ｃ）に示す回路に
より生成される。このように１回のアクセスで一方のレ
ジスタから多数ビットをシリアルに読出すことにより、
その間に他方のレジスタでメモリセルユニットとレジス
タの間のデータ転送を行うことができるため、レジスタ
・メモリセルユニット間のデータ転送時間を隠すことが
できる。
成を示す図である。このカウンタは図２２（ａ）に示す
ように、５つのＪＫＦＦからなり、カラムアドレス入力
後、カウンタで定義されるビット数（この場合、２5 ＝
３２ｂｉｔ）を１かたまりとして、シリアルに転送する
ための信号を出力する。なお、ＪＫＦＦに入力されるＣ
ＫＣ，ＣＲＣＯＵＮは図２２（ｂ）（ｃ）に示す回路に
より生成される。このように１回のアクセスで一方のレ
ジスタから多数ビットをシリアルに読出すことにより、
その間に他方のレジスタでメモリセルユニットとレジス
タの間のデータ転送を行うことができるため、レジスタ
・メモリセルユニット間のデータ転送時間を隠すことが
できる。
【００３７】図２３は、Ｃ／Ｄ８１の具体的構成を示す
図である。入力したカラムアドレスと、カラムカウンタ
の信号によりデコードした信号を、ＣＳＬＣＴＡ、ＣＳ
ＬＣＴＢでＡブロック、Ｂブロックの選択を行い、出力
（ＣＳＬＡｎ、ＣＳＬＢｎ）を出している。
図である。入力したカラムアドレスと、カラムカウンタ
の信号によりデコードした信号を、ＣＳＬＣＴＡ、ＣＳ
ＬＣＴＢでＡブロック、Ｂブロックの選択を行い、出力
（ＣＳＬＡｎ、ＣＳＬＢｎ）を出している。
【００３８】図２４〜２６は、Ｉ／Ｏバッファコントロ
ール回路の具体的構成を示す図である。図２４（ａ）に
示す回路から、ＣＢＱ，ＱＬＴＣ，ＢＱＬＴＣ，ＢＱＢ
ＬＫが得られる。図２４（ｂ）には、ＣＫＣ，ＣＥＱ，
ＱＬＴＣ，ＢＱＢＬＫの関係を示している。／ＤＭＯＤ
Ｅ、／ＱＭＯＤＥは、図２５（ａ）に示すように、それ
ぞれカラムアドレスの入力したときのアクセスが書込み
のモードか、読出しのモードかを定義するための信号
で、／ＤＭＯＤＥは／ＣＡＳ，／ＷＥが“Ｌ”でＣＫの
立ち上がりで“Ｌ”パルスを発生、／ＱＭＯＤＥは／Ｃ
ＡＳ“Ｌ”，／ＷＥ“Ｈ”でＣＫの立ち上がりで“Ｌ”
パルスを発生する。
ール回路の具体的構成を示す図である。図２４（ａ）に
示す回路から、ＣＢＱ，ＱＬＴＣ，ＢＱＬＴＣ，ＢＱＢ
ＬＫが得られる。図２４（ｂ）には、ＣＫＣ，ＣＥＱ，
ＱＬＴＣ，ＢＱＢＬＫの関係を示している。／ＤＭＯＤ
Ｅ、／ＱＭＯＤＥは、図２５（ａ）に示すように、それ
ぞれカラムアドレスの入力したときのアクセスが書込み
のモードか、読出しのモードかを定義するための信号
で、／ＤＭＯＤＥは／ＣＡＳ，／ＷＥが“Ｌ”でＣＫの
立ち上がりで“Ｌ”パルスを発生、／ＱＭＯＤＥは／Ｃ
ＡＳ“Ｌ”，／ＷＥ“Ｈ”でＣＫの立ち上がりで“Ｌ”
パルスを発生する。
【００３９】図２５（ｂ）に示すように、ＣＫＤはデー
タ入力用クロックであり、ＣＫの立ち上がりでデータを
取り込み、次の立ち下がりでレジスタに書込むようにな
っている。ＣＫＱはデータ出力のための転送クロックで
ある。ＣＫＯＵＴは、データ出力のための出力バッファ
を制御するクロックでＣＫＯＵＴの立ち下がりでデータ
を出力し、ＣＫの立ち上がりで出力したデータを外部の
ＣＰＵが受けとれるように、出力幅を設定している。図
２５（ｃ）には、ＣＫＱ，ＣＫＯＵＴと図２５（ｂ）の
回路の途中の出力波形を示している。
タ入力用クロックであり、ＣＫの立ち上がりでデータを
取り込み、次の立ち下がりでレジスタに書込むようにな
っている。ＣＫＱはデータ出力のための転送クロックで
ある。ＣＫＯＵＴは、データ出力のための出力バッファ
を制御するクロックでＣＫＯＵＴの立ち下がりでデータ
を出力し、ＣＫの立ち上がりで出力したデータを外部の
ＣＰＵが受けとれるように、出力幅を設定している。図
２５（ｃ）には、ＣＫＱ，ＣＫＯＵＴと図２５（ｂ）の
回路の途中の出力波形を示している。
【００４０】図２６（ａ）に示すようにＣＫＤからＢＷ
ＬＴＣ，ＣＫＩＮが得られ、図２６（ｂ）に示すように
ＢＷＬＴＣからＷＬＴＤ，ＢＷＬＴＤが得られる。これ
らの信号波形を、図２６（ｃ）に示す。
ＬＴＣ，ＣＫＩＮが得られ、図２６（ｂ）に示すように
ＢＷＬＴＣからＷＬＴＤ，ＢＷＬＴＤが得られる。これ
らの信号波形を、図２６（ｃ）に示す。
【００４１】図２７は、Ｉ／Ｏバッファ９６の具体的構
成を示す図である。読出しは、ＢＤＱ，ＤＱに出力され
たデータをＱＬＴＣ“Ｈ”でラッチし、ＣＫＯＵＴが
“Ｌ”になって出力される。ＣＫＵＯＴが“Ｌ”になっ
ている間に、ＣＫが立ち上がると次のデータがＤＱ、Ｂ
ＤＱにデータが出力されて次の出力準備に入るようにな
っている。
成を示す図である。読出しは、ＢＤＱ，ＤＱに出力され
たデータをＱＬＴＣ“Ｈ”でラッチし、ＣＫＯＵＴが
“Ｌ”になって出力される。ＣＫＵＯＴが“Ｌ”になっ
ている間に、ＣＫが立ち上がると次のデータがＤＱ、Ｂ
ＤＱにデータが出力されて次の出力準備に入るようにな
っている。
【００４２】図２８（ａ）〜（ｄ）は、本実施例で用い
られている基本的なパルス発生回路の例を示す。また、
図２９は本実施例で用いられているＪＫＦＦの回路を示
す。このＪＫＦＦは、何等特殊なものではなく、従来一
般に使用されているものであり、これと同じ機能を持つ
ものならば他のものでもよい。
られている基本的なパルス発生回路の例を示す。また、
図２９は本実施例で用いられているＪＫＦＦの回路を示
す。このＪＫＦＦは、何等特殊なものではなく、従来一
般に使用されているものであり、これと同じ機能を持つ
ものならば他のものでもよい。
【００４３】なお、以上の説明では各部の回路構成及び
信号波形を具体的に示したが、本発明はこれに限らず適
宜変更して実施することが可能である。また、実施例で
はメモリセルユニット１個分の記憶情報を一次格納する
レジスタ群を２個用いたが、レジスタ群を３個以上用い
て、外部から見たアクセス時間をより短縮することも可
能である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
信号波形を具体的に示したが、本発明はこれに限らず適
宜変更して実施することが可能である。また、実施例で
はメモリセルユニット１個分の記憶情報を一次格納する
レジスタ群を２個用いたが、レジスタ群を３個以上用い
て、外部から見たアクセス時間をより短縮することも可
能である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【００４４】
【発明の効果】以上に述べたように本発明によれば、セ
ルデータを一時格納するための手段として、１個のメモ
リセルユニットのセル数と同じビット数を有するレジス
タ群を複数個設け、これらを並列的に使用することによ
り、読出し，再書込みのための時間を見かけ上なくすこ
とができ、データアクセス時間の短縮化をはかることが
可能となる。
ルデータを一時格納するための手段として、１個のメモ
リセルユニットのセル数と同じビット数を有するレジス
タ群を複数個設け、これらを並列的に使用することによ
り、読出し，再書込みのための時間を見かけ上なくすこ
とができ、データアクセス時間の短縮化をはかることが
可能となる。
【図１】本発明の一実施例に係わる半導体記憶装置の基
本構成を示すブロック図、
本構成を示すブロック図、
【図２】メモリセル部の具体的構成を示す図、
【図３】センスアンプ部の具体的構成を示す図、
【図４】レジスタバッファの具体的構成を示す図、
【図５】レジスタ群の具体的構成を示す図、
【図６】レジスタ群を複数のメモリセルアレイで共有し
た場合の実施例を示す図、
た場合の実施例を示す図、
【図７】実施例のシステム構成を示すブロック図、
【図８】図７のシステムを動作させた時の主要クロック
の信号波形を示す図、
の信号波形を示す図、
【図９】図７のシステムを動作させた時の主要クロック
の信号波形を示す図、
の信号波形を示す図、
【図１０】図７のシステムを動作させた時の主要クロッ
クの信号波形を示す図、
クの信号波形を示す図、
【図１１】図７のシステムを動作させた時の主要クロッ
クの信号波形を示す図、
クの信号波形を示す図、
【図１２】ロウコントロール回路の具体的構成を示す
図、
図、
【図１３】ロウコントロール回路の具体的構成を示す
図、
図、
【図１４】ワードラインコントロール回路の具体的構成
を示す図、
を示す図、
【図１５】ロウアドレスバッファの具体的構成を示す
図、
図、
【図１６】Ｒ／Ｄの回路の具体的構成を示す図、
【図１７】データトランスファコントロール回路の具体
的構成を示す図、
的構成を示す図、
【図１８】データトランスファコントロール回路の具体
的構成を示す図、
的構成を示す図、
【図１９】データトランスファコントロール回路の具体
的構成を示す図、
的構成を示す図、
【図２０】データトランスファコントロール回路の具体
的構成を示す図、
的構成を示す図、
【図２１】カラムコントロール回路の具体的構成を示す
図、
図、
【図２２】カラムカウンタの具体的構成を示す図、
【図２３】Ｃ／Ｄの具体的構成を示す図、
【図２４】Ｉ／Ｏバッファコントロール回路の具体的構
成を示す図、
成を示す図、
【図２５】Ｉ／Ｏバッファコントロール回路の具体的構
成を示す図、
成を示す図、
【図２６】Ｉ／Ｏバッファコントロール回路の構成を示
す図、
す図、
【図２７】Ｉ／Ｏバッファの具体的構成を示す図、
【図２８】本実施例で用いられる基本的なパルス発生回
路の具体的な構成を示す図、
路の具体的な構成を示す図、
【図２９】本実施例で用いられるＪＫＦＦの具体的な回
路構成を示す図。
路構成を示す図。
１０…メモリセル部、 ２０…センスアンプ部、 ３０…レジスタバッファ、 ４０…レジスタ群、 ７０…メモリセルアレイ、 ７１…センスアンプ、 ７２…レジスタ、 ８１…ロウデコーダ、 ８２…ロウアドレスバッファ、 ８３…ロウコントロール回路、 ８４…ワードラインコントロール回路、 ８５…データトランスファコントロール回路、 ９１…カラムデコーダ、 ９２…カラムアドレスバッファ、 ９３…カラムコントロール回路、 ９４…カラムカウンタ、 ９５…Ｉ／Ｏバッファコントロール回路、 ９６…Ｉ／Ｏバッファ。
Claims (3)
- 【請求項１】直列に接続された複数個のＭＯＳトランジ
スタと、これらの各ソースにそれぞれ一端が接続された
情報記憶用のキャパシタと、を備えたＮＡＮＤ構造のダ
イナミック型メモリセルユニットのアレイを有する半導
体記憶装置において、 前記各メモリセルユニットに対しデータの読出し及び書
込みを行うために、前記アレイの各カラム毎に、前記メ
モリセルユニット１個分の記憶情報を一次格納するレジ
スタ群をｎ個（ｎ≧２）設けてなることを特徴とする半
導体記憶装置。 - 【請求項２】前記レジスタ群はスタティック型メモリセ
ルによって構成され、かつ前記レジスタ群の一部或いは
全部が複数のメモリセルアレイで共有されていることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】ロウアドレスをラッチするアドレスラッチ
回路がそれぞれのアドレスビットに対してｎ個（ｎ≧
２）設けられ、かつｎ個のアドレスラッチ回路の出力の
うち１つのアドレスを選択するアドレス選択回路が設け
られていることを特徴とする請求項１記載の半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20568592A JP3302726B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体記憶装置 |
| DE4325677A DE4325677C2 (de) | 1992-07-31 | 1993-07-30 | Halbleiterspeichereinrichtung |
| KR1019930014864A KR970006272B1 (ko) | 1992-07-31 | 1993-07-31 | 반도체 기억장치 |
| US08/380,443 US5467303A (en) | 1992-07-31 | 1995-01-30 | Semiconductor memory device having register groups for writing and reading data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20568592A JP3302726B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652678A true JPH0652678A (ja) | 1994-02-25 |
| JP3302726B2 JP3302726B2 (ja) | 2002-07-15 |
Family
ID=16511010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20568592A Expired - Fee Related JP3302726B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5467303A (ja) |
| JP (1) | JP3302726B2 (ja) |
| KR (1) | KR970006272B1 (ja) |
| DE (1) | DE4325677C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513148A (en) * | 1994-12-01 | 1996-04-30 | Micron Technology Inc. | Synchronous NAND DRAM architecture |
| JPH08167285A (ja) * | 1994-12-07 | 1996-06-25 | Toshiba Corp | 半導体記憶装置 |
| US5663916A (en) * | 1996-05-21 | 1997-09-02 | Elonex I.P. Holdings, Ltd. | Apparatus and method for minimizing DRAM recharge time |
| KR100281127B1 (ko) * | 1998-11-19 | 2001-03-02 | 김영환 | Nand형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치 |
| KR100351814B1 (ko) * | 2000-03-13 | 2002-09-11 | 엘지전자주식회사 | 모니터의 전압변화 방지회로 |
| US20080056373A1 (en) * | 2006-08-29 | 2008-03-06 | Newlin John B | Method and system for dynamic frequency adjustment during video decoding |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0179605B1 (en) * | 1984-10-17 | 1992-08-19 | Fujitsu Limited | Semiconductor memory device having a serial data input circuit and a serial data output circuit |
| US4648073A (en) * | 1984-12-31 | 1987-03-03 | International Business Machines Corporation | Sequential shared access lines memory cells |
| US5170157A (en) * | 1986-05-20 | 1992-12-08 | Takatoshi Ishii | Memory device for an image display apparatus having a serial port and independently operable data registers |
| JPS6355797A (ja) * | 1986-08-27 | 1988-03-10 | Fujitsu Ltd | メモリ |
| SE9003347L (sv) * | 1990-10-19 | 1992-04-20 | Design Funktion Moebler Ab | Servicevaegg |
| JP2564046B2 (ja) * | 1991-02-13 | 1996-12-18 | 株式会社東芝 | 半導体記憶装置 |
-
1992
- 1992-07-31 JP JP20568592A patent/JP3302726B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-30 DE DE4325677A patent/DE4325677C2/de not_active Expired - Fee Related
- 1993-07-31 KR KR1019930014864A patent/KR970006272B1/ko not_active IP Right Cessation
-
1995
- 1995-01-30 US US08/380,443 patent/US5467303A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4325677A1 (de) | 1994-02-03 |
| DE4325677C2 (de) | 2003-12-24 |
| JP3302726B2 (ja) | 2002-07-15 |
| KR970006272B1 (ko) | 1997-04-25 |
| US5467303A (en) | 1995-11-14 |
| KR940003042A (ko) | 1994-02-19 |
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Legal Events
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