KR970006272B1 - 반도체 기억장치 - Google Patents

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KR970006272B1
KR970006272B1 KR1019930014864A KR930014864A KR970006272B1 KR 970006272 B1 KR970006272 B1 KR 970006272B1 KR 1019930014864 A KR1019930014864 A KR 1019930014864A KR 930014864 A KR930014864 A KR 930014864A KR 970006272 B1 KR970006272 B1 KR 970006272B1
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다케히로 하세가와
시게요시 와타나베
후지오 마스오카
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가부시키가이샤 도시바
사토 후미오
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Abstract

내용없음.

Description

반도체 기억장치
제1도는 본 발명의 1실시예에 따른 반도체 기억장치의 기본구성을 나타낸 블록도.
제2도는 메모리셀부의 구체적인 구성을 나타낸 도면.
제3도는 감지증폭부의 구체적인 구성을 나타낸 도면.
제4도는 레지스터버퍼의 구체적인 구성을 나타낸 도면.
제5도는 레지스터군의 구체적인 구성을 나타낸 도면.
제6도는 레지스터군을 복수의 메모리셀 어레이에 의해 공유한 경우의 실시예를 나타낸 도면.
제7도는 실시예의 시스템구성을 나타낸 블록도.
제8도는 제7도의 시스템을 동작시킨 때의 주요 클록신호파형을 나타낸 도면.
제9도는 제7도의 시스템을 동작시킨 때의 주요 클록신호파형을 나타낸 도면.
제10도는 제7도의 시스템을 동작시킨 때의 주요 클록신호파형을 나타낸 도면.
제11도는 제7도의 시스템을 동작시킨 때의 주요 클록신호파형을 나타낸 도면.
제12도는 행제어회로의 구체적인 구성을 나타낸 도면.
제13도는 행제어회로의 구체적인 구성을 나타낸 도면.
제14도는 워드라인 제어회로의 구체적인 구성을 나타낸 도면.
제15도는 행어드레스버퍼의 구체적인 구성을 나타낸 도면.
제16도는 R/D회로의 구체적인 구성을 나타낸 도면.
제17도는 데이터전송 제어회로의 구체적인 구성을 나타낸 도면.
제18도는 데이터전송 제어회로의 구체적인 구성을 나타낸 도면.
제19도는 데이터전송 제어회로의 구체적인 구성을 나타낸 도면.
제20도는 데이터전송 제어회로의 구체적인 구성을 나타낸 도면.
제21도는 열제어회로의 구체적인 구성을 나타낸 도면.
제22도는 열카운터의 구체적인 구성을 나타낸 도면.
제23도는 C/D의 구체적인 구성을 나타낸 도면.
제24도는 I/O버퍼제어회로의 구체적인 구성을 나타낸 도면.
제25도는 I/O버퍼제어회로의 구체적인 구성을 나타낸 도면.
제26도는 I/O버퍼제어회로의 구성을 나타낸 도면.
제27도는 I/O버퍼의 구체적인 구성을 나타낸 도면.
제28도는 본 실시예에 이용되는 기본적인 펄스발생회로의 구체적인 구성을 나타낸 도면130.
제29도는 본 실시예에 이용되는 JKFF의 구체적인 회로구성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 셀부 20 : 감지증폭부
30 : 레지스터버퍼 40 : 레지스터군
70 : 메모리셀 어레이 71 : 감지증폭기
72 : 레지스터 81 : 행디코더
82 : 행어드레스버퍼 83 : 행제어회로
84 : 워드라인 제어회로 85 : 데이터전송 제어회로
91 : 열디코더 92 : 열어드레스버퍼
93 : 열제어회로 94 : 열카운터
95 : I/O버퍼제어회로 96 : I/O버퍼.
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 직렬로 접속된 복수개의 MOS트랜지스터와 이들의 각 소오스에 각각 일단이 접속된 정보기억용 캐패시터를 구비한 NAND구조의 다이나믹형 메모리셀 유니트의 어레이를 갖춘 반도체 기억장치의 시스템구성에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 다이나믹형 REM(DRAM)의 하나로서, 복수의 메모리셀을 직렬 접속한 메모리셀 유니트(NAND형 메모리셀 유니트)를 구성하고, 이를 어레이화한 방식이 개발되어 있다. 이러한 셀어레이방식은 비트선과 메모리셀과의 접촉이 적기 때문에 셀면적이 적게 된다는 이점을 맞춘다.
그러나, 이러한 DRAM에서는 데이터독출이나 재기록을 위해 메모리셀 유니트내의 복수의 메모리셀의 데이터를 시계열적으로 독출하여 이를 일시적으로 N-1개의 레지스터에 유지하고, 또한 이들의 데이터에 의해 시계열적으로 재기록을 수행하지 않으면 안되기 때문에 데이터의 독출, 재기록에 시간이 걸리게 된다. 그리고, 이 동안은 다른 데이터를 독출할 수가 없어 무모한 시간으로 되었다.
이와 같이, 종래의 NAND형 DRAM메모리셀 유니트를 어레이화한 반도체 기억장치에 있어서는 데이터의 독출, 재기록 시간이 길고, 이 동안에 다른 데이터를 억세스할 수 없어 데이터 억세스에 필요한 시간이 길어지게 된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것을, 독출, 재기록을 위한 시간을 외관상 없게 할 수 있어 데이터 억세스시간의 단축화를 상당히 얻을 수 있는 반도체 기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 셀데이터를 일시격납하기 위한 수단으로서 1개의 메모리셀 유니트의 셀수와 같은 비트수를 갖춘 레지스터군을 복수개 설치하고, 이들을 병렬적으로 사용하는 것에 있다.
즉, 본 발명은 직렬로 접속된 복수개의 MOS트랜지스터와 이들 각 소오스에 각각 일단이 접속된 정보기억용 캐패시터를 구비한 NAND구조의 다이나믹형 메모리셀 유니트의 어레이를 갖춘 반도체 기억 장치에 있어서, 상기 각 메모리셀 유니트에 대해 데이터의 독출 및 기록을 수행하기 위해 상기 각 메모리셀 유니트에 대해 데이터의 독출 및 기록을 수행하기 위해 상기 어레이의 각 열마다 상기 메모리셀 유니트 1개분의 기억정보를 1차격납시키는 레지스터군을 n개(n≥2) 설치한 것을 특징으로 하고 있다.
또한, 본 발명의 바람직한 실시태양으로서는 다음의 것이 거론된다.
(1) 레지스터군을 스태틱형 메모리셀로 구성하는 것
(2) 어드레스를 래치하는 회로를 각각의 어드레스 비트에 대해 n개 갖추는 것
(3) (2)에 있어서 어드레스를 래치하는 회로는 행어드레스를 래치하는 회로인 것
(4) 메모리셀 유니트의 워드선의 제어회로에 카운터를 갖추는 것.
(5) (2)및 (3)에 있어서 n개의 어드레스 래치회로의 출력중 1개의 어드레스를 선택하는 어드레스 선택회로를 갖추는 것
(6) 레지스터군의 일부 또는 전부가 복수의 메모리셀 어레이에 의해 공유되어 있는 것
[작용]
상기와 같이 구성된 본 발명은, 1개의 행(열)의 억세스(메모리셀로부터 일시격납용 레지스터군으로 데이터를 독출하거나 일시격납용 레지스터군으로부터 메모리 셀 유니트로 재기록을 하는 것)로부터 다음 행억세스로 이동하는 경우, 1개의 행억세스의 데이터를 외부와 교환하고 있는 동안에 다른 메모리셀 유니트로부터 일시격납용 레지스터군으로 데이터를 독출하는 것 및 일시격납용 레지스터군으로부터 다른 메모리셀 유니트로 재기록할 수 있다. 따라서, 외부로부터 본 경우에 종래 무모한 시간으로 되었던 레지스터·메모리간의 독출, 재기록을 외관상 없게 할 수 있고, 이에 의해 데이터 억세스에 필요한 시간을 단축시킬 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 반도체 기억장치의 기본구성을 나타낸 블록도로서, 본 장치는 NAND구조의 다이나믹형 메모리셀 유니트를 어레이화한 것이고, 도면중 참조부호 10은 메모리셀부, 20은 감지증폭부, 30은 레지스터버퍼, 40은 레지스터군을 나타내고 있다.
또한, 각 부의 구체적인 구성을 제62도 내지 제5도에 나타낸 바, 제2도는 메모리셀부(10), 제36도는 감지증폭부(20), 제4도는 레지스터버퍼(30), 제5도는 레지스터군(40)의 구체적인 구성을 나타내고 있다.
본 실시예에서는 메모리셀 유니트가 4개의 메모리셀로 구성되어 있다. 즉, 제2도에 나타낸 바와 같이 4개의 MOS트랜지스터가 직렬로 접속되고, 각 트랜지스터의 소오스에는 각각 정보기억용 개패티서터가 직렬로 접속되고, 각 트랜지스터의 소오스에는 각각 정보기억용 캐패시터가 접속되어 있다. 그리고, 복수의 메모리셀 유니트는 제3도에 나타낸 바와 같이 1개의 비트선 BLn 또는 BBLn에 접속되고, 이 BLn 및 BBLn은 S/A과 이퀄라이즈게이트 및 GBL게이트를 매개로 GBLn과 RGBLn에 접속되어 있다. 또한, 레지스터버퍼(30)는 제4도에 나타낸 바와 같이 구성되고, 메모리로부터 독출된 데이터를 1차적으로 유지하는 것이다.
또한, 레지스터군(40)은 제5도에 나타낸 바와 같이 메모리셀 유니트내의 셀수 4의 2배(A,B)인 8개의 레지스터로 이루어진다. 즉, 1개의 메모리셀 유니트내의 셀수와 같은 4개의 레지스터로 이루어진 2개의 레지스터군(A,B)이 각각 준비되어 있다. 그리고, 이들의 레지스터군(A,B)은 레지스터버퍼(30)를 매개로 GBLn, BGBLn과 접속되어 있다.
이와 같은 구성으로 함으로써, 예컨대 1개의 메모리셀 유니트분의 4개의 데이터가 A블록의 4개의 레지스터(레지스터군 A)에 각각 일시적으로 격납되고, 외부와의 사이에서 데이터의 억세스(외부억세스)를 수행하고 있는 동안에 B블록의 4개의 레지스터(레지스터군 B)에 다른 행어드레스의 셀유니트의 데이터를 독출할 수 있어 레지스터군 A의 데이터의 외부억세스가 종료된 후 바로 레지스터군 B의 데이터에 대해 외부억세스를 할 수 있다. 또한, 레지스터군 B의 데이터에 대해 외부 억세스를 수행하고 있는 동안에 레지스터군 A의 데이터를 이전의 셀유니트에 재기록을 수행하고, 또한 다른 행어드레스의 셀유니트의 데이터를 레지스터군 A에 독출할 수 있기 때문에 레지스터군 B의 데이터의 외부 억세스가 종료된 시점에서 바로 레지스터군 A에 소정 데이터의 외부억세스를 할 수 있게 된다.
따라서, 외부로부터 본 경우 메모리셀 유니트와 레지스터군(A,B)의 데이터의 전송을 감출 수 있기 때문에 무모한 시간이 없게 된다. 더욱이, 리플래시에 대해서도, 예컨대 레지스터군 A의 데이터가 외부 억세스를 수행하고 있는 동안에 레지스터군 B를 이용하여 리플래시를 수행할 수 있기 때문에 리플래시에 따른 동작율(busy率)을 감소시킬 수 있다.
이와 같이 본 실시예에 의하면, 메모리셀 유니트의 데이터를 일시격납하기 위한 수단으로서 1개의 메모리셀 유니트의 셀수와 같은 비트수를 갖춘 레지스터군을 2개(A,B) 설치하고, 이를 병렬적으로 사용함으로써 외부로부터 본 경우에 종래 부모한 시간으로 되었던 레지스터·메모리셀간의 독출, 재기록을 외간상 없게 할 수 있기 때문에 데이터 억세스에 필요한 시간을 단출할 수 있게 된다.
제6도는 레지스터군(A,B)을 복수의 셀어레이에 의해 공유한 경우의 실시예로서, 레지스터군(A,B)을 복수의 셀어레이에 의해 공유함으로써 메모리셀 어레이마다 레지스터군을 설치한 경우에 비해 레지스터 면적의 증가를 억제할 수 있게 된다.
제7도는 제1도의 회로를 동작시키기 위한 시스템구성을 나타낸 블록도로서, 도면중 참조부호 70은 메모리셀 어레이, 71은 감지증폭기, 72는 레지스터, 81은 행디코더, 82는 행어드레서버퍼, 83은 행제어회로, 84는 워드라인 제어회로, 85는 데이터전송 제어회로, 91은 열디코더, 92는 열어드레스버퍼, 93은 열제어회로, 94는 열카운터, 95는 I/O버퍼제어회로, 96은 I/O버퍼이다.
제8도 내지 제11도는 제7도의 시스템을 동작시킨 때의 주요 클록의 신호파형을 나타낸 도면으로, 본 실시예에 있어서는 내부의 신호를 외부클록(CK)에 동기시켜 동작시키고, 외부신호는 행어드레스 스트로브(/RAS; strove, 여기서/는 반전신호를 의미함)와 열어드레스 스트로브(/CAS) 및 레지스터블록을 선택하기 위한 신호(/A,/B)와 어드레스(ADD) 및, 기록허가신호(/WE)로 구성되어 있다. 또, /X는 X의 반전출력을 나타내고 있다.
제12도 및 제13도는 행제어회로(13)의 구체적인 구성을 나타낸 도면으로, 행어드레스의 받아들이는 제12a도에 나타낸 바와 같이 /RAS가 L로 /A가 L, 예컨대 A블록을 선택하는 경우, /WE가 H및 CK의 상승에 의해 받아들이게 된다. 이 경우, 어드레스 받아들임신호(/RLATA)가 L의 펄스를 발생한다.
또한, 제12d도에 나타낸 바와 같이 행어드레스 카운터를 제어하는 클록(CKR)의 시작을 정의하는 /CKRBEG가 L인 펄스로 된다. 또한, /RRSTA는 제12b도에 나타낸 바와 같이 A블록의 데이터를 레지스터로부터 이전의 셀유니트로 재기록을 개시하는 신호에 의해 /RAS L, /WE L, /A 또는 /B의 L과 클록을 상승에 의해 L펄스를 발생한다.
그리고, /CKREND는 제12c도에 나타낸 바와 같이 CKR의 종료를 정의하는 신호에 의해 카운터의 출력 Q＜0＞, Q＜1＞이 H에 의해 CK와 CKR이 L인 경우에 L펄스를 발생한다. 또한, RSLCTA는 제12e도에 나타낸 바와 같이 A블록의 어드레스가 선택된 경우, 셀유니트 A블록 레지스터간의 데이터전송이 수행되고 있는 동안 H로 된다.
또한, READ는 제13a도에 나타낸 바와 같이 셀유니트의 데이터가 셀렉터로 전송되고 있는 동안 H로 되고, RESTR은 제13b도에 나타낸 바와 같이 레지스터의 데이터가 셀유니트로 전송되는 동안 H로 된다.
제14도는 워드라인 제어회로(14)의 구체적인 구성을 나타낸 도면으로, WLnx(x=0~3)를 제어하는 신호 WLDRx는 제14a도에 나타낸 바와 같이 2개의 카운터(2비트)의 출력 A, B, C, D와 READ 및 RESTR의 신호를 이용하여 제어하고 있다. 상기 카운터는 제14b도에 나타낸 바와 같이 JKFF로 구성되고, 제14c에 나타낸 바와 같은 출력을 얻을 수 있다. 상기 카운터를 동작시키는 클록(CKR)은 제14d도에 나타낸 바와 같이 외부의 클록(CK)을 /CKRBEG로부터 /CKREND로 정의하는 동안만 분주(본 실시예에서는 2분주하고 있지만, 소정 분주해도 관계없다)하여 만들고, WL의 제어를 카운터의 출력을 이용함으로써 CK만으로 용이하게 제어할 수 있게 된다.
제15도는 행어드레스버퍼(82)의 구체적인 구성을 나타낸 도면으로, 어드레스 래치회로가 어드레스의 동일한 비트에 대해 2개 설치되고, 레지스터군 A로 데이터를 전송하는 경우는 A의 래치에 레지스터군 B로 데이터를 전송하는 경우는 B의 래치에 각각 /RLATA와 /RLATB에 의해 래치한다. 이 래치의 출력은 RSLCTA와 RSLCTB에 의해 R/D(81)에 대한 어드레스 전송을 선택하는 어드레스 선택회로에 접속되고, /CKREND에 의해 어드레스가 리세트된다.
이와 같은 어드레스 래치를 2개로 선택회로를 설치함으로써 레지스터로부터 셀유니트로의 재기록을 수행하는 경우 어드레스를 입력하지 않아도 재기록을 수행할 수 있게 된다.
제16도는 R/D(18)의 구체적인 구성을 나타낸 도면으로, 어드레스신호에 의해 디코드된 셀유니트에 대해 WLDR(0~3)에 의해 WLn(0~3)을 제어하고 있다.
제17도 내지 제20도는 데이터전송 제어회로(85)의 구체적인 구성을 나타낸 도면으로, 상기 회로는 데이터가 BL로 출력되기 때문에 레지스터로 전송되는 동안 또는 레지스터로부터 메모리셀로 전송되는 동안의 S/A, EQL, GBLGT, GBLEQ, RGAT, RSN, BRSP, PTA(0~3), TPB(0'3), BWBF, WBF의 신호를 제어하고 있다. 구체적으로는 제17도는 GBLGT, GBLEQ, RGAT, RSN, BRSP, PHITRE, BWBF, WBF의 신호를 제어하는 회로이고, 제18도는 상기 회로의 각부의 신호파형도를 나타내고 있다. 또한, 제19도는 PTA(0~3), TPB(0~3)의 신호를 제어하는 회로, 제20도는 EQL, BSAN, SAP의 신호를 제어하는 회로를 나타내고 있다.
제21도는 열제어회로(93)의 구체적인 구성을 나타낸 도면으로, 열계(列系)의 동작개시신호 /CACTA와 /CACTB는 제21a도에 나타낸 바와 같이 /CAS가 L, /A 또는 /B가 L, CK가 상승하는 L펄스를 발생한다. 그리고, 열어드레스가 레치신호/CLAT는 제21b도에 나타낸 바와 같이 /CAS가 L CK의 상승으로 L펄스를 발생하고, 열어드레스버퍼(92)로 열어드레스를 래치한다.
또한, /CDACT는 제21c도에 나타낸 바와 같이 레지스터와 외부 억세스의 종료를 정의하고, 열어드레스 카운터의 출력 As＜0~4＞가 H에서 CK의 하강으로 L펄스를 발생한다. 그리고 CSLCTA, CSLCTB는 제21d도에 나타낸 바와 같이 각각 레지스터군 A와 외부간에서 데이터전송하고 있는 동안, 레지스터군 B와 외부간에서 데이터전송하고 있는 동안에 H로 된다.
제22도는 열카운터(94)의 구체적인 구성을 나타낸 도면으로, 상기 카운터는 제22a도에 나타낸 바와 같이 5개의 JKFF로 구성되어 열어드레스 입력후 카운터에 의해 정의되는 비트수(이 경우, 25=32비트)를 1집단으로 하고, 직렬로 전송하기 위한 신호를 출력한다. 또, JFKK에 입력되는 CC와 CRCOUN은 제22b도 및 제22c도에 나타낸 회로에 의해 생성된다. 이와 같이, 1회의 억세스에 의해 한쪽의 레지스로부터 다수 비트를 직렬로 독출함으로써 그 동안에 다른쪽의 레지스터에 의해 메모리셀 유니트와 레지스터간의 데이터전송을 수행할 수 있기 때문에 레지스터·메모리셀 유니트간의 데이터전송 시간을 감출 수 있게 된다.
제23도는 C/D(81)의 구체적인 구성을 나타낸 도면으로, 입력된 열어드레스와 열카운터의 신호로부터 디코드된 신호를 CSLCTA와 CSLCTB에 의해 A블록과 B블록의 선택을 수행하여 출력 CSLAn과 CSLBn을 나타내고 있다.
제24도 내지 제26도는 I/O버퍼제어회로의 구체적인 구성을 나타낸 도면으로, 제24a도에 나타낸 회로로부터 CBQ, QLTC, BQLTC, BQBLK가 얻어지고, 제24b도에는 CKC, CEQ, QLTC, BQBLK의 관계를 나타내고 있다. 그리고, /DMODE와 /QMODE는 제25a도에 나타낸 바와 같이 각각 열어드레스가 입력된 경우의 억세스는 기록모드가 독출모드를 결정하기 위한 신호에 의해 /DMODE는 /CAS와 /WE가 L에서 C의 상승으로 L펄스를 발생하고, QMODE는 /CAS L, /WE H에서 CK의 상승으로 L펄스를 발생한다.
제25b도에 나타낸 바와 같이 CKD는 데이터입력용 클록이고, CK의 상승에 의해 데이터를 받아들이고, 다음 하강에 의해 레지스터에 기록되도록 되어 있다. 그리고, CKQ는 데이터출력을 위한 전송클럭이고, CKOUT은 데이터출력을 위한 출력버퍼를 제어하는 클록에 의해 CKOUT의 하강에서 데이터를 출력하며, CK의 상승에서 출력된 데이터를 외부의 CPU가 받아들이도록 출력폭을 설정하고 있다. 제25c도에는 CKQ와 CKOUT 및 제25b도의 회로의 출력파형을 나타내고 있다.
제26a도에 나타낸 바와 같이 CKD로부터 BWLTC와 CKIN이 얻어지고, 제26b도에 나타낸 바와 같이 BWLTC로부터 WLTD와 BWLTD가 얻어지며, 이들의 신호파형을 제26c도에 나타낸다.
제27도는 I/O버퍼(96)의 구체적인 구성을 나타낸 도면으로, 독출은 BDQ와 DQ에 출력된 데이터를 QLTC H에 의해 래치하고, CKOUT이 L로 되어 출력된다. 상기 CKOUT이 L로 되어 있는 동안에 CK가 상승되면, 다음 데이터가 DQ와 BDQ에 데이터가 출력되어 다음 출력준비로 들어가도록 되어 있다.
제28a도 내지 제28d도는 본 실시예에 이용되고 있는 기본적인 펄스발생회로의 예를 나타낸다. 또한, 제29도는 본 실시예에 이용되고 있는 JFKK의 회로를 나타내고, 상기 JFKK는 어떠한 특수한 것은 아니고, 종래 일반적으로 사용되고 있는 것으로, 이와 같은 기능을 가지면 다른 것이어도 된다.
또, 상기한 설명에서는 각부의 회로구성 및 신호파형을 구체적으로 나타내었지만, 본 발명은 이에 한정되기 않고, 적절히 변경하여 실시할 수 있다. 또한, 실시예에서는 메모리셀 유니트 1개분의 기억정보를 1차격납시키고, 레지스터군을 2개 이용하였지만, 레지스터군을 3개이상 이용하여 외부로부터 본 억세스시간을 보다 단축할 수 있게 된다.
이외, 본 발명은 상기한 실시예에 대해 한정되지 않고, 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 셀데이터를 일시격납하기 위한 수단으로서 1개의 메모리셀 유니트의 셀수와 동일한 비트수를 갖춘 레지스터군을 복수개 설치하고, 이를 병렬적으로 사용함으로써 독출, 재기록을 위한 시간을 외관상없게 할 수 있어 데이터 억세스시간의 단축화를 도모할 수 있게 된다.

Claims (3)

  1. 직렬로 접속된 복수개의 MOS트랜지스터와 이들 각 소오스에 각각 일단이 접속된 정보기억용 매캐시터를 구비한 NAND구조의 다이나믹형 메모리셀 유니트의 어레이를 갖춘 반도체 기억장치에 있어서, 상기 각 메모리셀 유니트에 대해 데이터의 독출 및 기록을 수행하기 위해 상기 어레이의 각 열마다 상기 메모리셀 유니트 1개분의 기억정보를 1차격납시키는 레지스터군을 n개(n≥2)설치한 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 레지스터군은 스태틱형 메모리로 구성되면서 상기 레지스터군의 일부 또는 전부가 복수의 메미로셀 어레이에 의해 공유되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 행어드레스를 래치하는 어드레스 래치회로가 각각의 어드레스비트에 대해 n개(n≥2)설치되면서 n개의 어드레스 래치회로의 출력중 1개의 어드레스를 선택하는 어드레스 선택회로가 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
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