DE4325677C2 - Halbleiterspeichereinrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher­ einrichtung und insbesondere eine Systemkonfiguration einer Halbleiterspeichereinrichtung mit einer Matrix dynamischer Speicherzelleneinheiten, von denen jede eine NAND-Struktur hat oder eine Vielzahl von in Reihe geschalteten MOS- Transistoren und eine Vielzahl von Informationsspeicher­ kondensatoren aufweist, die jeweils an einem Ende mit dem Source eines entsprechenden MOS-Transistors verbunden sind.

Als ein Typ des dynamischen Speichers mit wahlfreiem Zugriff (dynamic random access memory - DRAM) ist kürzlich ein System entwickelt worden, bei dem eine Vielzahl von Speicherzellen zur Bildung einer Speicherzelleneinheit (eines NAND-Typs von Speicherzelleneinheit) in Reihe geschaltet und solche Spei­ cherzelleneinheiten matrixartig angeordnet sind. Ein Vorteil dieser Zellenmatrixanordnung besteht darin, daß es wenig Kon­ takte zwischen Bitleitung und Zelle gibt und dadurch die Flä­ che jeder Zelle verringert werden kann.

Bei diesem DRAM-Typ werden die in den Speicherzellen jeder Speicherzelleneinheit abgelegten Daten zum Lesen und Rück­ schreiben in zeitlicher Folge ausgelesen und dann in vor­ gegebenen Registern vorläufig festgehalten. Die gelesenen Daten müssen in zeitlicher Folge in das DRAM zurückgeschrie­ ben werden. Damit erfordert das Lesen und Rückschreiben der Daten einen großen Zeitaufwand. Darüber hinaus ist während dieser Datenlese- und -rückschreiboperation keine weitere Leseoperation möglich. Auf diese Weise geht viel Zeit ver­ loren.

Wie soeben beschrieben, bestehen Probleme bei der herkömmli­ chen Halbleiterspeichereinrichtung mit einer Matrixanordnung von DRAM-Speicherzelleneinheiten des NAND-Typs darin, daß eine Datenlese- und -rückschreiboperation viel Zeit bean­ sprucht und während dieser Operation kein Zugriff auf andere Daten gestattet ist.

Aus IEEE Journal of Solid-State Circuits, Band 26, Nr. 11, November 1991, "A Block-Oriented RAM with Half-Sized DRAM Cell and Quasi-Folded Data-Line Architecture" von Katsutaka Kimura u. a. ist eine Halbleiterspeichereinrichtung entsprechend dem Oberbegriff der Ansprüche 1 oder 2 bekannt.

Darüberhinaus zeigt die am 19.08.1992 veröffentlichte europäische Patentanmeldung EP 0 499 256 A1, die nur nach §3, Absatz 2 PatG zum Stand der Technik gehört, eine gattungsgemäße Halbleiterspeichervorrichtung.

Es die Aufgabe der vorliegenden Erfindung, eine Halbleiter­ speichereinrichtung bereitzustellen, die es ermöglicht, die zum Lesen und Rückschreiben der Daten erforderliche Zeit deutlich zu verringern sowie dementsprechend die Datenzu­ griffszeit zu verkürzen.

Erfindungsgemäß wird die oben genannte Aufgabe durch eine Halbleiterspeichereinrichtung nach Anspruch 1 bzw. durch eine Halbleiterspeichereinrichtung nach Anspruch 2 gelöst. Die abhängigen Ansprüche betreffen weitere vorteilhafte Aspekte der Erfindung.

Ein Hauptmerkmal der vorliegenden Erfindung liegt darin, daß zur vorübergehenden Speicherung von Zelldaten eine Vielzahl von Registergruppen vorgesehen ist, von denen jede so viele Bits umfaßt wie Zellen in einer Speicherzelleneinheit vorhan­ den sind, und daß die Registergruppen parallel eingesetzt werden.

Die vorliegende Erfindung ist also gekennzeichnet durch eine Halbleiterspeichereinrichtung, die folgendes umfaßt:
mindestens eine Speicherzellenmatrix mit einer Vielzahl von Speicherzelleneinheiten, wovon jede eine Vielzahl in Reihe geschalteter MOS-Transistoren und eine der Anzahl von MOS- Transistoren entsprechende Vielzahl von Informationsspeicher­ kondensatoren umfaßt, die an jeweils einem Ende mit dem Source eines entsprechenden MOS-Transistors verbunden sind; und
Registergruppen, von denen jede vorübergehend die gespeicher­ ten Informationen in einer einzelnen Speicherzelleneinheit für jede Spalte der Matrix speichert, um aus jeder der Spei­ cherzelleneinheiten Daten auszulesen oder in diese einzu­ schreiben.

Außerdem ist die vorliegende Erfindung dadurch gekennzeich­ net, daß jede der Speicherzelleneinheiten eine Struktur des NAND-Typs ist.

Die bevorzugte Ausführungsform der Erfindung kann wie folgt verwirklicht werden:

• 1. Jede der Registergruppen ist aus statischen Speicherzel­ len aufgebaut.
• 2. Für jedes Adreßbit ist eine Anzahl n von Adressen- Zwischenspeicherschaltungen vorgesehen.
• 3. Die Adressen-Zwischenspeicherschaltungen gemäß (2) nehmen eine Zeilenadresse auf.
• 4. Eine Steuerschaltung für Wortleitungen der Speicherzel­ leneinheiten besitzt einen Zähler.
• 5. Eine Adressenauswahlschaltung ist vorgesehen, welche einen Ausgang der n Adressen-Zwischenspeicherschaltungen gemäß (2) und (3) wählt.
• 6. Zumindestens ein Teil der Registergruppen wird von einer Vielzahl von Speicherzellenanordnungen gemeinsam ge­ nutzt.

Gemäß der vorliegenden Erfindung können zum Zeitpunkt eines Wechsels vom Zugriff auf eine Zeile zum Zugriff auf die näch­ ste Zeile, während auf aus einer Speicherzelleneinheit in eine Registergruppe eingelesene Daten von außen zugegriffen wird, Daten aus einer anderen Speicherzelleneinheit in eine andere Registergruppe eingelesen und Daten in die betreffende Speicherzelleneinheit zurückgeschrieben werden. Es wird des­ halb offensichtlich möglich, eine Datenübertragungsoperation vom Register zur Speicherzelle zu eliminieren, die von der Umgebung aus gesehen als Zeitverschwendung erachtet wurde, wodurch die Datenzugriffszeit verkürzt werden kann.

Gemäß der vorliegenden Erfindung kann durch Bereitstellen einer Vielzahl von Registergruppen, von denen jede so viele Bits umfaßt wie Speicherzellen in jeder Speicherzelleneinheit vorhanden sind, und durch parallelen Einsatz der Register­ gruppen die für die Datenlese- und -rückschreiboperation er­ forderliche Zeit offensichtlich eliminiert werden, was eine Verkürzung der Datenzugriffszeit bewirkt.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus der nachfolgenden Beschreibung oder der praktischen Verwirk­ lichung der Erfindung.

Im folgenden wird die Erfindung anhand der Zeichnungen näher erläutert; es zeigen:

Fig. 1 ein Prinzipblockschaltbild einer Halbleiterspei­ chereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung;

Fig. 2 eine spezielle Anordnung des Speicherzellenab­ schnitts gemäß Fig. 1;

Fig. 3 eine spezielle Anordnung des Leseverstärkerab­ schnitts gemäß Fig. 1;

Fig. 4 eine spezielle Anordnung des Registerpuffers gemäß Fig. 1;

Fig. 5 eine spezielle Anordnung der Registergruppe gemäß Fig. 1;

Fig. 6 ein Ausführungsbeispiel, bei dem die Registergruppe von einer Vielzahl von Speicherzellenmatrizes ge­ meinsam genutzt ist;

Fig. 7 ein Blockschaltbild einer Systemkonfiguration;

Fig. 8 Signalwellenformen der Haupttakte bei Betrieb des Systems gemäß Fig. 7;

Fig. 9 Signalwellenformen der Haupttakte bei Betrieb des Systems gemäß Fig. 7;

Fig. 10 Signalwellenformen der Haupttakte bei Betrieb des Systems gemäß Fig. 7;

Fig. 11 Signalwellenformen der Haupttakte bei Betrieb des Systems gemäß Fig. 7;

Fig. 12A bis 12E spezielle Anordnungen der Zeilensteuer­ schaltung gemäß Fig. 7;

Fig. 13A und 13B eine spezielle Anordnung der Zeilensteuer­ schaltung gemäß Fig. 7;

Fig. 14A bis 14D eine spezielle Anordnung der Wortleitungs­ steuerschaltung gemäß Fig. 7;

Fig. 15 eine spezielle Anordnung des Zeilenadressenpuffers gemäß Fig. 7;

Fig. 16 eine spezielle Anordnung des Zeilendecodierers gemäß Fig. 7;

Fig. 17 eine spezielle Anordnung der Datenübertragungs- Steuerschaltung gemäß Fig. 7;

Fig. 18 Signalwellenformen an verschiedenen Abschnitten der Datenübertragungs-Steuerschaltung gemäß Fig. 7;

Fig. 19 eine spezielle Anordnung der Datenübertragungs- Steuerschaltung gemäß Fig. 7;

Fig. 20A bis 20C spezielle Anordnungen der Datenübertragungs- Steuerschaltung gemäß Fig. 7;

Fig. 21A bis 21D eine spezielle Anordnung der Spaltensteuer­ schaltung gemäß Fig. 7;

Fig. 22A bis 22C eine spezielle Anordnung des Spaltenzählers gemäß Fig. 7;

Fig. 23 eine spezielle Anordnung des Spaltendecodierers (C/D) gemäß Fig. 7;

Fig. 24A und 24B eine spezielle Anordnung der E/A-Puffer­ steuerschaltung gemäß Fig. 7;

Fig. 25A und 25C eine spezielle Anordnung der E/A-Puffer­ steuerschaltung gemäß Fig. 7;

Fig. 26A bis 26C eine spezielle Anordnung der E/A-Steuer­ schaltung gemäß Fig. 7;

Fig. 27 eine spezielle Anordnung des E/A-Puffers gemäß Fig. 7;

Fig. 28A bis 28D verschiedene spezielle Anordnungen einer Grundimpulsgeneratorschaltung, wie sie im erfin­ dungsgemäßen vorliegenden Ausführungsbeispiel ver­ wendet ist; und

Fig. 29 eine spezielle Ausführungsform eines J-K-Flipflop, wie es im erfindungsgemäßen vorliegenden Ausfüh­ rungsbeispiel verwendet ist.

Es sei nunmehr auf die Fig. 1 verwiesen, die ein Prinzip­ blockschaltbild einer Halbleiterspeichereinrichtung einer er­ findungsgemäßen Ausführungsform darstellt.

Die Halbleiterspeichereinrichtung verfügt über eine Matrix aus dynamischen Speicherzelleneinheiten des NAND-Typs, von denen jede einen Speicherzellenabschnitt 10, einen Lesever­ stärkerabschnitt 20, einen Registerpuffer 30 und Register­ gruppen 40 umfaßt.

Spezielle Anordnungen der entsprechenden Abschnitte der Spei­ cherzelleneinheit sind in den Fig. 2 bis 5 dargestellt. Ins­ besondere zeigen die Fig. 2 bis 5 spezielle Anordnungen des Speicherzellenabschnitts 10, des Leseverstärkerabschnitts 20, des Registerpuffers 30 bzw. der Registergruppen 40.

In der vorliegenden Ausführungsform ist jede Speicherzellen­ einheit aus vier Speicherzellen aufgebaut, von denen jede aus vier in Reihe geschalteten MOS-Transistoren besteht, deren Source jeweils mit einem Informationsspeicherkondensator ver­ bunden ist.

Die Vielzahl der Speicherzellen ist, wie in der Fig. 3 ge­ zeigt, mit einer einzelnen Bitleitung BLn oder BBLn verbun­ den. Die Bitleitungen BLn und BBLn sind jeweils über einen Leseverstärker (S/A), ein Ausgleichsgate und ein GBL-Gate an GBLn bzw. BGLn gekoppelt.

Das Registerpuffer 30 ist, wie in der Fig. 4 gezeigt, so auf­ gebaut, daß es vorübergehend die aus den Speicherzellen aus­ gelesenen Daten speichert.

Wie aus der Fig. 5 ersichtlich ist, verfügen die Register­ gruppen 40 über acht Register (Gesamtzahl aus A und B), deren Gesamtzahl gleich ist dem Zweifachen der Speicherzellen in jeder Speicherzelleneinheit. Es sind zwei Registergruppen 40A und 40B vorbereitet, von denen jede vier Register umfaßt, die der Anzahl von Zellen in jeder Speicherzelleneinheit entspre­ chen. Diese Registergruppen 40A und 40B sind über die Regi­ sterpuffer 30 mit GBLn und BGBLn verbunden. Obwohl bei dieser Ausführungsform das Register vom Zwischenspeichertyp verwen­ det wird, kann auch ein dynamisches Register vorteilhaft sein.

Gemäß der obigen Anordnung werden vier in einer Speicherzel­ leneinheit abgelegte Einzeldaten gelesen und vorübergehend in den vier Registern der A-Block-Registergruppe 40A gespei­ chert, und Daten in einer Zelleneinheit mit einer anderen Zeilenadresse werden in die vier Register der B-Block- Registergruppe 40B eingelesen, während ein externer Zugriff auf die Daten in der Registergruppe 40A erfolgt. Dies ge­ stattet den externen Zugriff auf Daten in der Registergruppe 40B unmittelbar nach Beendigung des externen Zugriffs auf die Daten im Register 40A. Außerdem können die Daten in der Regi­ stergruppe 40A in die ursprüngliche Zelleneinheit zurück­ geschrieben werden, und Daten in einer Zelleneinheit mit einer anderen Zeilenadresse können in das Register 40A ein­ gelesen werden, während auf die Daten in der Registergruppe 40B extern zugegriffen wird. Damit ist ein externer Zugriff auf die Daten in der Registergruppe 40A unmittelbar nach Be­ endigung des externen Zugriffs auf die Daten in der Register­ gruppe 40B möglich.

Bei Sicht aus der Umgebung kann deshalb die Datenübertragung zwischen den Speicherzelleneinheiten und den Registergruppen 40A und 40B offensichtlich im Hintergrund bzw. versteckt ab­ gewickelt werden, was zur Zeitersparnis beiträgt. Darüber hinaus kann auch eine Auffrisch- bzw. Refreshoperation durch Verwendung einer Registergruppe 40B ausgeführt werden, wäh­ rend ein externer Zugriff auf die Daten in der anderen Regi­ stergruppe 40A erfolgt, was den Zeitbedarf für Refreshopera­ tionen verringert.

Gemäß der erfindungsgemäßen Einrichtung gestattet die Bereit­ stellung von zwei Registergruppen 40A und 40B mit jeweils gleich vielen Bits wie in einer Speicherzelleneinheit vor­ handen sind, und deren parallele Verwendung die weitgehende Eliminierung von Lese- und Refreshoperationen, die bei Sicht aus der Umgebung bei herkömmlichen Einrichtungen eine Zeitverschwendung darstellten. Somit kann die Datenzugriffszeit verkürzt werden.

Die Fig. 6 zeigt ein Ausführungsbeispiel, bei dem die Regi­ stergruppen 40A und 40B von einer Vielzahl Zellenmatrizes ge­ meinsam genutzt werden. Die gemeinsame Nutzung der Register­ gruppen 40A und 40B durch die Zellmatrizes kann eine Zunahme an Registerplatz im Vergleich zu dem Fall unterbinden, in dem für jede Speicherzellenmatrix 70 eine Registergruppe vorgese­ hen ist.

Die Fig. 7 zeigt eine der Schaltung gemäß Fig. 1 angepaßte Systemkonfiguration.

Dieses System umfaßt eine Speicherzelle-(M/C)-Matrix 70, einen Leseverstärker (S/A) 71, ein Register 72, einen Zeilen­ decodierer (R/D) 81, einen Zeilenadressenpuffer 82, eine Zeilensteuerschaltung 83, eine Wortleitungs-Steuerschaltung 84, eine Datenübertragungs-Steuerschaltung 85, einen Spalten­ decodierer (C/D) 91, einen Spaltenadressenpuffer 92, eine Spaltensteuerschaltung 93, einen Spaltenzähler 84, eine E/A- Puffersteuerschaltung 95 und einen E/A-Puffer 96.

Die Fig. 8 bis 11 zeigen Signalwellenformen der Haupttakte bei Betrieb des Systems gemäß Fig. 7.

In den Fig. 8 bis 11 werden interne Signale synchron zu einem externen Takt CK generiert. Die externen Signale umfassen einen Zeilenadreßtakt /RAS, einen Spaltenadreßtakt /CAS, Signale zur Ansteuerung der Registerblöcke /A und /B, eine Adresse ADD und ein Schreibfreigabesignal /WE. /X kennzeich­ net die Negation von X.

Die Fig. 12A bis 12E sowie die Fig. 13A und 13B zeigen spezi­ elle Anordnungen der Zeilensteuerschaltung 83. In den Fig. 12A bis 12D entsprechen (A) und (D) der Schaltung (A) bis (D) in der (später beschriebenen) Fig. 28.

Eine Zeilenadresse wird, wie in der Fig. 12A gezeigt, über­ nommen, wenn /RAS auf LOW (niedrig), /A auf LOW (wenn der A- Block angesteuert ist), /WE auf HIGH (hoch) liegt und CK nach HIGH geht. Zu diesem Zeitpunkt erzeugt ein Adreßübernahme­ signal /RLATA einen abfallenden Impuls. Wie aus der Fig. 12D ersichtlich ist, erzeugt ein Signal /CKRBEG, welches den Be­ ginn eines Taktes CKR zur Steuerung eines Zeilenadreßzählers definiert, einen fallenden Impuls. Gemäß Fig. 12B erzeugt ein Signal /RRSTA, das das Rückschreiben der A-Blockdaten aus dem Register 71 in die ursprüngliche Zelleneinheit veranlaßt, einen abfallenden Impuls, wenn /RAS auf LO, /WE auf LO, /A oder /B auf LO liegen und der Takt CK ansteigt.

Ein Signal /CKREND, das das Ende von CKR definiert, erzeugt einen abfallenden Impuls, wenn die Zählerausgänge Q<0< und Q<1< auf HI und CK sowie CKR, wie in der Fig. 12C gezeigt, auf LO liegen. Ist eine A-Blockadresse angesteuert, so geht ein Signal RSLCTA nach HI, während die Datenübertragungen zwischen einer Zelleneinheit und dem A-Block-Register 72 erfolgen.

Ein Signal READ geht gemäß Fig. 13A nach HI, während Zellen­ einheitsdaten zum Register 72 übertragen werden.

Die Fig. 14A bis 14D zeigen eine spezielle Anordnung der Wortleitungssteuerschaltung 84.

Ein Signal WLDRx zur Steuerung von WLnx (x = 0, 1, 2, 3) ist, wie in der Fig. 14A gezeigt, durch die Ausgänge A, B, C und D der beiden jeweils 2 Bit breiten Zähler sowie durch die Signale READ und RESTR gesteuert. Die Zähler sind jeweils aus einem J-K-Flipflop (im weiteren als JKFF bezeichnet) gemäß Fig. 14B aufgebaut und liefern Ausgänge gemäß Fig. 14C. Ein Zählersteuertakt CKR wird durch Frequenzteilung des externen Taktes CK erzeugt. Obwohl der Takt CK in der vorliegenden Er­ findung durch zwei geteilt ist, kann jeder beliebige Divisor verwendet werden. Die Verwendung der Zählerausgänge zur Steuerung der WL gestattet eine einfache Kontrolle nur auf Basis von CK.

Die Fig. 15 zeigt eine spezielle Anordnung des Zeilenadressen­ puffers 82.

Zwei Adressenzwischenspeicherschaltungen sind für dasselbe Bit einer Adresse vorgesehen. Eine Adresse wird durch den Adressenzwischenspeicherpuffer A vom Signal /RLATA über­ nommen, wenn Daten zur Registergruppe A übertragen werden, während sie zum Zeitpunkt der Datenübertragung zur Register­ gruppe B durch das Signal /RLATB vom Adressenzwischenspei­ cherpuffer B aufgenommen wird. Die Ausgänge der Adressen­ puffer A und B sind an eine Adressenauswahlschaltung gekop­ pelt, um eine Adresse für den Zeilendecodierer 81 entspre­ chend den Signalen RSLCTA und RSLCTB zu wählen. Das Rück­ setzen der Adresse erfolgt durch /CKREND.

Somit gestattet die Verwendung von zwei Adressenzwischenspei­ cherpuffern und einer Adreßauswahlschaltung das Rückschreiben von Daten aus dem Register 72 in eine Zelleneinheit, ohne daß ein Eintrag seiner Adresse erforderlich ist.

Die Fig. 16 zeigt eine spezielle Anordnung des Zeilendecodie­ rers 81. WLDR0 bis WLDR3 steuern WLno bis WLn3 für eine durch ein Adreßsignal bezeichnete Zelleneinheit.

Die Fig. 17 bis 20C zeigen eine spezielle Anordnung der Datenübertragungs-Steuerschaltung 85. Während der Datenüber­ tragung zwischen der Speicherzellenmatrix 70 und dem Register 72 steuert die Datenübertragungs-Steuerschaltung 85 Signale S/A, EQL, GBLGT, GBLEQ, RGAT, RSN, BRSP, PTA0 bis PTA3, TPB0 bis TPB3, BWBF und WBF. Die Fig. 17 zeigt eine Schaltung, welche die Signale GBLGT, GBLEQ, RGAT, RSN, BRSP, PHITRE, BWBF und WBF steuert. Die Fig. 18 stellt Signalwellenformen an verschiedenen Abschnitten der Datenübertragungs-Steuer­ schaltung 85 dar. Die Fig. 19 zeigt eine Schaltung, welche die Signale PTA0 bis PTA3 und PTB0 bis PTB3 steuert. In den Fig. 20A bis 20C sind Schaltungen dargestellt, welche die Signale EQL, BSAN bzw. SAP steuern.

Die Fig. 21A bis 21D zeigen eine spezielle Anordnung der Spaltensteuerschaltung 93.

Ein Spalten-Systemoperationsstartsignal /CACTA oder /CACTB erzeugt einen abfallenden Impuls, wenn /CAS auf LO, /A oder /B auf LO liegen und CK nach HI geht, wie in der Fig. 21A dargestellt. Ein Spaltenadressen-Zwischenspeichersignal /CLAT erzeugt einen fallenden Impuls, wenn /CAS auf LO liegt und CK nach HI geht, wie in der Fig. 21B dargestellt, wodurch der Spaltenadressenpuffer 92 veranlaßt wird, eine Spaltenadresse aufzunehmen. Ein Signal /CDACT, welches das Ende des externen Zugriffs auf das Register 72 definiert, erzeugt einen abfal­ lenden Impuls, wenn die Spaltenadreßzählerausgänge As<0< bis As<4< auf HI liegen und CK nach LO geht, wie in der Fig. 21C dargestellt. Während der Datenübertragung zwischen der Registergruppe 40A und der Umgebung bzw. zwischen der Register­ gruppe 40B und der Umgebung gehen Signale CSLCTA und CSLCTB nach HI, wie in der Fig. 21D dargestellt ist.

Die Fig. 22A und 22C zeigen eine spezielle Anordnung des Spaltenzählers 94.

Wie aus der Fig. 22A ersichtlich ist, ist der Spaltenzähler 94 aus fünf JKFF aufgebaut und setzt ein Signal zur seriellen Übertragung von Bits in einer Gruppe nach Eingabe einer Spal­ tenadresse ab, deren Anzahl durch den Zähler definiert ist (in diesem Fall 2 ⁵ = 32 Bits). Signale CKC und CRCOUN werden von den in den Fig. 22B und 22C dargestellten Schaltungen generiert. Werden somit mehrere Bits seriell aus einem Regi­ ster 72 aufgrund einer einzelnen Zugriffsoperation ausgele­ sen, so wird die Datenübertragung zwischen einer Speicherzel­ leneinheit und dem anderen Register 72 (nicht dargestellt) gestattet. Damit kann die Zeit genützt werden, die zur Über­ tragung von Daten zwischen dem Register 72 und einer Spei­ cherzelleneinheit benötigt wird.

Die Fig. 23 zeigt eine spezielle Anordnung des C/D 91. Der C/D 91 decodiert eine eingegebene Spaltenadresse auf Basis von Signalen des Spaltenzählers 94 und gibt ein Signal CSLAn oder CSLLBn als Reaktion auf das A- oder B-Block-Auswahl­ signal CSLCTA oder CSLCTB aus.

Die Fig. 24A bis 26A zeigen eine spezielle Anordnung der E/A- Puffersteuerschaltung 95. Die in der Fig. 24A dargestellte Schaltung erzeugt Signale CBQ, QLTC, BQLTC und BQBLK. Die Fig. 24B ist ein Impulsdiagramm, das die Beziehung zwischen CKC, CEQ, QLTC und BQBLK wiedergibt. Wie die Fig. 25A zeigt, sind /DMODE und /QMODE Signale, welche den Zugriff definieren, wenn eine Spaltenadresse als ein Schreib- bzw. Lesemodus eingegeben wird. Das Signal /DMODE erzeugt einen abfallenden Impuls, wenn /CAS und /WE auf LO liegen und CK nach HI geht, während /QMODE einen abfallenden Impuls erzeugt, wenn /CAS auf LO, /WE auf HI liegen und CK nach HI geht.

Wie aus der Fig. 25B zu ersehen ist, handelt es sich bei CKD um einen Dateneingabetakt. Die Daten werden als eine anstei­ gende Flanke des CK übernommen und mit der nächsten abfallen­ den Flanke des CK in das Register 72 geschrieben. CKQ ist ein Datenübertragungstakt. CKOUT ist ein Takt zur Steuerung eines Datenausgabepuffers. Die Ausgabe der Daten erfolgt mit der abfallenden Flanke des CKOUT. Die Breite des CKOUT-Impulses ist so eingestellt, daß eine externe CPU Ausgangsdaten emp­ fangen kann. Die Fig. 25C zeigt Wellenformen der Takte CKQ und CKOUT sowie Ausgangswellenformen in Zwischenabschnitten a und b der Schaltung gemäß Fig. 25B.

Wie die Fig. 26A zeigt, werden BWLTC und CKIN aus CKD erhal­ ten. Gemäß Fig. 26B erhält man WLTD und BMLTD aus BWLTC. Diese Signalwellenformen sind in der Fig. 26C dargestellt.

Die Fig. 27 zeigt eine spezielle Anordnung des E/A-Fuffers 96. In einem Lesemodus werden die nach BD und DQ ausgegebenen Daten mit einer ansteigenden Flanke von QLTC übernommen und dann ausgegeben, wenn CKOUT nach LO geht. Die Ausgabe des nächsten Datums nach BD und BDQ erfolgt, wenn CK nach HI geht, während CKOUT zur Vorbereitung der nächsten Datenaus­ gabe auf LO bleibt.

Die Fig. 28A bis 28D zeigen Beispiele für Grundimpulsgenera­ torschaltungen (A) bis (D), wie sie in der vorliegenden Aus­ führungsform verwendet sind. Die Fig. 29 zeigt eine Schaltungsanordnung des in der vorliegenden Ausführungsform ver­ wendeten JKFF. Bei dem JKFF handelt es sich keineswegs um eine Sonderausführung, sondern um die gleiche Komponente, wie sie herkömmlich im Einsatz ist. Hierfür kann jede andere Kom­ ponente mit derselben Funktion verwendet werden.

Obwohl spezielle Anordnungen der verschiedenen Abschnitte und Wellenformen erläutert worden sind, dienen diese nur der Ver­ deutlichung und sind nicht als einschränkend zu verstehen. In der obigen Ausführungsform bediente man sich zweier Register­ gruppen, von denen jede zur vorübergehenden Speicherung von Daten ausgeführt ist, die in einer einzelnen Speicherzellen­ einheit abgelegt sind. Alternativ können drei oder mehr Regi­ stergruppen vorgesehen sein, so daß eine externe Zugriffszeit noch weiter verkürzt werden kann.

Claims (10)

1. Halbleiterspeichereinrichtung, die folgendes umfaßt:
mindestens eine Speicherzellenanordnung (70) mit einer Vielzahl von Speicherzelleneinheiten, wovon jede eine Vielzahl in Reihe geschalteter MOS-Transistoren und eine Vielzahl Datenspeicherkondensatoren, die an jeweils einem Ende mit jeweils einer Source eines entsprechenden der MOS- Transistoren verbunden sind, hat;
Registergruppen (40) und
eine Steuereinrichtung,
dadurch gekennzeichnet, dass
eine Vielzahl von Registergruppen (40), wobei jede der Registergruppen entsprechend einer Spalte jeder der Speicherzelleneinheiten vorgesehen ist, vorhanden ist;
jede der Registergruppen (40) alle in irgendeiner Speicherzelleneinheit der Speicherzelleneinheiten gespeicherten Daten zwischenspeichert, wenn ein Datenlesen/schreiben für die Speicherzelleneinheiten durchgeführt wird, und
die Steuereinrichtung die Registergruppen unabhängig aktiviert.

2. Halbleiterspeichereinrichtung, die folgendes umfasst:
mindestens eine Speicherzellenanordnung (70) mit einer Vielzahl von Speicherzelleneinheiten, wobei jede dieser Speicherzelleneinheiten eine Vielzahl von Speicherzellen zum Speichern von Daten aufweist;
mit einer Vielzahl der Speicherzelleneinheiten verbundenen Bitleitungen (BL);
Registergruppen (40); und
eine Steuereinrichtung,
dadurch gekennzeichnet, dass
mindestens zwei Registergruppen (40) für jede der Speicherzelleneinheiten vorgesehen und über eine der Bitleitungen (BL) mit den Speicherzelleneinheiten verbunden sind, wobei jede dieser Registergruppen (40) alle in einer der Speicherzelleneinheiten gespeicherten Daten zwischenspeichert; und
die Steuereinrichtung die Registergruppen (40) unabhängig aktiviert.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jede der Speicherzelleneinheiten eine NAND-Struktur hat.

4. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jede der Registergruppen (40) aus statischen Speicherzellen aufgebaut ist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, dass eine Vielzahl von Speicherzellenanordnungen (70) vorgesehen ist und zumindest ein Teil der Registergruppen (40) durch diese Vielzahl von Speicherzellenanordnungen (70) gemeinsam genutzt ist.

6. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine Vielzahl von Adressen- Zwischenspeicherschaltungen (82) zur Zwischenspeicherung von Adressen für Adressbits der Speicherzellenanordnungen (70).

7. Halbleiterspeichereinrichtung nach Anspruch 6, gekennzeichnet durch eine Adressenauswahlschaltung zur Wahl einer von den Adressen-Zwischenspeicherschaltungen (82) ausgegebenen Adresse.

8. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, dass die Adressen-Zwischenspeicherschaltungen (82) Einrichtungen zur Zwischenspeicherung von Zeilenadressen enthalten.

9. Halbleiterspeichereinrichtung nach Anspruch 8, gekennzeichnet durch eine Adressenauswahlschaltung zur Wahl einer der von den Adressen-Zwischenspeicherschaltungen (82) ausgegebenen Zeilenadressen.

10. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine sich über die Speicherzelleneinheiten erstreckende Wortleitung und eine Steuerschaltung zur Ausgabe eines Steuersignals zur Steuerung dieser Wortleitung, wobei diese Steuerschaltung einen Zähler beinhaltet.