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Die
Erfindung betrifft IC-Speicherschaltungsarchitekturen (IC Integrated
Circuit, integrierte Schaltung), die dafür ausgelegt sind, einen Datenspeicher mit
hoher Speicherdichte für
einen Hochgeschwindigkeitslese und -schreibzugriff auf Daten bereitzustellen.
Derartige Speicher sind aus der Druckschrift
EP 487 288 bekannt.
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Der
Bedarf an schnelleren, höhere
Speicherdichte aufweisenden RAM-ICs (Random Access Memory Integrated
Circuit RAM-IC, integrierte Schaltung mit Speicher für wahlfreien
Zugriff) ist allgegenwärtig.
Bei dem Versuch, diesem Bedarf gerecht zu werden, sind zahlreiche
Alternativen zur Standard-DRAM-Architektur (die beispielsweise aus
den Druckschriften
DE 43 25 677 oder
DE 42 32 025 bekannt ist)
vorgeschlagen worden. Es hat sich jedoch herausgestellt, dass die
Anforderungen hinsichtlich höherer
Dichte und Geschwindigkeit einander wechselseitig weitgehend ausschließen. Schaltungen
zur Beschleunigung des Datenflusses vergrößern tendenziell den Platz
der Speichervorrichtung, was wiederum deren Kosten erhöht. Die
höheren
Kosten der Hochgeschwindigkeitsvorrichtungen standen bislang deren
allgemeinem Einsatz entgegen, weshalb sie auch nur in begrenzten
Stückzahlen
hergestellt wurden. Die Herstellung in begrenzten Stückzahlen
verhindert jedoch eine weitere Kostenverringerung, die normalerweise
durch Verbesserungen und Straffungen bei der Herstellung von Massengütern bedingt sind.
Ultradichte Vorrichtungsarchitekturen benötigen oftmals komplexe Folgen
von Zeitgabesignalen für einen
Zugriff auf Daten in der Feldanordnung. Diese komplexen Folgen vermehren
die Zugriffszeit um einen Overhead, sodass die Vorrichtung vergleichsweise
langsam wird. Die Einbußen
hinsichtlich der Geschwindigkeit bei diesen Architekturen standen bislang
ebenfalls deren allgemeinem Einsatz entgegen. Es besteht daher weiterhin
Bedarf an einer Speichervorrichtung hoher Geschwindigkeit und Dichte, die
mit dem Standard-DRAM hinsichtlich Herstellungskosten und Bedienerfreundlichkeit
konkurrieren kann.
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Die
Druckschrift
DE 43
25 677 A1 , gegen die die Ansprüche abgegrenzt sind, beschreibt
eine flüchtige
DRAM-Matrix vom NAND-Typ. Sie umfasst MOSFET-Kondensator-Zellen
und statische Speicherregistergruppen für die vorübergehende Speicherung von
Daten zum Neueinschreiben oder Auslesen von Daten aus den Zellen
für jede
Spalte der Matrix. Der Speicher verfügt über zwei Datenlatcheinrichtungen,
von denen eine jeweils abwechselnd mit Daten aus dem Hauptspeicher
gefüllt
wird, während
auf die andere von außen
zugegriffen wird. Hierdurch wird die Zeit für den Datenzugriff verringert.
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Die
Druckschrift
EP 0 543
613 A2 offenbart einen DRAM mit in Reihe verbundenen NAND-Speicherzellen.
Die Feldanordnung ist in Subblöcke
unterteilt, um den Energieverbrauch zu verringern. Benachbarte Eingabe-/Ausgaberegister
sind unabhängig
für die
beiden Speicherblöcke
vorgesehen. Register zur vorübergehenden
Speicherung von Speicherzellendaten sind zwischen dem Detektionsverstärker und
den Speicherzellenfeldanordnungen angeordnet. Diese Register umfassen
einen seriellen Port, der mit der Feldanordnung verbunden ist, und einen
Random-Port, der mit den I/O-Leitungen
verbunden ist. Es ist hierbei keine Dummyzelle von Nöten, weshalb
der Zellbereich verkleinert werden kann.
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Die
vorliegende Erfindung ist in den Ansprüchen definiert.
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Es
wird eine synchrone dem NAND-Typ zugehörige dynamische Speicherzelle
verwendet, um sowohl eine hohe Speicherdichte wie auch einen mit hoher
Geschwindigkeit erfolgenden Zugriff zu ermöglichen. Es wird eine Doppelbankarchitektur
verwendet, um einen kontinuierlichen sequenziellen Zugriff auf die
Feldanordnung durch Überdecken
bzw. Maskieren des Reihenzugriffes und der Precharge-Zeiten zu ermöglichen.
Die Verwendung eines Takteingabesignals vereinfacht die Ausgestaltung
der Wortleitungserzeugungsschaltung zum Lesen und Wiederherstellen
der Daten in der Feldanordnung beträchtlich. Durch Latching der
Daten aus der Feldanordnung in Temporärregister mit wahlfreiem Hochgeschwindigkeitszugriff
können
die Daten bei einem Zugriff vom wahlfreien Seitenmodustyp oder sequenziell
schnell mit Hilfe eines integrierten Spaltenadresszählers aus
diesem Teil ausgelesen werden. Eine zu dem Taktsignal synchrone
Dateneingabe-/Ausgabe vereinfacht die Schnittstelle zwischen dem
Speicher und einer externen Schaltung, was wiederum eine Hochgeschwindigkeitsdatenpipeline
zwischen den Registern mit wahlfreiem Zugriff und den Eingabe-/Ausgabepuffern
möglich
macht. Es kann ein programmierbarer Burstlängenzähler vorgesehen sein, um eine
vorbestimmte Anzahl von verschachtelten oder linearen Datenzugriffen
zu ermöglichen.
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Die
Merkmale der Erfindung wie auch Aufgaben und Vorteile derselben
erschließen
sich am besten unter Bezugnahme auf die Detailbeschreibung bevorzugter
Ausführungsbeispiele
und der begleitenden Zeichnung, die sich wie folgt zusammensetzt.
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1 ist
ein schematisches elektrisches Diagramm einer Speichervorrichtung,
die nicht Teil der vorliegenden Erfindung ist.
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2 ist
ein schematisches elektrisches Diagramm einer Speichervorrichtung
entsprechend einem Ausführungsbeispiel
der Erfindung.
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3 ist
ein Zeitgabediagramm eines Lesevorganges bei einer Speichervorrichtung,
die entsprechend 1 ausgestaltet ist.
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4 ist
ein Zeitgabediagramm eines Schreibvorganges bei einer Speichervorrichtung,
die entsprechend 1 ausgestaltet ist.
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5 ist
ein Zeitgabediagramm eines Lesevorganges bei einer Speichervorrichtung,
die entsprechend dem Ausführungsbeispiel
der Erfindung von 2 ausgestaltet ist.
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6 ist
ein schematisches Diagramm einer Speichervorrichtung, die nicht
Teil der vorliegenden Erfindung ist.
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Zu
dem Zweck, Hintergrundinformationen bereitzustellen, zeigt 1 eine
Schaltung, die nicht Teil der vorliegenden Erfindung ist. Die synchrone NAND-dynamische
Speichervorrichtung mit 100 MHz und 16 Megabit verfügt über einen
Taktsignaleingangsknoten bzw. Clocksignaleingangsknoten 10 zum
Empfangen eines Taktsignals bzw. Clocksignals, das zum Latchen von
Adresssignalen an einem Knoten 20, von Datensignalen an
einem Knoten 30 und von Steuersignalen an einem Knoten 40 in
Eingabelatcheinrichtungen 50, 60, 70, 80 verwendet wird.
Die Reihenadresslatcheinrichtung 50 erzeugt eine Reihenadresse
an einem Knoten 90. Das Taktsignal bzw. Clocksignal wird
mit der Reihenadresse und den einem Latching unterzogenen Steuersignalen
an einem Knoten 100 als Eingabe für einen Wortleitungsgenerator 110 verwendet.
Wird ein Befehl an dem Steuerknoten 40 für einen
Zugriff auf eine Reihe in dem Speicher empfangen, so aktiviert der
Wortleitungsgenerator eine Reihe von Wortleitungen 120, 122, 124, 126,
die wiederum Zugriffsvorrichtungen 130, 132, 134 und 136 sequenziell
aktivieren, damit auf in den Speicherelementen 140, 142, 144 und 146 gespeicherte
Daten sequenziell zugegriffen werden kann. Dummyzugriffsvorrichtungen 148 und 149 sind optional
zwischen benachbarten NAND-Strukturen zum Zwecke einer Signalisolation
angeordnet. Am Ende einer Reihe von NAND-Strukturen können die Dummyvorrichtungen
dort, wo sie normalerweise an die nächste NAND-Struktur angeschlossen
sind, an eine Bezugs- oder Versorgungsspannung angeschlossen sein.
Daten aus den Speicherelementen werden über eine Bitleitung 150 unter
Verwendung einer Bitleitung 152 als Referenz erfasst. Ein
Detektionsverstärker 154 verstärkt das
Differenzsignal in den Bitleitungen 150 und 152.
Daten, die aus den Speicherelementen ausgelesen und in den Detektionsverstärkern verstärkt worden
sind, werden anschließend
einem Latching in Register 156 unterzogen. Auf die Register 156 kann über einen
Spaltenadressdecoder-/Zähler 160 zugegriffen
werden, der eine Anfangsspaltenadresse aus der Spaltenadresslatcheinrichtung 60 empfängt. Bei
einem Betrieb im Burstmodus veranlasst das Taktsignal bzw. Clocksignal,
dass der Spaltenadresszähler 160 bei
jedem Taktpuls bzw. Clockpuls oder einem Vielfachen hiervon vorstellt
bzw. weiterzahlt. Die Spaltenadresse kann gemäß einem linearen oder verschachtelten Muster
vorgestellt bzw. weitergezählt
werden. Jede Spaltenadresse wählt
ein Datenwort aus den Registern 156 aus. Daten aus den
Registern 156 werden einem Latching in den Ausgabepuffer 70 für Datenlesezyklen
unterzogen.
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Am
Ende eines Speicherzyklus wird – entweder
bei einem einfachen oder einem Burstzugriff – ein Befehl zum Schließen der
offenen Reihe gesendet. Eine offene Reihe ist eine Reihe, bei der
die Wortleitungen aktiv sind und die Daten aus der Reihe für einen
Zugriff zur Verfügung
stehen. Eine geschlossene Reihe ist eine Reihe, bei der die Wortleitungen
deaktiviert sind und die Daten in der Speicherzelle gespeichert
sind. Zum Schließen
der Reihe werden Daten aus den Registern 156 sequenziell
an die Bitleitung 150 zurückgesendet und in den Speicherelementen gespeichert.
Die Wortleitungen 120, 122, 124, 126 werden
in umgekehrter Reihenfolge deaktiviert, damit ein Trapping an den
wiederhergestellten Daten in dem jeweiligen Speicherelement vorgenommen
werden kann. Die Figur zeigt nur zwei NAND-Speicherstrukturen 162 und 164 von
jeweils 4 Bit, um die Funktion der Erfindung zu verdeutlichen. Die
echte 16-MBit-Vorrichtung besteht aus über vier Millionen NAND-Strukturen,
von denen jede vier Datenbit speichern kann. Mehrere NAND-Strukturen
verwenden gemeinsam eine Bitleitung in einer Dimension der Feldanordnung,
während
mehrere NAND-Strukturen gemeinsame Wortleitungen in der anderen
Dimension verwenden. Darüber
hinaus besteht keinerlei Zwang, dass 4 Bit pro NAND-Speicherzelle
zum Einsatz kommen. Andere Speicherkapazitäten, die größer als ein einzelnes Bit sind,
können
verwendet werden, wobei die Anzahl der sequenziellen Wortleitungen,
die als Antwort auf einen Zugriffsbefehl erzeugt werden, gleich
der Anzahl der Bits in einer NAND-Speicherzellenstruktur ist.
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2 zeigt
ein Ausführungsbeispiel
der Erfindung, bei dem zwei Banken mit NAND-strukturierten dynamischen Speichervorrichtungen 170, 172 zum
Einsatz kommen. Zusätzlich
zu den beiden Banken sind zwei Sätze
von Registern 156, 158 vorhanden, und zwar eines
für jede
Bank des Speichers. Elemente, die in 1 und 2 die
gleiche Funktion wahrnehmen, sind mit entsprechenden Bezugszeichen
bezeichnet. Details der Speicherbanken sind nicht dargestellt. Die
Speichervorrichtung von 2 funktioniert auf ähnliche
Weise wie diejenige von 1, weist jedoch gewisse Vorteile
auf. Die über zwei
Banken verfügende
Vorrichtung von 2 ermöglicht einen kontinuierlichen
Datenzugriff, indem sie zulässt,
dass eine Reihe in einer Bank geöffnet oder
geschlossen wird, während
auf Daten in der anderen Bank zugegriffen wird. So kann beispielsweise ein
Burstlesezyklus in Bank 1 initiiert werden. Während ein Bursting von Daten
aus Bank 1 erfolgt, stört ein
Befehl zum Öffnen
einer Reihe von Bank 2 das Burstlesen aus Bank 1 nicht. Ein Befehl
zum Durchführen
des Burstlesens aus Bank 2 beendet das Burstlesen aus Bank 1 und
stellt Daten aus Bank 2 bereit. Während das Bursting der Daten
aus Bank 2 erfolgt, kann Bank 1 angewiesen werden, die offene Reihe
zu schließen
und eine weitere Reihe zu öffnen, ohne
dass dies den Datenstrom aus Bank 2 unterbrechen würde. Anschließend kann
ein Burstlesen aus Bank 1 erfolgen, das das Lesen aus Bank 2 beendet. Das
auf diese Weise erfolgende Verschachteln der Banken ermöglicht einen
mit hoher Geschwindigkeit erfolgenden ununterbrochenen Zugriff auf
Daten der Speichervorrichtung.
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3 ist
ein Zeitgabediagramm, das den Synchronbetrieb der Speichervorrichtung
von 1 in einem Lesezyklus mit der Burstlänge 4 zeigt.
Jeder Taktpuls bzw. Clockpuls ist zum Zwecke der Bezugnahme hierauf
nummeriert. Die Zeit zwischen den Taktpulsen bzw. Clockpulsen liegt
bei diesem Beispiel einer 100-MHz-Vorrichtung bei 10 ns. Zum Zeitpunkt
t = 1 erfolgt ein Latching eines Befehls zum Öffnen einer Reihe des Speichers
in die Steuerlatcheinrichtungen, woraufhin ein Latching der Reihenadresse
in die Reihenadresslatcheinrichtungen erfolgt. Zum Zeitpunkt t =
2 wird die erste Wortleitung aktiviert. Die zweiten bis vierten
Wortleitungen werden bei sukzessiven Taktpulsen bzw. Clockpulsen
aktiviert. Eine Taktperiode bzw. Clockperiode, nachdem jede Wortleitung
aktiviert ist, erfolgt ein Latching der Daten in Verbindung mit
jener Wortleitung in ein Register aus einer Bitleitung. Fünf Taktzyklen
bzw. Clockzyklen nach Empfang des Befehls zum Öffnen stehen sämtliche
Wortleitungsdaten in den Registern bereit. Vier oder mehr Taktzyklen
bzw. Clockzyklen nach Empfang des Befehls zum Öffnen ist die Vorrichtung bereit,
einen Lesebefehl und die Spaltenadresse zu empfangen. Das erste
Datenwort, das der Spaltenadresse entspricht, die mit dem Lesebefehl empfangen worden
ist, fließt
durch den Ausgabepuffer nach dem Taktzyklus bzw. Clockzyklus im
Anschluss an den Lesebefehl, also in diesem Fall zum Zeitpunkt t
= 6. Beim nächsten
Taktpuls bzw. Clockpuls t = 7 ist das erste Lesedatenwort an den
Ausgabegins der Vorrichtung gültig,
und es erfolgt ein Latching des nächsten Lesedatenwortes in den
Ausgabepuffer. Sukzessive Datenworte stehen bei sukzessiven Taktpulsen
bzw. Clockpulsen bereit. Zum Zeitpunkt t = 9 wird ein Befehl zum
Schließen
der offenen Reihe empfangen. Zum Zeitpunkt t = 10 wird die vierte
Wortleitung geschlossen, was ein Trapping der Daten auf einer Bitleitung
aus dem jeweiligen Register in eine Speicherzelle bewirkt. Zum Zeitpunkt
t = 10 steht zudem das letzte gültige
Lesedatenwort an den Ausgabegins der Vorrichtung bereit, und die
Ausgaben werden vor dem Zeitpunkt t = 11 ausgeschaltet. Zum Zeitpunkt
t = 11 wird die dritte Wortleitung geschlossen, wodurch ein Trapping
der Daten auf der Bitleitung aus dem dritten Datenregister in die
dritte Speicherzelle der 4-Zellen-NAND-Struktur erfolgt. Zu den
Zeitpunkten t = 12 und t = 13 werden die Wortleitungen 2 und 1 geschlossen,
wodurch ein Trapping der Daten aus der Bitleitung, die die Daten
aus den Registern 2 und 1 sequenziell überträgt, erfolgt. Zum Zeitpunkt
t = 13 werden sämtliche
Daten aus den Registern in den Speicherzellen wiederhergestellt,
und die Reihe wird geschlossen.
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4 ist
ein Zeitgabediagramm, das den Synchronbetrieb der Speichervorrichtung
von 1 in einem Schreibzyklus mit der Burstlänge 4 zeigt.
Jeder Taktpuls bzw. Clockpuls ist zur Bezugnahme hierauf nummeriert.
Die Zeit zwischen den Taktpulsen bzw. Clockpulsen liegt bei diesem
Beispiel einer 100-MHz-Vorrichtung bei 10 ns. Zum Zeitpunkt t =
1 erfolgt ein Latching eines Befehls zum Öffnen einer Reihe des Speichers
in die Steuerlatcheinrichtungen, woraufhin ein Latching der Reihenadresse
in die Reihenadresslatcheinrichtungen erfolgt. Zum Zeitpunkt t =
2 wird die erste Wortleitung aktiviert. Die zweiten bis vierten
Wortleitungen werden bei sukzessiven Taktpulsen bzw. Clockpulsen
aktiviert. Eine Taktperiode bzw. Clockperiode, nachdem jede Wortleitung aktiviert
worden ist, erfolgt ein Latching der Daten in Verbindung mit jener
Wortleitung in ein Register aus einer Bitleitung. Fünf Taktzyklen
bzw. Clockzyklen nach Empfang des Befehls zum Öffnen stehen sämtliche
Wortleitungsdaten in den Registern bereit. Vier oder mehr Taktzyklen
bzw. Clockzyklen nach Empfang des Befehls zum Öffnen ist die Vorrichtung bereit,
einen Schreibbefehl und die Spaltenadresse zu empfangen. Das erste
Datenwort, das der Spaltenadresse entspricht, die mit dem Schreibbefehl
empfangen worden ist, wird mit dem Takt des Schreibbefehls einem
Latching in den Datenpuffer unterzogen, und zwar in diesem Fall
zum Zeitpunkt t = 5. Beim nächsten
Taktpuls bzw. Clockpuls t = 6 erfolgt ein Latching des ersten Schreibdatenwortes
in des jeweilige Register, das der Spaltenadresse entspricht. Zum Zeitpunkt
t = 6 erfolgt zudem ein Latching des letzten der Datenworte aus
dem Speicher in die Register. In demjenigen Fall, in dem die ersten
Schreibdaten demselben Register wie die letzten Daten aus der Feldanordnung
zugewiesen werden, haben die Schreibdaten Priorität, und es
wird verhindert, dass ein Latching der Feldanordnung in das Register
erfolgt. Andernfalls überschreiben
die ersten Schreibdaten die Daten in einem der anderen Register.
Es erfolgt ein Latching sukzessiver Datenworte in die Register bei
sukzessiven Taktpulsen bzw. Clockpulsen. Zum Zeitpunkt t = 9 wird
ein Befehl zum Schließen
der offenen Reihe empfangen. Zum Zeitpunkt t = 9 erfolgt zudem ein
Latching des letzten Schreibdatenwortes in die Register. Zu den
Zeitpunkten t = 10 bis t = 13 werden die Wortleitungen in umgekehrter Reihenfolge
geschlossen, sodass ein Trapping der Daten aus den Registern in
die NAND-Strukturen wie für
den Fall des Burstlesens gemäß 3 erfolgt. Zum
Zeitpunkt t = 13 werden sämtliche
Daten aus den Registern in den Speicherzellen wiederhergestellt,
und die Reihe wird geschlossen.
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5 ist
ein Zeitgabediagramm, das ein kontinuierliches Doppelbankburstlesen
bei der Speichervorrichtung von 2 zeigt.
Zum Zeitpunkt t = 1 sind die Wortleitungen WL11 bis WL14 hoch, und eine
Reihe von Bank 1 ist offen. Zum Zeitpunkt t = 1 ist zudem ein Burstlesen
aus Bank 1 mit einer Ausgabe von Datenworten bei sukzessiven Taktzyklen
bzw. Clockzyklen im Fortschreiten begriffen. Zum Zeitpunkt t = 2
wird ein Befehl zum Öffnen
einer Reihe von Bank 2 empfangen. Von dem Zeitpunkt t = 2 zu dem
Zeitpunkt t = 7 erfolgen ein Zugreifen auf Daten aus Bank 2 und
ein Latching derselben in Register. Zum Zeitpunkt t = 6 wird ein
Befehl zur Durchführung eines
Burstlesens aus Bank 2 empfangen. Dieser Lesebefehl für Bank 2
beendet das Lesen aus Bank 1 mit einer Latenz von einem Takt. Zum
Zeitpunkt t = 7 steht das letzte gültige Lesedatenwort aus Bank
1 an den Ausgabepins der Vorrichtung bereit. Zum Zeitpunkt t = 8
sind die ersten Lesedaten aus Bank 2 verfügbar. Zum Zeitpunkt t = 8 wird
ebenfalls ein Befehl zum Schließen
von Bank 1 empfangen. Zu den Zeitpunkten t = 8 bis t = 12 werden
Daten für
Bank 1 aus den Registern in den Speicherzellen wiederhergestellt,
während
Daten aus Bank 2 gelesen werden. Zum Zeitpunkt t = 14 wird ein Befehl
zum Öffnen
einer weiteren Reihe von Bank 1 empfangen. Auf diese Weise kann
ein kontinuierlicher Datenstrom aus dem Speicher mit hoher Datenrate
entsprechend der Taktfrequenz bzw. Clockfrequenz realisiert werden.
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Kontinuierliche
Doppelbankschreibzyklen werden gemäß der detaillierten Darstellung
in dem Zeitgabediagramm von 4 mittels
eines Bankumstellens vorgenommen, das detailliert in 5 gezeigt
ist.
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6 zeigt
eine Schaltung, die nicht Teil der vorliegenden Erfindung ist. Eine
zweidimensionale Feldanordnung 200 von NAND-Speicherzellen 202 verwendet
eine gemeinsame Bitleitung 204 in einer Dimension der Feldanordnung,
während
Bitspeicherstellen 206 von mehreren NAND-Zellen eine gemeinsame
Wortleitung 208 in der anderen Dimension der Feldanordnung
verwenden. Jede Bitleitung überträgt Daten
bidirektional zwischen der Speicherfeldanordnung und dem Zwei-Port-Datenregister 210.
Die Datenübertragung
zwischen der Speicherfeldanordnung und dem Zwei-Port-Datenregister erfolgt
seriell. Ein optionales Pipelineregister 212 ist zwischen
dem Zwei-Port-Datenregister
und einer Datenlatcheinrichtung 214 für eine optimale Datenübertragungsgeschwindigkeit
zwischen dem Zwei-Port-Datenregister und der Datenlatcheinrichtung
angeordnet. Der Datentransfer zwischen der Datenlatcheinrichtung
und dem Zwei-Port-Datenregister erfolgt mit wahlfreiem Zugriff unter
Bereitstellung von Adressen des Zwei-Port-Datenregisters durch einen
Spaltenadresszähler 216.
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Im
Betrieb empfängt
ein Wortleitungsgenerator 218 ein Taktsignal bzw. Clocksignal
an einem Knoten 220, eine Reihenadresse an einem Knoten 222 und
Steuersignale an einem Knoten 224 und aktiviert eine Reihe
von Wortleitungen 226 entsprechend der Anzahl der Wortleitungen
in einer Speicherzellenstruktur an einer Stelle, die durch die Reihenadresse
bestimmt ist. Bei Aktivieren jeder Wortleitung wird ein Datenbit
aus jeder der entsprechenden Speicherzellen in dem Zwei-Port-Datenregister gespeichert.
Die Daten aus jeder Speicherzelle werden seriell in das Zwei-Port-Datenregister übertragen,
und zwar ein Bit aus jeder Zelle bei jedem sukzessiven Taktpuls
bzw. Clockpuls, bei dem eine Wortleitung aktiviert ist.
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Bei
Lesezyklen erfolgt ein willkürlicher
Zugriff auf Daten aus dem Zwei-Port-Datenregister entsprechend einer Adresse
aus dem Spaltenadresszähler. Daten
aus dem Zwei-Port-Datenregister werden in ein Pipelineregister und
anschließend
in eine Datenlatcheinrichtung getaktet. Bei einem Burstlesevorgang
werden Daten aus sequenziellen Spaltenadressen durch die Datenlatcheinrichtung
in sukzessiven Taktintervallen nach einer Latenz entsprechend der Anzahl
von Phasen bzw. Stufen in der Pipeline, dem Zwei-Port-Datenregister
und der Ausgabelatcheinrichtung ausgegeben. Das Pipelineregister
kann mehrere Phasen bzw. Stufen enthalten, von denen einige oder
alle alternativ zwischen die Speicherfeldanordnung und das Zwei-Port-Datenregister
gesetzt werden können.
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Bei
Schreibzyklen erfolgt ein Latching der Daten in die Datenlatcheinrichtung
und anschließend durch
die Pipeline in das Zwei-Port-Datenregister oder direkt aus der
Datenlatcheinrichtung in das Zwei-Port-Datenregister, wenn keine
Pipelinestufen bzw. Pipelinephasen zwischen der Datenlatcheinrichtung
und dem Zwei-Port-Datenregister vorhanden sind. Mehrere Datenworte
können
in das Zwei-Port-Datenregister in sukzessiven Taktintervallen bzw.
Clockintervallen geschrieben werden.
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Bei
Empfang eines Befehls zum Schließen der Reihe in der Speicherfeldanordnung
schließt
der Wortleitungsgenerator jede der Wortleitungen in umgekehrter
Reihenfolge, nachdem die jeweiligen Daten aus dem Zwei-Port-Datenregister
in die Speicherzellen übertragen
worden sind. Eine Verzögerung zwischen
dem Empfangen des Befehls zum Schließen und dem Deaktivieren der
ersten Reihenleitung kann in demjenigen Fall erforderlich sein,
in dem ein Pipelineregister zwischen dem Zwei-Port-Datenregister
und der Speicherfeldanordnung vorhanden ist.
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Die
Beschreibung des vorliegenden Ausführungsbeispieles der Erfindung
stellt auf eine einzelne Datenlatcheinrichtung ab. Die Datenlatcheinrichtung kann
jedoch auch getrennte Eingabe- und Ausgabelatcheinrichtungen oder
eine bidirektionale Latcheinrichtung enthalten. Die Schaltung ist
auch zu einer Doppelbankspeichervorrichtung kompatibel, die anhand 2 beschrieben
worden ist. Für
eine Mehrbankenspeichervorrichtung werden mehrere Zwei-Port-Datenregister
benötigt,
die jedoch gemeinsame Pipelineregister zwischen den Zwei-Port-Datenregistern und
der Datenlatcheinrichtung verwenden können.
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Obwohl
die vorliegende Erfindung unter Bezugnahme auf bestimmte Ausführungsbeispiele
derselben beschrieben worden ist, sind andere Ausführungen
möglich,
die sich einem Fachmann auf dem einschlägigen Gebiet erschließen. So
ist man mit Blick auf die Speicherzellen der vorliegenden Erfindung
nicht auf 4-Bit-NAND-Strukturen
beschränkt. Jede
Speicherzellenstruktur vom NAND-Typ mit einer Kapazität von mehr
als 1 Bit, wo mehrere Wortleitungen für einen Datenzugriff benötigt werden,
ist verwendbar. Darüber
hinaus können,
anstatt dass sequenzielle Wortleitungen in sukzessiven Taktzyklen
bzw. Clockzyklen aktiviert werden, mehrere Taktzyklen bzw.
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Clockzyklen
für die
Aktivierung einer Wortleitung von Nöten sein. Andere, weitergehende
Abweichungen von den Zeitgabediagrammen und dem schematischen Aufbau
der Vorrichtung sind ebenfalls möglich.