DE4439817C2 - Selbstauffrischungsvorrichtung für eine verborgene Selbstauffrischung in einem synchronen dynamischen Direktzugriffsspeicher - Google Patents

Selbstauffrischungsvorrichtung für eine verborgene Selbstauffrischung in einem synchronen dynamischen Direktzugriffsspeicher

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Description

Die vorliegende Erfindung betrifft eine Selbstauffrischungs­ vorrichtung für einen synchronen DRAM, bei denen die Selbst­ auffrischungsvorgänge der Mehrzahl von Zellenbänken einzeln gesteuert werden, um die Arbeitsgeschwindigkeit des synchro­ nen DRAM zu vergrößern.
Eine DRAM-Vorrichtung umfaßt üblicherweise eine Mehrzahl von Zellen, von denen jede aus einem Kondensator zum Speichern einer elektrischen Ladung darin und einem Transistor zum Öff­ nen und Schließen der Aufladungs- und Entladungswege des Kon­ densators besteht. Die in dem Kondensator gespeicherte elekt­ rische Ladung wird durch eine Zellenplatte und dergleichen mit dem Ablauf der Zeit langsam entladen. Aus diesem Grund muß in der DRAM-Vorrichtung die DRAM-Zelle periodisch aufge­ frischt werden, um die elektrische Ladung in dem Zellenkon­ densator zu ergänzen.
Um die DRAM-Zelle aufzufrischen, ist anfangs lediglich ein RAS-Auffrischungsverfahren eingesetzt worden. Daraufhin sind ein CAS- vor einem RAS-Auffrischungsverfahren und ein Selbst­ auffrischungsverfahren kürzlich eingesetzt worden. Sowohl das CAS- vor dem RAS-Auffrischungsverfahren wie das Selbstauffri­ schungsverfahren erlauben es einem Chip, eine Auffrischungs­ adresse für sich selbst zu bestimmen, unter Verwendung eines auf dem Chip vorgesehenen Adressenzählers.
Die vorstehend genannten Auffrischungsverfahren erfordern je­ doch sämtliche eine externe festgelegte Taktfrequenz, um einen aktuellen Betrieb in einen Auffrischungsbetrieb umzu­ schalten. Außerdem befinden sich der Eingang und der Ausgang für eine Zeitperiode, in der der Auffrischungsvorgang durch­ geführt wird, in einem Leerlaufzustand. Dies führt bei einem Hochgeschwindigkeitsbetrieb der DRAM-Vorrichtung zu einer Schwierigkeit. In dem Fall einer hochintegrierten Speicher­ vorrichtung ist für einen effektiven Betrieb eines Chips au­ ßerdem ein langer Auffrischungszyklus erforderlich. Dieser lange Auffrischungszyklus kann die Zuverlässigkeit der Spei­ chervorrichtung verschlechtern, weil er an eine Grenze der Zellendatenhaltezeit kommt.
Eine herkömmliche Selbstauffrischungsvorrichtung wird nach­ folgend kurz in bezug auf die Fig. 1 beispielhaft erläutert. Wie in Fig. 1 gezeigt, umfaßt die herkömmliche Selbstauffri­ schungsvorrichtung vier Zellenbänke 10 bis 13 und vier Deko­ der 20 bis 23, die jeweils an die vier Zellenbänke 10 bis 13 angeschlossen sind, um wahlweise deren Zeilenarrays zu betreiben. Die herkömmliche Selbstauffrischungsvorrichtung umfaßt außerdem einen Selbstauffrischungsoszillator/zeit­ geberschaltkreis zum Erzeugen eines Taktsignals, einen Auf­ frischungszähler 50 zum Erzeugen eines Auffrischungsadressen­ signals in Erwiderung auf das Taktsignal von dem Selbstauf­ frischungsoszillator/zeitgeberschaltkreis 40, und einen Zei­ lenadressenverriegelungsschaltkreis 70 zum vorübergehenden Speichern eines externen Zeilenadressensignals. Die herkömm­ liche Selbstauffrischungsvorrichtung umfaßt ferner einen Ad­ ressenmultiplexer 60 zum Auswählen entweder des Auffri­ schungsadressensignals von dem Auffrischungszähler 50 oder des externen Zeilenadressensignals von dem Zeilenadressenver­ riegelungsschaltkreis 70 und vier Zeilenadressenpuffer 30 bis 33 zum Abpuffern des Adressensignals, das durch den Adressen­ multiplexer 60 ausgewählt worden ist, und zum jeweiligen An­ legen des gepufferten Adressensignals an die vier Dekoder 20 bis 23.
Im Betrieb überträgt der Adressenmultiplexer 60 in einem Da­ tenzugriffsbetrieb das externe Zeilenadressensignal A0 bis An von dem Zeilenadressenverriegelungsschaltkreis 70 zu den vier Dekodern 20 bis 23 jeweils durch die vier Zeilenadressenpuf­ fer 30 bis 33. Jeder der vier Dekoder 20 bis 23 treibt, wenn das externe Zeilenadressensignal A0 bis An einen logischen Wert hat, der die daran angeschlossene Zellenbank adressiert, ein entsprechendes der Zeilenarrays in der adressierten Zel­ lenbank an.
In einem Selbstauffrischungsbetrieb überträgt der Adressen­ multiplexer 60 das Auffrischungsadressensignal von dem Auf­ frischungszähler 50 zu den vier Dekodern 20 bis 23 jeweils durch die vier Zeilenadressenpuffer 30 bis 33. Jeder der vier Dekoder 20 bis 23 treibt, wenn das Auffrischungsadressensig­ nal einen logischen Wert hat, der die daran angeschlossene Zellenbank adressiert, ein entsprechendes der Zeilenarrays in der addressierten Zellenbank an.
Der Selbstauffrischungsoszillator/zeitgeberschaltkreis 40 und der Auffrischungszähler 50 werden lediglich in dem Auffri­ schungsbetrieb angetrieben, um jeweils das Taktsignal und das Auffrischungsadressensignal zu erzeugen. Im Datenzugriffbe­ trieb hält der Auffrischungszähler 50 seinen Anfangszustand aufrecht, und der Selbstauffrischungsoszillator/zeitgeber­ schaltkreis 40 erzeugt kein Taktsignal.
Die vorstehend genannte herkömmliche Selbstauffrischungsvor­ richtung hat jedoch den Nachteil, daß der Datenzugriffvorgang im Auffrischungsbetrieb nicht durchgeführt werden kann, weil das Zeilenadressensignal gemeinsam an die Zellenbänke 10 bis 13 angelegt wird, und der Selbstauffrischungsoszillator/zeit­ geberschaltkreis 40 und der Auffrischungszähler 50 werden le­ diglich im Auffrischungsbetrieb angetrieben. Mit anderen Wor­ ten kann der Datenzugriffvorgang in dem Auffrischungsbetrieb nicht durchgeführt werden, weil das Umschalten des Auffri­ schungsbetriebs und des Datenzugriffsbetriebs durch ein Zei­ lenadressentakt(Strobe)signal und ein Spaltenadressen­ takt(Strobe)signal von außen gesteuert wird, wobei das exter­ ne Adressensignal außerdem im Auffrischungsbetrieb nicht in den Zeilenadressenverriegelungsschaltkreis eingegeben werden kann. Wenn der Auffrischungsbetrieb gestoppt wird, wird der Auffrischungszähler 50 ebenfalls initialisiert, was zu einem Verlust an Daten führt, die in den Zeilenzellenarrays gespei­ chert sind, die nicht adressiert sind. Die herkömmliche, vor­ stehend genannte Selbstauffrischungsvorrichtung kann deshalb die Datenzugriffsgeschwindigkeit der DRAM-Vorrichtung nicht vergrößern.
In der Fachzeitschrift Elektronik Nr. 13 vom 29.6.1984 Seiten 65 bis 67 werden Auffrischungsverfahren für dynamische RAMs beschrieben. Bei einem Auffrischungsverfahren mit Speicher­ verschränkung wird der Speicher in Speicherbänke aufgeteilt, wobei alle geraden Adressen der einen Speicherbank und alle ungeraden Adressen der anderen Speicherbank zugeordnet wer­ den. Während auf eine Speicherbank vom Prozessor zugegriffen wird, kann in der anderen Speicherbank gleichzeitig ein Auf­ frischzyklus durchgeführt werden. Der Prozessor darf beim Speicherzugriff hierbei nicht zu lange auf gerade Adressen oder zu lange auf ungerade Adressen zugreifen, so daß in der jeweils anderen Speicherbank der Auffrischzyklus rechtzeitig durchgeführt werden kann.
Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, eine Selbstauffrischungsvorrichtung für verborgene Selbstauf­ frischung für einen synchronen DRAM zu schaffen, bei dem die Selbstauffrischungsvorgänge einer Mehrzahl von Zellenbänken individuell gesteuert werden, um einen Datenzugriffvorgang des synchronen DRAM zu beschleunigen.
Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand des an­ hängigen Anspruchs.
Nachfolgend wird die Erfindung anhand der Zeichnung beispiel­ haft näher erläutert; es zeigen:
Fig. 1 ein Blockdiagramm einer herkömmlichen Selbstauffri­ schungsvorrichtung,
Fig. 2 ein Blockdiagramm einer verdeckten Selbstauffri­ schungsvorrichtung für einen synchronen DRAM gemäß einer ers­ ten Ausführungsform der vorliegenden Erfindung,
Fig. 3 ein Blockdiagramm einer verdeckten Selbstauffri­ schungsvorrichtung für einen synchronen DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, und
Fig. 4 ein detailliertes Blockdiagramm eines Auffrischungs­ zählers in Fig. 3.
Fig. 2 zeigt ein Blockdiagramm einer verdeckten Selbstauffri­ schungsvorrichtung für einen synchronen DRAM gemäß einer ers­ ten Ausführungsform der vorliegenden Erfindung. Einige der Teile in dieser Zeichnung sind dieselben Teile wie in Fig. 1. Deshalb bezeichnen dieselben Bezugsziffern dieselben Teile.
Wie in Fig. 2 gezeigt, umfaßt die Selbstauffrischungsvorrich­ tung für den synchronen DRAM erste bis vierte Auffrischungs­ zähler 52A bis 52D zum gemeinsamen Eingeben eines ersten Zei­ lenadressensignals An-1 und An aus einer ersten Eingabeleitung 90, einen Selbstauffrischungsoszillator/zeitgeberschaltkreis 41 zum Erzeugen eines Taktsignals, und den Zeilenadressenver­ riegelungsschaltkreis 70 zum Eingeben eines zweiten Zeilenad­ ressensignals A0 bis An-2 von der zweiten Eingabeleitung 92.
Die verdeckte Selbstauffrischungsvorrichtung für den synchro­ nen DRAM umfaßt außerdem die ersten bis vierten Zellenbänke 10 bis 13, von denen jede die Mehrzahl von Zellen-Arrays oder -Datenfeldern umfaßt, und die ersten bis vierten Dekoder 20 bis 23, die jeweils an die ersten bis vierten Zellenbänke 10 bis 13 angeschlossen sind.
Das erste Zeilenadressensignal An-1 und An hat einen logischen Wert, der eine der ersten bis vierten Zellenbänke 10 bis 13 adressiert, und das zweite Zeilenadressensignal A0 bis An-2 hat einen logischen Wert, der eines der Zellenarrays der ers­ ten bis vierten Zellenbänke 10 bis 13 adressiert. Die ersten und zweiten Zeilenadressensignale A0 bis An können von einer externen Einheit, wie beispielsweise einem Mikroprozessor er­ zeugt werden.
Der Selbstauffrischungsoszillator/zeitgeberschaltkreis 41 erzeugt das Taktsignal ungeachtet des Auffrischungsbetriebs und des Datenzugriff- oder Zugriffbetriebs, wobei das erzeug­ te Taktsignal eine feststehende Periode oder Zeitdauer hat. Das Taktsignal von dem Selbstauffrischungsoszillator/zeit­ geberschaltkreis 41 wird an sämtliche der ersten bis vierten Auffrischungszähler 52A bis 52D angelegt.
Die ersten bis vierten Auffrischungszähler 52A bis 52D werden in komplementärer Zusammenwirkung miteinander gemäß dem logi­ schen Wert des ersten Zeilenadressensignals An-1 und An be­ trieben. Wenn der logische Wert des ersten Zeilenadressensig­ nals An-1 und An beispielsweise "00" ist, wird der erste Auf­ frischungszähler 52A betrieben oder angetrieben. Wenn der lo­ gische Wert des ersten Zeilenadressensignals An-1 und An "01", "10" oder "11" ist, wird der zweite, der dritte oder vierte Auffrischungszähler 52B, 52C oder 52D angetrieben. Wenn in Erwiderung auf das erste Zeilenadressensignal An-1 und An angetrieben, führt ein entsprechender der ersten bis vierten Auffrischungszähler 52A bis 52D einen Hoch- oder Herun­ terzählbetrieb immer dann durch, wenn er das Taktsignal von dem Selbstauffrischungsoszillator/zeitgeberschaltkreis 41 eingibt. Daraufhin legt der angetriebene Auffrischungszähler seine Zählrate als Auffrischungsadressensignal an den Adres­ senmultiplexer 60 an. Andererseits behalten die nicht durch das erste Zeilenadressensigal An-1 und An ausgewählten Auffri­ schungszähler ihre Endzählraten derart bei, wie sie sind.
Der Zeilenadressenverriegelungsschaltkreis 70 verriegelt das zweite Zeilenadressensignal A0 bis An-2 von der zweiten Einga­ beleitung 92 und legt das verriegelte zweite Zeilenadressen­ signal A0 bis An-2 an den Adressenmultiplexer 60 an. Im Auf­ frischungsbetrieb wählt der Adressenmultiplexer 60 das Auf­ frischungsadressensignal von einem der ersten bis vierten Auffrischungszähler 52A bis 52D aus. Im Datenzugriffbetrieb wählt der Adressenmultiplexer 60 das verriegelte zweite Zei­ lenadressensignal A0 bis An-2 von dem Zeilenadressenverriege­ lungsschaltkreis 70 aus. Der Adressenmultiplexer 60 wird ge­ mäß einem logischen Zustand eines externen automatischen Auf­ frischungssteuersignals 1 geschaltet, das jedoch nicht ge­ zeigt ist.
Die verdeckte Selbstauffrischungsvorrichtung für den synchro­ nen DRAM umfaßt ferner erste bis vierte Zeilenadressenverrie­ gelungs/pufferschaltkreise 80 bis 83 zum gemeinsamen Eingeben des Adressensignals, das durch den Adressenmultiplexer 60 ausgewählt ist. Die ersten bis vierten Adressenverriege­ lungs/pufferschaltkreise 80 bis 83 geben außerdem gemeinsam das erste Zeilenadressensignal An-1 und An von der ersten Ein­ gabeleitung 90 ein. Die ersten bis vierten Zeilenadressenver­ riegelungs/pufferschaltkreise 80 bis 83 werden in komplemen­ tärer Zusammenwirkung miteinander gemäß dem logischen Wert des ersten Zeilenadressensignals An-1 und An betrieben. Wenn beispielsweise der logische Wert des ersten Zeilenadressensignals An-1 und An "00" ist, führt der erste Zeilenadressen­ verriegelungs/pufferschaltkreis 80 einen Verriegelungsbetrieb durch. Wenn der logische Wert des ersten Zeilenadressensig­ nals An-2 und An gleich "01", "10" oder "11" ist, führt der zweite, dritte oder vierte Zeilenadressenverriegelungs/puf­ ferschaltkreis 81, 82 oder 83 einen Verriegelungsbetrieb durch. Jeder der ersten bis vierten Zeilenadressenverriege­ lungs/pufferschaltkreise 80 bis 83 umfaßt einen Verriege­ lungsschaltkreis zum Verriegeln des Adressensignals von dem Adressenmultiplexer 60 und einen Puffer zum Übertragen des verriegelten Adressensignals durch den Verriegelungsschalt­ kreis zu einem der ersten bis vierten Dekoder 20 bis 23, die an seinen Ausgangsanschluß angeschlossen sind. Der erste Zei­ lenadressenverriegelungs/pufferschaltkreis 80 gibt dadurch das Auffrischungsadressensignal von dem ersten Auffrischungs­ zähler 52A oder das verriegelte zweite Zeilenadressensignal A0 bis An-2 von dem Zeilenadressenverriegelungsschaltkreis 70 ein und überträgt das eingegebene Adressensignal zu dem ers­ ten Dekoder 20. In ähnlicher Weise gibt der zweite Zeilen­ adressenverriegelungs/pufferschaltkreis 81 das Auffrischungs­ adressensignal von dem zweiten Auffrischungszähler 52B oder das verriegelte zweite Zeilenadressensignal A0 bis An-2 von dem Zeilenadressenverriegelungsschaltkreis 70 ein und über­ trägt das eingegebene Adressensignal zu dem zweiten Dekoder 21. Der dritte Zeilenadressenverriegelungs/pufferschaltkreis 82 gibt das Auffrischungsadressensignal von dem dritten Auf­ frischungszähler 52C oder das verriegelte zweite Zeilenadres­ sensignal A0 bis An-2 von dem Zeilenadressenverriegelungs­ schaltkreis 70 ein und überträgt das eingegebene Adressensig­ nal zu dem dritten Dekoder 22. Der vierte Zeilenadressenver­ riegelungs/pufferschaltkreis 83 gibt das Auffrischungsadres­ sensignal von dem vierten Auffrischungszähler 52D oder das verriegelte zweite Zeilenadressensignal A0 bis An-2 von dem Zeilenadressenverriegelungsschaltkreis 70 ein und überträgt das eingegebene Adressensignal zu dem vierten Dekoder 23.
Obwohl sich jede der ersten bis vierten Zellenbänke 10 bis 13 in dem Auffrischungsbetrieb befindet, sind die ersten bis vierten Zeilenadressenverriegelungs/pufferschaltkreise 80 bis 83 dazu ausgelegt, das verriegelte zweite Zeilenadressensig­ nal A0 bis An-2 von dem Zeilenadressenverriegelungsschaltkreis 70 zu den verbleibenden drei Zellenbänken zu übertragen, um den Datenzugriffbetrieb selbst im Auffrischungsbetrieb mög­ lich zu machen. Die verdeckte Selbstauffrischungsvorrichtung für den synchronen DRAM kann die Auffrischungsvorgänge einer Mehrzahl von Zellenbänken individuell gemäß hochstelligen Bits des Zeilenadressensignals steuern, das die Zellenbänke adressiert.
In Fig. 3 ist ein Blockdiagramm einer verdeckten selbstauf­ frischenden Vorrichtung für einen synchronen DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung gezeigt. Einige der Teile in dieser Zeichnung sind dieselben wie die­ jenigen in Fig. 2. Deshalb bezeichnen dieselben Bezugsziffern dieselben Teile.
Wie in Fig. 3 gezeigt, umfaßt die verdeckte Selbstauffri­ schungsvorrichtung für den synchronen DRAM einen Auffri­ schungszähler 54 zum Eingeben des ersten Zeilenadressensig­ nals An-1 und An von der ersten Eingabeleitung 90, den Selbst­ auffrischungsoszillator/zeitgeberschaltkreis 41 zum Erzeugen des Taktsignals, und den Zeilenadressenverriegelungsschalt­ kreis 70 zum Eingeben des zweiten Zeilenadressensignals A0 bis An-2 von der zweiten Eingabeleitung 92. Die verdeckte Selbstauffrischungsvorrichtung für den synchronen DRAM umfaßt außerdem die ersten bis vierten Zellenbänke 10 bis 13, von denen jede die Mehrzahl von Zellenarrays umfaßt, und die ers­ ten bis vierten Dekoder 20 bis 23, die jeweils an die ersten bis vierten Zellenbänke 10 bis 13 angeschlossen sind.
Das erste Zeilenadressensignal An-1 und An hat den logischen Wert, der jede der ersten bis vierten Zellenbänke 10 bis 13 adressiert und das zweite Zeilenadressensignal A0 bis An-2 hat den logischen Wert, der jedes der Zellenarrays der ersten bis vierten Zellenbänke 10 bis 13 adressiert. Die ersten und zweiten Zeilenadressensignale A0 bis An können von der exter­ nen Einheit, wie beispielsweise einem Mikrocomputer erzeugt werden.
Der Selbstauffrischungsoszillator/zeitgeberschaltkreis 41 er­ zeugt das Taktsignal ungeachtet des Auffrischungsbetriebs und des Datenzugriffbetriebs, wobei das erzeugte Taktsignal die feststehende Periode hat. Das Taktsignal von dem Auffri­ schungsoszillator/zeitgeberschaltkreis 41 wird an den Auffri­ schungszähler 54 angelegt.
Der in Fig. 4 gezeigte Auffrischungszähler 54 umfaßt erste bis vierte Register 100 bis 103 zum vorübergehenden Speichern des Auffrischungsadressensignals, und einen Addierer 104 zum Addieren von "1" zu einem logischen Wert des Auffrischungsad­ ressensignals von jedem der ersten bis vierten Register 100 bis 103 und zum Ausgeben des resultierenden neuen Auffri­ schungsadressensignals. Der Auffrischungszähler 54 umfaßt au­ ßerdem erste bis vierte Steuerungsschalter 105 bis 108, die jeweils zwischen eine Ausgangsleitung 96 des Addierers 104 und Eingangsanschlüsse der ersten bis vierten Register 100 bis 103 geschaltet sind, und fünfte bis achte Steuerungschal­ ter 109 bis 112, die jeweils zwischen Ausgangsanschlüsse der ersten bis vierten Register 100 bis 103 und einen Eingang­ sanschluß des Addierers 104 geschaltet sind.
Die ersten bis achten Steuerungsschalter 105 bis 112 werden in Übereinstimmung mit dem logischen Wert des ersten Zeilen­ adressensignals An-1 und An von der ersten in Fig. 3 gezeig­ ten ersten Eingabeleitung betrieben. Wenn der logische Wert des ersten Zeilenadressensignals An-1 und An beispielsweise "00" ist, überträgt der erste Steuerungsschalter 105 das Auf­ frischungsadressensignal, das durch den Addierer 104 gezählt worden ist, zu dem Eingangsanschluß des ersten Registers 100, und der fünfte Steuerungsschalter 105 überträgt das Auffri­ schungsadressensignal von dem ersten Register 100 zu dem Ein­ gangsanschluß des Addierers 104. Wenn der logische Wert des ersten Zeilenadressensignals An-1 und An "01" ist, überträgt der zweite Steuerungsschalter 106 das Auffrischungsadressen­ signal, das durch den Addierer 104 gezählt worden ist, zu dem Eingangsanschluß des zweiten Registers 101, und der sechste Steuerungsschalter 110 überträgt das Auffrischungsadressen­ signal von dem zweiten Register 101 zu dem Eingangsanschluß des Addierers 104. Wenn der logische Wert des ersten Zeilen­ adressensignals An-1 und An "10" ist, überträgt der dritte Steuerungsschalter 107 das Auffrischungsadressensignal, das durch den Addierer 104 gezählt worden ist, zu dem Eingang­ sanschluß des dritten Registers 102, und der siebte Steue­ rungsschalter 111 überträgt das Auffrischungsadressensignal von dem dritten Register 102 zu dem Eingangsanschluß des Ad­ dierers 104. Wenn der logische Wert des ersten Zeilenadres­ sensignals An-1 und An "11" ist, überträgt der vierte Steue­ rungsschalter 108 das Auffrischungsadressensignal, das durch den Addierer 104 gezählt worden ist, zu dem Eingangsanschluß des vierten Registers 103, und der achte Steuerungsschalter 112 überträgt das Auffrischungsadressensignal von dem vierten Register 103 zu dem Eingangsanschluß des Addierers 104. Die ersten bis vierten Register 100 bis 103 speichern dadurch je­ weils Adressen der am Ende oder zuletzt aufgefrischten Zei­ lenzellenarrays in den ersten bis vierten Zellenbänken 10 bis 13.
Der Addierer 104 hat einen Taktanschluß zum Eingeben des Taktsignals von dem Ausgangsanschluß 94 des Selbstauffri­ schungsoszillator/zeitgeberschaltkreises 41. Wenn er das Taktsignal von dem Selbstauffrischungsoszillator/zeit­ geberschaltkreis 41 empfängt, addiert der Addierer 104 "1" zu dem logischen Wert des Auffrischungsadressensignals von jedem der ersten bis vierten Register 100 bis 103 und gibt das re­ sultierende neue Auffrischungsadressensignal aus. Das neue Auffrischungsadressensignal Am+1 von dem Addierer 104 wird durch den Ausgangsanschluß 96 des Addierers 104 gemeinsam an die ersten bis vierten Steuerungsschalter 105 bis 108 und den in Fig. 3 gezeigten Adressenmultiplexer 60 angelegt.
Der Zeilenadressenverriegelungsschaltkreis 70 verriegelt das zweite Zeilenadressensignal A0 bis An-2 von der zweiten Einga­ beleitung 92 und legt das verriegelte zweite Zeilenadressen­ signal A0 bis An-2 an den Adressenmultiplexer 60 an. Der Ad­ ressenmultiplexer 60 wählt das Auffrischungsadressensignal von dem Auffrischungszähler 54 in dem Auffrischungsbetrieb aus, während das verriegelte zweite Zeilenadressensignal A0 bis An-2 von dem Zeilenadressenverriegelungschaltkreis 70 in dem Datenzugriffbetrieb ausgewählt wird. Der Adressenmulti­ plexer 60 wird in Übereinstimmung mit dem logischen Zustand des externen automatischen Auffrischungssteuersignals, das nicht gezeigt ist, geschaltet.
Die verborgene Selbstauffrischungsvorrichtung für den syn­ chronen DRAM umfaßt ferner die ersten bis vierten Zeilen­ adressenverriegelungs/pufferschaltkreise 80 bis 83 zum ge­ meinsamen Eingeben des ausgewählten Adressensignals durch den Adressenmultiplexer 60. Die ersten bis vierten Zeilenadres­ senverriegelungs/pufferschaltkreise 80 bis 83 geben ebenfalls gemeinsam das erste Zeilenadressensignal An-1 und An von der ersten Eingabeleitung 90 ein. Die ersten bis vierten Zeile­ nadressenverriegelungs/pufferschaltkreise 80 bis 83 werden in komplementärer Zusammenwirkung miteinander in Übereinstimmung mit dem logischen Wert des ersten Zeilenadressensignals An-1 und An betrieben. Wenn der logische Wert des ersten Zeilenadressensignals An-1 und An beispielsweise "00" ist, führt der erste Zeilenadressenverriegelungs/pufferschaltkreis 80 den Verriegelungsvorgang durch. Wenn der logische Wert des ersten Zeilenadressensignals An-1 und An "01", "10" oder "11" ist, führt der zweite, dritte oder vierte Zeilenadressenverriege­ lungs/pufferschaltkreis 81, 82 oder 83 den Verriegelungsvor­ gang durch. Jeder der ersten bis vierten Zeilenadressenver­ riegelungs/pufferschaltkreise 80 bis 83 umfaßt den Verriege­ lungsschaltkreis zum Verriegeln des Adressensignals von dem Adressenmultiplexer 60 und den Puffer zum Übertragen des Ad­ ressensignals, das durch den Verriegelungsschaltkreis verrie­ gelt worden ist, zu einem der ersten bis vierten Dekoder 20 bis 23, die an seinen Ausgangsanschluß angeschlossen sind. Der erste Zeilenadressenverriegelungs/pufferschaltkreis 80 gibt dadurch das erste Zellenbankauffrischungsadressensignal, das durch den Auffrischungszähler 54 gezählt worden ist, oder das verriegelte zweite Zeilenadressensignal A0 bis An-2 von dem Zeilenadressenverriegelungsschaltkreis 70 ein und über­ trägt das eingegebene Adressensignal zu dem ersten Dekoder 20. In ähnlicher Weise gibt der zweite Zeilenadressenverrie­ gelungs/pufferschaltkreis 81 das zweite Zellenbankauffri­ schungsadressensignal, das durch den Auffrischungszähler 54 gezählt worden ist, oder das verriegelte zweite Zeilenadres­ sensignal A0 bis An-2 von dem Zeilenadressenverriegelungs­ schaltkreis 70 ein und überträgt das eingegebene Adressensig­ nal zu dem zweiten Dekoder 21. Der dritte Zeilenadressenver­ riegelungs/pufferschaltkreis 82 gibt das dritte Zellenbank­ auffrischungsadressensignal, das durch den Auffrischungszäh­ ler 54 gezählt worden ist, oder das verriegelte zweite Zei­ lenadressensignal A0 bis An-2 von dem Zeilenadressenverriege­ lungsschaltkreis 70 ein und überträgt das eingegebene Adres­ sensignal zu dem dritten Dekoder 22. Der vierte Zeilenadres­ senverriegelungs/pufferschaltkreis 83 gibt das vierte Zellen­ bankauffrischungsadressensignal, das durch den Auffrischungs­ zähler 54 gezählt worden ist, oder das verriegelte zweite Zeilenadressensignal A0 bis An-2 von dem Zeilenadressenverrie­ gelungsschaltkreis 70 ein und überträgt das eingegebene Ad­ ressensignal zu dem vierten Dekoder 23.
Wie aus der vorstehenden Beschreibung hervorgeht, kann die verborgene Selbstauffrischungsvorrichtung für einen synchro­ nen DRAM erfindungsgemäß das Adressensignal individuell an die Mehrzahl von Zellenbänken unter Verwendung der Zeile­ nadressenverriegelungs/pufferschaltkreise derselben Zahl wie diejenige der Zellenbänke anlegen. Die verborgene Selbstauf­ frischungsvorrichtung für den synchronen DRAM kann außerdem die Auffrischungsvorgänge der Mehrzahl von Zellenbänken indi­ viduell durch Erzeugen der Auffrischungsadressensignale indi­ viduell an die Mehrzahl von Zellenbänken durchführen. Die verborgene Selbstauffrischungsvorrichtung für den synchronen DRAM kann den Betriebsumschaltvorgang von dem Auffrischungs­ betrieb zu dem Datenzugriffbetrieb und umgekehrt unter Ver­ wendung des externen Zellenbankadressensignals außerdem frei durchführen. Die verborgene Selbstauffrischungsvorrichtung für den synchronen DRAM in Übereinstimmung mit der vorliegen­ den Erfindung hat deshalb die Wirkung, die Datenzugriffge­ schwindigkeit der DRAM-Vorrichtung zu erhöhen.

Claims (3)

1. Selbstauffrischungsvorrichtung für eine verborgene Selbstauffrischung in einem synchronen dynamischen Di­ rektzugriffsspeicher, der mindestens vier Zellenbänke (10-13) aufweist, von denen jede mehrere Zellenarrays einschließt, mit:
mindestens vier jeweils zu einer Zellenbank (10-13) zuge­ hörigen Zähleinrichtungen (52A-52D; 54, 100-103) zum Erzeugen eines Auffrischungs-Adressensignals, durch das nacheinander jedes der Zellenarrays der durch das erste Adressensignal (An, An-1) adressierten Zellenbank (10-13) zum Auffrischen adressiert wird;
einem einzigen Adressenmultiplexer (60) zum Umschalten zwischen einem Auffrischungsbetriebsmodus und einem Da­ tenzugriffsbetriebsmodus entsprechend einem logischen Zu­ stand eines externen Auffrischungssteuersignals (1);
einer ersten Eingabeeinrichtung (90) zum Eingeben eines externen ersten Adressensignals (An, An-1) zum Adressieren einer Zellenbank (10-13) und der zugehörigen Zähleinrich­ tung (52A-52D; 54, 100-103);
einer zweiten Eingabeeinrichtung (92) zum Eingeben eines externen zweiten Adressensignals (An-2, An-3, . . . A1, A0) zum Adressieren eines Zellenarrays in der durch das erste Adressensignal (A1, An-1) adressierten Zellenbank (10-13);
einer Zeilenadressen-Verriegelungseinrichtung (70) zum Verriegeln des durch die zweite Eingabeeinrichtung (92) eingegebenen zweiten Adressensignals (An-2, An-3 . . . A1, A0),
mindestens vier jeweils zu einer Zellenbank (10-13) zuge­ hörigen Zeilenadressen-Verriegelungseinrichtungen (80-83) zum Verriegeln des von dem Adressenmultiplexer (60) abge­ gebenen Adressensignals;
wobei der Adressenmultiplexer (60) im Auffrischungsbe­ triebsmodus das von der adressierten Zähleinrichtung (52A -52D; 54, 100-103) erzeugte Auffrischungs- Adressensignal und im Datenzugriffsbetriebsmodus das ver­ riegelte zweite Adressensignal (An-2, An-3 . . . A1, A0) an die Zeilenadressen-Verriegelungseinrichtung (80-83) ab­ gibt, wobei jede Zellenbank (10-13) einen Dekoder (20-23) aufweist, der an einem Ausgangsanschluss der zugehörigen Zeilenadressen-Verriegelungseinrichtung (80-83) ange­ schlossen ist, die entsprechend dem logischen Wert des externen ersten Adressensignals (An, An-1) von der ersten Eingabeeinrichtung einzeln betrieben wird und die das durch den umschaltbaren Adressenmultiplexer (60) geschal­ tete Adressensignal zu dem Dekoder (20-23) der zugehöri­ gen Zellenbank (10-13) überträgt,
wobei das externe erste Adressensignal (An, An-1) jede Zellenbank (10-13) des synchronen dynamischen Direkt­ zugriffsspeichers für einen Datenzugriff in dem Daten­ zugriffsbetriebsmodus und für ein Auffrischen in den Auf­ frischbetriebsmodus individuell adressiert.
2. Verborgene Selbstauffrischungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Zähleinrichtung (54, 100-103) aufweist:
mindestens vier Register (100-103), von denen jedes ei­ ne Adresse des zuletzt aufgefrischten Zellenarrays in ei­ nen entsprechenden Zellenbank (10-13) abspeichert;
eine Addiereinrichtung (104) zum Addieren von eins zu dem Auffrischungsadressensignal von jedem der mindestens vier Register (100-103) und Ausgeben des resultierenden Auf­ frischungssignals an den Adressenmultiplexer (60);
mindestens vier Schaltvorrichtungen (105-108), die ent­ sprechend dem logischen Wert des ersten Adressensignals (An, An-1) von der ersten Eingabeeinrichtung einzeln ange­ steuert werden, wobei jede der mindestens vier Schaltvor­ richtungen (105-108) das Auffrischungsadressensignal von der Addiereinrichtung (104) zu einem entsprechenden der mindestens vier Register (100-103) überträgt; und
mindestens vier Schaltvorrichtungen (109-112), die ent­ sprechend dem logischen Wert des ersten Adressensignals (An, An-1) von der ersten Eingabeeinrichtung einzeln ange­ steuert werden, wobei jede der mindestens vier Schaltvor­ richtungen (109-112) das Auffrischungsadressensignal von einem entsprechenden der mindestens vier Register (109-112) zu der Addiereinrichtung (104) überträgt.
3. Vorrichtung nach einem der Ansprüche 3, dadurch ge­ kennzeichnet, dass die Zähleinrichtung (52, 54) an einen Selbstauffrischungsoszillator/Zeitgeberschaltkreis (41) angeschlossen ist.
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