以下、この発明の実施形態を1Mb規模のメモリシステムに適用した例に基づき、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
図1はこの発明の1つの実施形態に係る半導体集積回路装置が備える1Mbセルアレイユニット(タイル)を示す平面図である。
図1に示すように、1Mbセルアレイユニット(1Mb Cell Array Unit(Tile))1は、基本ユニット5を4個集積することで構成される。基本ユニット5は、32セル×512カラムからなるマット(MAT)3を16個含む。センスアンプS/Aは、各基本ユニット5に設けられる。
1Mbセルアレイユニット1からは、50MHz動作として、32ビットから512ビットの同時データ転送が可能である。このユニット1を複数並べて任意の規模のメモリを構成する。
このメモリを制御する外部制御信号の信号例は次の通りである。
/MEM:立下げでアドレスを取り込み、その後、次の立下げまで保持する。
/Add:同時にアクセスする512ビットの行及び列のアドレスビット情報。
/IOE:グローバルバスを活性化し、“L”の期間、グローバルバスをセンスアンプに接続し、データを転送する。
/WIOE:“L”で、システムバスのデータをグローバルバスに伝達する期間を設定する。
/WE:“L”で、ライトワード線がアクティブ、即ち“L”である期間を設定する。
/RF:“L”で、通常リフレッシュのアドレス有効期間を設定する。立ち上がり時にリフレッシュアドレス発生カウンタのカウント値をカウントアップする。
/WERF:“L”で、ライトエコーリフレッシュのアドレス有効期間を設定する。立ち上がり時にリフレッシュアドレス発生カウンタのカウント値をカウントアップする。
/RE:“L”で、リードワード線がアクティブ、即ち“H”である期間を設定する。
/SE:立下げでセンス動作を開始し、“L”である期間、センス状態を維持する。
メモリの各動作モードは、例えば、上記外部制御信号を用いてそれぞれ設定される。
主な動作モードと外部制御信号波形との関係例を図2に示す。ただし、図2中の外部制御信号の波形は、上記外部制御信号一覧と正負の論理を逆にして示す。以下、上記外部制御信号一覧と正負の論理を逆にして動作モードを説明する。
主な動作モードは“READ”、“WRITE”、“REFRESH”、“ECHO REFRESH”の4つを挙げることができる。
<READ(リード)>
“READ”は、信号MEMの立ち上がりでアドレスを取り込み、信号REの立ち上がりでリードワード線RWLを立ち上げ、信号SEの立ち上がりでセンス動作を行い、信号IOEの立ち上がりで外部へデータを転送する。
<WRITE(ライト)>
“WRITE”は、信号MEMの立ち上がりでアドレスを取り込み、信号REの立ち上がりでリードワード線RWLを立ち上げ、書き込みを行わないビット線にデータを読み出す。外部からのライトデータを信号IOE及び信号WIOEそれぞれの立ち上がりでライトビット線RBLに導入し、信号SEの立ち上がりでセンス動作を行い、信号WEの立ち上がりでライトワード線WWLを立ち下げてセルへデータを格納する。
<REFRESH(リフレッシュ)>
“REFRESH”は、信号RFの立ち上がりで内部カウンタのアドレスに切り替え、信号REの立ち上がりでリードワード線RWLを立ち上げ、信号SEの立ち上がりでセンス動作を行い、信号WEの立ち上がりでライトワード線WWLを立ち下げて読み出したセルデータを再格納する。
<ECHO REFRESH(エコーリフレッシュ)>
“ECHO REFRESH”は、信号WERFの立ち上がりで内部カウンタのアドレスに切り替え、信号REの立ち上がりでリードワード線RWLを立ち上げ、信号SEの立ち上がりでセンス動作を行い、信号WEの立ち上がりでライトワード線WWLを立ち下げて読み出したセルデータを再格納する。
図3に示すように、セルのリーク特性の制約から“WRITE”の後には必ず“ECHO REFRESH”を行う。“ECHO REFRESH”により、ライトディスターブ分のリークを解消する。“WRITE”の後には必ず“ECHO REFRESH”を行うため、この動作を以下“WRITE ECHO REFRESH(ライトエコーリフレッシュ)”と呼ぶ。
次に、センスアンプを挟んだ16個のマット3からなる基本ユニット5の詳細を説明する。
メモリの動作は、基本ユニット5内で閉じる。図4は、基本ユニット5を上下に二つ置いた場合を示すブロック図である。即ち、図1に示した1Mbユニット1を上下に二つ置いて、1つのセンスアンプ系列に注目したものである。
<ワード線関係のドライブ>
図4に示すように、ロウデコーダ(Row DEC)からのデコード信号は、各マット3の上下に設けたライトワード線ドライバ(WWL DRV)7、リードワード線ドライバ(RWL DRV)9に、グローバルワード線GWL、bGWLを介して供給される。WWLドライバ7、及びRWLドライバ9はデコード信号を受け、ワード線信号を、ライトワード線WWL、及びリードワード線RWLに供給する。
この際、電源電圧以外の負のレベルがワード線で必要となるので、レベルシフタ又はレベルコンバータ、いわゆるレベコン(以下レベルコンバータと総称する)がマット3周辺の随所に設けられる。bWWDレベルコンバータは参照符号11により示し、RWDレベルコンバータを参照符号13により示す。
センスアンプ(Sense AMP)から見ると、両側に4つずつのマット3があり、これらマット3からビット線(図示せず)が延び、そしてセンスアンプ(Sense AMP)につながる。両側に配置されたマット3の中間には、センスの際のリファレンスとなるVrefレベル発生回路(VREF)とリファレンスセル(R-Cell)とが設けられる。ビット線は、リードビット線RBLとライトビット線WBLがあるが、リードビット線RBLはセンスアンプ(Sense AMP)の片側のマット3のカラムに対して共通である。ライトビット線WBLはマット3ごとに分けられ、これをグローバルなライトビット線WBLにつないでセンスアンプ(Sense AMP)に導入する。このため、マット3ごとに、スイッチ部(MAT Selector)が設けられる。ライトビット線WBLのマット3への接続の詳細を図5A〜図5Cに示す。
図5Aは、基本ユニット5の半分(512カラム)を示す平面図である。図5Bは図5A中の参照符号5Bに示す部分の拡大図、図5Cは図5B中の円5C内の拡大図である。
特に、図5Cに示すように、リードビット線RBLは、スイッチ部(MAT Selector)を通過する。グローバルライトビット線GWBLは、センスアンプにつながるマット3それぞれで共通である。グローバルライトビット線GWBLは、スイッチ部(MAT Selector)を介してマット3ごとのライトビット線WBLに選択的に接続される。即ち、信号bMATSLl又は信号bMATSLrは、電源電圧VDDから負電位のVnnに引き下げられた側のマット3のライトビット線WBLとグローバルビット線GWBLとにつながり、非接続側のマット3のライトビット線WBLは、接地VSSに接続されたままで、セル状態の保持に対して一番良い状態を維持する。ライトビット線WBLをこのように分け、リフレッシュはアドレスをマット3内で循環させながら、かつ、マット3間を横断させながら進行する方式をとる。理由は後ほど詳細に説明する。
図6はリードワード線RWLを選択的にドライブするRWLドライバ9の回路例を示す回路図、図7はライトワード線WWLを選択的にドライブするWWLドライバ7の回路例を示す回路図である。
図6、及び図7に示すように、全てのマット3に共通に走っているグローバルGWLとその相補グローバルワード線bGWLとのペアによって、4本のワード線が選択される。4本のうちの1本をドライブする信号が、リードワード線RWLについてはリードワード線駆動信号RWD0〜RWD3であり、ライトワード線WWLについてはライトワード線駆動信号bWWD0〜bWWD3である。これら駆動信号RWD0〜RWD3、bWWD0〜bWWD3は選択されたマット3で供給され、選択されたマット3のみのワード線が活性化される。駆動信号RWD、bWWDとも電源電位VDDと負電位Vnnとの間でスイングする信号で、トランジスタのオフリークを抑えたり、PchトランジスタのON状態を確保したりして、セルへの書き込みレベルを保証する。図6、及び図7は、グローバルワード線GWLm又はGWLnが選択されたとき、1つの駆動信号RWD又はbWWDがワード線WLm又はWLnに供給される回路を示している。各駆動信号RWD又はbWWDについては、点線で囲んだブロックとして8本のワード線が選択される部分を示している。選択されなかったリードワード線RWLは負電位Vnnに、ライトワード線WWDは電源電位VDDに保持される。マット3へのアドレス割付、及びリフレッシュでのアドレスカウント方法はリフレッシュ方式の説明とし、後ほど詳細に行う。
次に、セル情報をセンスするための基準となるリファレンスセルのセルレベルVrefの発生と電流センス方式を説明する。
セルレベルVrefのレベルは、250mV〜300mVの間で、電源電位VDDの変化や、しきい値Vthの変動に合わせてわずかに変動することが、微少なセル電流をセンスするためには望ましい。条件によらずセルレベルVrefが一定であると、セル電流自体が変動するので、条件によってはセルの“1”と“0”とのセンスのマージンバランスを悪化させてしまう。セルレベルVrefは、セルの特性に合わせ、自己整合的にある程度変動することが望ましい。このような条件に合うVrefの発生方法の概要を図8に示す。
図8Aはセルが流すセル電流とリファレンスセルが流すリファレンスセル電流とを比較する様子を示す図、図8BはセルレベルVref発生回路(VREF)の回路例を示す回路図である。
Vref発生回路(VREF)は、ゲートに接地電位VSSを受け、ソースに電源電位VDDを受けるPchトランジスタ21と、ドレイン及びゲートをPchトランジスタ21のドレインに接続したNchトランジスタ23-1と、ドレイン及びゲートをNchトランジスタ23-1のソースに接続し、ソースに接地電位VSSを受けるNchトランジスタ25-1とを含む。
Vref発生回路(VREF)は、さらに、ドレインをPchトランジスタ21のドレインに接続し、ゲートをNchトランジスタ23-1のソースとNchトランジスタ25-1のドレインとの相互接続ノード27-1に接続したNchトランジスタ23-2と、ドレイン及びゲートをNchトランジスタ23-2のソースに接続し、ソースに接地電位VSSを受けるNchトランジスタ25-2と、ドレインをPchトランジスタ21のドレインに接続し、ゲートを相互接続ノード27-2に接続したNchトランジスタ23-3と、ドレイン及びゲートをNchトランジスタ23-3のソースに接続し、ソースに接地電位VSSを受けるNchトランジスタ25-3とを含む。セルレベルVrefは、Nchトランジスタ23-3のソースとNchトランジスタ25-3のドレインとの相互接続ノード27-3から得られる。なお、図8B中の参照符号W、Wr1、Wr2、Wr3はそれぞれ、トランジスタのゲート幅の値を示す。
Vref発生回路は、セル読み出しNchトランジスタの特性変動に対してもしきい値Vthが小さくなり、セルの“0”電流が増加したとき、セルレベルVrefは上昇してリファレンスセル電流を更に増加させて“0”センスのマージンを広げてくれることが望ましい。図8Bに示すVref発生回路(VREF)が、このような特性を持つ。これを解析した例を、図9を参照して説明する。
図9に示す電流I1、I2、I3はそれぞれ、
I1=k1(Vd-x-Vt)2=k(x-Vt)2
I2=k2(x-y-Vt)2=k(y-Vt)2
I3=k3(z-y-Vt)2=k(z-Vt)2
である。
β1=(k1/k)1/2=(Wr1/W)1/2
β2=(k2/k)1/2=(Wr2/W)1/2
β3=(k3/k)1/2=(Wr3/W)1/2
とすると、
α=β/(1+β)<1
x=α1Vd+(1-2α1)Vt
y=α2x+(1-2α2)Vt
z=α3y+(1-2α3)Vt
z=α1α2α3Vd−(2α1α2α3+α2α3+α3−1)Vt
β3+β2+β1 → 1>α3>α2>α1
から
2α1α2α3+α2α3+α3−1>2α1 3+α1 2+α1−1>0
であれば、z(=Vref)の電源依存性をα1α2α3から小さくでき、Vt依存性もVtが小さくなればzは大きくなる特性にできる。
2α3+α2+α−1=(2α−1)(α1 2+α1+1)
なので、
α1>0.5からβ1>1 即ち、Wr1>WとしてWr2、Wr3と順次寸法を増す。Wr1、Wr2、Wr3と寸法を増すことによってゲート電圧の低下によるgmの低下も補える。
αは寸法のみに依存し、トランジスタ特性変動はVtを通してVDDとは逆に現れるので、VDD依存性やVt依存性は、セル電流のVDD変化、及びVt変化に呼応してリファレンス電流を変化させる。
実際にあるトランジスタモデルを用いてシミュレーションした結果を図10に示す。
シミュレーションに使用した回路は、図9に示す回路と同様の回路であり、シミュレーション条件は次の通りである。
Nch Tr23-1:ゲート幅Wr1=1μm
Nch Tr23-2:ゲート幅Wr2=1.3μm
Nch Tr23-3:ゲート幅Wr3=1.9μm
Nch Tr25-1〜25-3:ゲート幅0.16μm
なお、Nch Tr23-1〜23-3、25-1〜25-3のゲート長Lは、それぞれL=0.16μmである。
図10中の曲線Vrefに示すように、VDD依存性とVrefの値は所望の特性を示す。また、Z=Vrefの大きさは、最終段のNchトランジスタ23-3のゲート幅Wr3の大きさのみで調節できる。
さらに、実際にVref発生回路をシステムに搭載する場合には、不必要なときには電源と切り離し、消費電力を抑えると良い。かつ、調節するパラメータも少ないほうが良いので、図11に示す変形回路例を用いると良い。
図11に示すように、変形回路例に係るVref発生回路(VREF´)は、図8Bに示したVref発生回路が3段構成であったのに対して2段構成である。これにより、調節するパラメータを減らすことができ、例えば、セルレベルVrefの設定が容易となる。動作原理は、図8Bに示したVref発生回路と同様であり、解析例を下記する。
I1=k1(Vd-x-Vt)2=k(x-Vt)2
I2=k2(x-y-Vt)2=k(y-Vt)2
β1=(k1/k)1/2=(Wr1/W)1/2
β2=(k2/k)1/2=(Wr2/W)1/2
α=β/(1+β)<1
x=α1Vd+(1-2α1)Vt
y=α2x+(1-2α2)Vt
y=α1α2Vd−(2α1α2+α2−1)Vt
β3+β2+β1 → 1>α3>α2>α1
電源電圧依存性とトランジスタ依存性の調合は、α1とα2とで行うことができる。
さらに、必要なときのみVref発生回路(VREF´)を働かせて、電力消費を抑える。これを、Pchトランジスタ21´のゲートにVREF制御信号/ONを与えることで行う。VREF制御信号/ONが“H”レベル(VDD)のとき、Pchトランジスタ21´はオフし、Vref発生回路(VREF´)は非活性となる。反対に、VREF制御信号/ONが“L”レベル(VSS)のとき、Pchトランジスタ21´はオンし、電源電位VDDがVref発生回路(VREF´)に供給され、Vref発生回路(VREF´)は活性となる。
かつ、高速で確実にノードyの電位をセルレベルVrefに設定するために、VREF制御信号/ONをゲートに受けるNchトランジスタ22-1〜22-4が各ノードを設け、Nchトランジスタ29-1、及び29-2をノードx及びyに設ける。Nchトランジスタ22-1〜22-4は、VREF制御信号/ONが“H”レベルのときにオンし、各ノードの初期値を接地電位VSSに設定する。VREF制御信号/ONが“H”レベルから“L”レベルになり、Vref発生回路(VREF´)が活性化すると、トランジスタ29-1、29-1から自己ブートが瞬間的にかかり、ノードx及びノードyの電位は、初期値から、急速に設定値に向かう。
次に、電流センスアンプについて説明する。電流センスアンプは、セル及びリファレンスセルからの電流を比較してセンスする。図12に電流センスアンプを示す。図12に示す電流センスアンプを、本明細書では、FFSA(Forced Feed-back Sense Amplifier)と呼ぶ。FFSAは、本件発明者によって発明され、本件出願人によって日本国に対して先行出願された特願2004−93387号(2004年3月26日出願)に記載されている。
センスを開始する前、信号EQ、ACC、及びSEは“H”レベル、信号LW、及びRWはともに“H”レベル、カラム選択信号CSL1、及びCSL2はともに“L”レベルである。WRITEモードのとき、信号CSL1、及びCSL2は、センスを開始する前に選択的に立ち上がり、外部からのデータをFFSAに注入するが、READモードのとき、信号CSL1、及びCSL2は、“L”レベルのままである。
センスは、アクセスするセルのリードワード線RWLと、FFSAを間に挟んで反対側にあるリファレンスセルのワード線WLとを立ち上げ、電流のパスをリードビット線RBL、及び相補リードビット線bRBLに作ってから開始する。センスを開始する前、FFSAの内部ノードは接地電位VSSである。
外部制御信号/SEが立ち下がってセンスが開始されると、信号ACCは“L”レベルになる。これにより、FFSAは電源電位VDDにつながり、電流パスの抵抗に従って電流が流れ始める。ビット線RBL、bRBLにはセル情報である電流IDATA、及びIREFがそれぞれ流れる。しかし、電流IDATAと電流IREFとの電流差はセンスアンプには伝わらず、センスアンプノードOUT、bOUTは、接地電位VSSに向かって電流を左右バランスして流している。
次に、信号EQが立ち下がり、ビット線RBL、bRBLの電流パスはセルとリファレンスセルのみとなり、電流IDATA、及びIREFがカレントミラー回路31R、及び31Lで増幅され、センスアンプの内部電流の差となって接地電位VSSへと流れる。ここで、信号SEを立ち下げて、接地電位VSSへの直接へのパスを切る。すると、センスアンプの内部ノードに強制的なフィードバックがかかり、微少な電流差は、一気にセンスアンプ左右のノードの電位へ変換され、センスデータとしてラッチされる。
WRITEモードでは、カレントミラー回路31R、31Lからの増幅電流ではなく、グローバルDQ線対GDQ、bGDQのデータを利用する。データがラッチされると、読み出したセル側又は書き込みを行う側の信号RW、又はLWを立ち下げ、グローバルライトワード線GWBL、又はBGWLへとデータのレベルを転送する。
READモードでは、信号CSL1、及びCSL2を立ち上げ、グローバルDQ線対GDQ、bGDQの一方を放電し、外部へとデータを転送する。
FFSAを制御する制御信号の発生ロジックの概要を図13に示す。
図13に、グローバルな選択信号を発生するロウデコーダ部(Row Dec部)で作られる信号と、各マットをセンスするセンスアンプに個別に設けられるコントロール信号発生部(MAT部)とを示した。図13中、信号TILEy、ACC、SE、LW、RW、bGWE、IOE、WE、Ya、及びYbは、電源電位VDDと負電位Vnnとの間で変化する信号である。
ロウデコーダ部(Row Dec部)に入る信号のうち、信号IOE、WE、SEは既に動作モードのところ説明した信号である。信号Ya、Ybはアドレス信号のカラム選択部分を、部分デコードした信号で外部とデータをやり取りするカラムを選択する。信号A7はアドレス1つでセンスアンプの左右のどちらの側のMATを選択するかを決める。信号Xdは同時に活性化されるセンスアンプ系列である基本ユニットを選択するアドレス信号を、部分デコードした信号である。信号TILExは1Mbのタイル(Tile=1Mb Cell Array Unit)を複数並べてメモリを構成した場合に、タイルをx方向から選択するための部分デコード信号である。信号SSは選択されたセンスアンプ系列のみで“H”となり、グローバルな信号を発生させるセンスアンプ系列が決まる。信号SEによって信号SSbが“L”に変化してセンスが開始される。また、信号WEによって信号bGWEが立ち下がり、セルへのセンスアンプからのデータ書き込みのタイミングが作られる。
コントロール信号発生部(MAT部)に与えられる信号TILEyは、1Mbのタイルを複数並べてメモリを構成した場合に、タイルをy方向から選択するための部分デコード信号である。信号TILEyと、ロウデコーダ部(Row Dec部)からの信号とが交わったマットのセンスアンプは、上述のセンスアンプ動作で説明したように信号が発生される。
次に、メモリと外部データとをやり取りするバッファ部について説明する。
図14はグローバルDQバッファの回路例を示す回路図である。
図14に示すように、グローバルDQバッファ(GDQBUFF)は、信号IOEが“H”レベルになり、センスアンプとグローバルDQ線対GDQ、bGDQとが接続されたカラムにおいて活性化される。バッファ(GDQBUFF)を活性化する信号は、カラム選択信号CSL1、及びCSL2を活性化する信号と同じであり、例えば、信号Ya、Yb、TILEyである。データが転送されるDQ線対GDQ、bGDQは、プリチャージ、及びイコライズが信号IOEにより停止される。読み出されたデータは、“フローティングH”レベルになっているバスRIOを、接地電位VSSに放電するか、電源電位VDDに接続するかによって確定される。
WRITEモードでは、信号IOEが“H”レベルになるのに加え、信号bWIOEが立ち下がるとバスWIOのデータに従って、DQ線対GDQ、bGDQの一方が接地電位VSSに接続され、センスアンプに強制的に接地電位VSSのパスを付加してセンスさせることになる。
以上が1つの実施形態に係る半導体集積回路装置のデータセンスに関係する説明である。
以下、セルデータを保持するためのリフレッシュに関連するワード線RWLのアドレッシングについて説明する。
図15は、16Mbのメモリブロックの構成例を示す平面図である。
図15に示す構成例は、1Mbタイル1を、縦、横4個ずつ計16個並べ、16Mbのメモリブロックを構成する。ワード線選択に関わるアドレスビット(Row Address bit)の割付例を図16に示す。ワード線選択に関わるアドレスビットは、アドレスA0〜A11の12ビットであり、これらビットを、部分デコードして1つの信号のみが立ち上がり、ある部分を選択するようにしている。
即ち、“Xa”は4つの信号でワード線をドライブする信号RWDやWWDをx方向のマット配置の関係なく選択する。“Xb”は8つの信号でマットのグローバルワード線GWL及びbGWLを選択する。従って、各マットは4×8=32本のワード線からなる。“Xc”は4つの信号でセンスアンプを挟んだ4つのマットペアを選択する。“A7”は選ばれたマットペアの左右のどちらかを選択する。“Xd”は4つの信号で1Mbタイル1を構成する4系統のセンスアンプから1つを選択する。“TILEx”は4つの信号でx方向に並ぶ4つのタイル系列のうち、1つを選択する。
以上のようにワード線のアドレス割付を行う。このようなアドレス割付で、グローバルワード線やMATを選択するグローバルな信号を発生する発生回路を図17に示す。
図17において、インバータに入る矢印41の信号は、この信号がPchトランジスタの電源端子に電源電位VDDの代わりに接続され、インバータから出る矢印43の信号は、この信号がNchトランジスタの接地端子に接地電位VSSの代わりに接続されることを示す。インバータのうち、インバータ45は、信号振幅を電源電位VDDと接地電位VSSとの間の電位差から、電源電位VDDと負電位Vnnとの間の電位差にレベルシフトするレベルシフタ付インバータである。レベルシフタ付インバータ45のうち、レベルシフタの部分の具体的な回路例を図18に示す。
図18に示すインバータ45は、図17に示す信号Xb、及びXcの信号の信号振幅を、電源電位VDDと接地電位VSSとの間の電位差から、電源電位VDDと負電位Vnnとの間の電位差にレベルシフトする。インバータ45のレベルシフタの部分は、入力INが“H”レベルになったとき、低電圧でも高速に、出力ノード47の電位が反転するように、まず、入力ノード49の電荷を、Nchトランジスタ51、53を用いて接地電位VSSに引き抜く。
タイル、センスアンプ系列、及びセンスアンプの左右は、信号TILEx、Xd、及びA7によって選択され、信号RE、又は信号SEが立ち上がると、選択された側のグローバルワード線ペアGWL、bGWLが、信号Xb、及びXcに従って活性化される。同時に反対側のリファレンスセルR cellのグローバルワード線であるbGRWLが立ち下がる。信号Xcに従って書き込みの際のマットのライトビット線WBLと、グローバルライトビット線GWBLを接続するための選択信号GMATSLが対応するマット選択回路に対して活性化される。また、センスアンプの左右の選択にかかわらず、信号SEが立ち上がると信号SSbが立ち下がり、選択されたマットでセンスアンプが活性化される。
以上のメモリシステムにおいて、課題であったセルの保持特性に対応したリフレッシュ方式がどう実現されているかについて以下説明する。
セルの保持特性に対応するには、
(1) “1”保持に対しては、通常DRAMと同様一定時間内にリフレッシュする。
即ち、ライト動作状況に無関係にリフレッシュアドレスを進める。例えば、“1”保持のセルは1msオーダーでリフレッシュする。
(2) “0”保持は、ライトビット線WBLの電位が数nsの間、“H”又は“L”に固定されるため、ライトサイクルごとに“0”状態のリークが加速される(以下、このような状態を“0”セルディスターブと呼ぶ)。即ち、ライト動作状況によってリフレッシュアドレスの進め方を変える。例えば、“0”保持のセルは1μsオーダーでリフレッシュする。
(3) ライトビット線WBLの電位が、ライト動作期間、又はリフレッシュ動作期間でのみ“H”又は“L”となるようにし、リード動作期間等、その他の動作期間においては、ライトビット線WBLの電位を“L”、例えば、VSSレベルとして、ライトビット線RBLが“H”となるトータル時間を減らす。
(4) ライト動作がランダムに入り、リフレッシュが一巡しても、ライトビット線WBLが“H”となるトータル時間が“0”保持状態を“1”に化けさせないアレイ分割と、アドレス循環サイクルを設ける。
例えば、1つの実施形態において、ライトビット線WBLをMATごとに小分けし、グローバルビット線GBLをライトビット線WBLに、マット間のセレクタを介して選択的に接続するようにしたのは、“0”ディスターブの期間をできるだけ少なくするためである。1つの実施形態では、マット内のリフレッシュを次の原理1、2に従って行う。
図19はこの発明の実施形態に係る半導体集積回路装置のリフレッシュの原理1を示す図、図21はこの発明の実施形態に係る半導体集積回路装置のリフレッシュの原理2を示す図である。
原理1は、上述したライトエコーリフレッシュ(Write Echo Refresh: WER)である。
ディスターブトータル時間と無関係のリフレッシュは、一定の時間ごとに行うリフレッシュ“R”で対応する(以下、通常リフレッシュと呼ぶ)。セルアレイ内のメモリセルのリフレッシュが一巡する時間は、一巡リフレッシュサイクル数で決まる、と考えることができる。一巡リフレッシュサイクル数は、ライトビット線WBLに接続されるセル数Rで決まる。このセル数Rを変えることで一巡リフレッシュサイクル数が変わり、故にリフレッシュが一巡する時間を調整できる。一巡リフレッシュサイクル数を調整し、リフレッシュが一巡する時間を、例えば、ディスターブトータル時間未満内に抑えることで、メモリセルが保持するデータを、ディスターブによる破壊から保護する。
ライト時に生ずるディスターブに対しては、例えば、“1”ライトを生じたライトビット線WBLに接続されたセルに対して付加的なリフレッシュ“WER”を行うことで対応する。付加的なリフレッシュを行うことで、リフレッシュサイクルが通常リフレッシュ毎に1つ進むのに加え、付加的なリフレッシュ毎にも1つ進む。このため、リフレッシュは、付加的なリフレッシュの分、通常リフレッシュのみの場合に比べてより早く巡回する。リフレッシュがより早く巡回することで、ライト時に生ずる“0”セルディスターブに対処できる。このような付加的なリフレッシュが、ライトエコーリフレッシュである。
上記動作を、一巡サイクル数を“4”に簡略化した例を参照し、より簡単に説明する。
図20は、リフレッシュが一巡する時間が短縮される様子を示す図である。
図20中のケース1は、通常リフレッシュRのみが行われるケースである。ケース1においては、一定の時間Trfhごとに通常リフレッシュRが行われるだけであるので、リフレッシュが一巡する時間は、“Trfh×一巡リフレッシュサイクル数”、即ち、“Trfh×4”である。
ケース2は、通常リフレッシュRに加え、ライトエコーリフレッシュWERが一度行われたケースである。ケース2においては、ライトエコーリフレッシュWERが一度行われるので、その分リフレッシュサイクルが増え、リフレッシュサイクルが1つ進む。従って、リフレッシュが一巡する時間は“Trfh×3”となり、リフレッシュが一巡する時間は、ケース1に比べて、一定の時間Trfh短縮され、リフレッシュがより早く巡回する。
ケース3は、通常リフレッシュRに加え、ライトエコーリフレッシュWERが二度行われたケースである。ケース3においては、リフレッシュサイクルが2つ進むので、リフレッシュが一巡する時間は“Trfh×2”となる。リフレッシュが一巡する時間は、ケース1に比べて、一定の時間Trfh×2短縮され、リフレッシュがさらに早く巡回する。
原理2はセルアレイの分割である。リフレッシュ循環は、図21に示すように、マット間とマット内との2重周期巡回とする。ライト動作が入るとマット間巡回を無視し、ライト動作を生じたマット内でライトサイクルのすぐ後にリフレッシュアドレスを先に進める。その後、通常リフレッシュサイクルを続ける。リフレッシュカウンタは、MAT個々に独立したものが必要である。カウンタは、N個のサブカウンタ(m0、m1、…、mn、…、mN-1)から全体のカウンタが構成される。サブカウンタmnはそれぞれ、例えば、Mカウントサイクルのカウンタであり、一定の時間ごとに行われる通常リフレッシュはN×Mサイクルで全体を一巡する。サブカウンタmnに属するアドレスに“1”ライトが何回か入り、w(n)回のライトエコーリフレッシュをこのカウンタアドレスに対して行い、サブカウンタmnのカウント値をmからw(n)先に進める。時間で行われる通常リフレッシュでサブカウンタmnが次に選択されるとき、“m+w(n)(mod.M)”がサブカウンタmnのカウンタアドレスとなる。“m”はライトエコーリフレッシュ発生前のカウンタアドレスである。
サイクルMを、例えば、簡略化して“4”と仮定すると、カウンタアドレス“m+w(n)(mod.M)”は、以下の、4つのカウント数の数列で表される。
{0、4、8、12、16、…}
{1、5、9、13、17、…}
{2、6、10、14、18、…}
{3、7、11、15、19、…}
上記4つの数列において、{0、4、8、12、16、…}は全て等価なカウント数であり、以下同様に、{1、5、9、13、17、…}は全て等価なカウント数、{2、6、10、14、18、…}は全て等価なカウント数、及び{3、7、11、15、19、…}は全て等価なカウント数である。
ここで、“m”を“2”とし、“w(n)”を“3”とすると、カウンタアドレスは“2”から“5”へ進む。上記数列から“5”は“1”と等価であるから、サブカウンタmnのカウンタアドレスは“1”に戻る。このことは以下に説明するカウンタにおいても同様である。
原理2において説明したカウンタ動作を実現するための回路の例を図22に示す。
図22に示す点線のブロックの各々がマットごとのサブカウンタ61(61-0〜61-N-1)である。各マットには32本のワード線があるので4ビットのシフトカウンタと8ビットのシフトカウンタからなるトータルサイクル32サイクルカウンタがサブカウンタとなる。
サブカウンタ61の出力は、マット、グローバルワード線の選択にかかわる信号Xa、Xbでありそれぞれ4本、8本の信号線である。リフレッシュの際はカウンタ出力を外部アドレスの代わりに使用する。サブカウンタ61を横断的に巡回するのが32ビットのカウンタ63であり、これは1Mbタイルがセンスアンプ系列4つの32マットから構成されることに対応している。即ち、32ビットカウンタ63を32サイクル巡回することで1024本の全ワード線のリフレッシュが一巡する。32ビットカウンタ63の出力はマット選択にかかわる信号Xd、A7、Xcのそれぞれ4本、2本、4本の信号線である。カウンタ63動揺に、リフレッシュの際には外部アドレスの代わりにカウンタ出力に切り替わる。
REFRESHモードの時には32ビットカウンタ63によって決まるマットが選択され、信号Xd、A7、Xcが対応するマットアドレスになっているので、選ばれるサブカウンタ61はこれらのNAND出力で選択され、サブカウンタ61の信号RFAによって信号Xa、Xbがこのサブカウンタ出力に切り替わり、リフレッシュワード線が選択される。リフレッシュサイクルの終了時に32ビットカウンタ63、及びサブカウンタ61ともカウントを1つ先に進める。
ECHO REFRESHモードでは、WRITEモードで書き込みが行われたMATに対してのみリフレッシュを行い、そのサブカウンタ61のカウントを1つ進める。そのためWRITEモードでは信号bWIOEが必ず“L”になり、外部アドレスによって選択され、書き込みが行われるマットの信号Xd、A7、Xcが確定するので、この状態をフリップフロップでラッチし選択されたMATのサブカウンタ61が選択されるようにセットする。WRITEの直後には必ずECHO REFRESHが入るので信号WERFが立ち上がると、直前に書き込みがなされたサブカウンタ61で信号RFAが立ち上がり、信号Xa、Xbがサブカウンタ61の内容に切り替わり、信号Xd、A7、Xcは、外部アドレスの取り込み信号である信号MEMが“L”のままであるので、直前のWRITEの状態を維持し、WRITEが行われたマットのみのサブカウンタ61でワード線が選択され、リフレッシュされる。ECHO REFRESHモードの終了時に、サブカウンタ61は、次のリフレッシュに備えて1つカウントを進める。
次に、上記動作を、MAT数を4つ(即ち、サブカウンタ数N=4)、マット1つ当りのワード線数を4本(即ち、サブカウンタのカウントサイクル数M=4)に簡略化した例を参照し、より簡単に説明する。
図23は時刻毎のコマンド入力例を示す図である。図23中の横軸は時間を示し、本入力例においては、各コマンド(R、W、WER)は、時刻t0、t2、t4、t5、t7、t9、t10、t12、t14に、それぞれ入力される。
通常リフレッシュは一定の時間Trfhおきに行われる。通常リフレッシュのコマンドは“R”により示される。通常リフレッシュコマンドRは、一定の時間Trfhおきに半導体集積回路装置の半導体メモリの部分に対して入力される。本例では、それぞれ時刻t0、t2、t7、t12、t14に入力される。本例では、通常リフレッシュは、N×M=4×4=16サイクルで、MAT3-0〜3-3中の全体のワード線を一巡する。
ライトコマンドは“W”により示される。ライトコマンドWは、通常リフレッシュコマンドが入力される時刻間に半導体メモリの部分に対して入力される。本例では、例えば、時刻t4、t9に入力される。ライトコマンドWが入力され、選択されたMATに対してライト動作が行われると、ライトエコーリフレッシュコマンドWERが発行され、半導体メモリの部分に対して入力される。本例では、時刻t5、t10に入力される。
図24A〜図24D、図25A〜図25D、図26A〜図26D、及び図27A〜図27Dは、時刻t0〜t15毎のカウンタ63のカウント値、及びサブカウンタ61のカウント値の遷移を目視化した図である。
まず、図24Aに示すように、時刻t0において、カウンタ63のカウント値、及びMAT3-0〜3-3毎に設けられたサブカウンタ61-0〜61-3のカウント値は、それぞれ“00”を示すものとする。この状態は、例えば、初期状態である。初期状態は、例えば、電源投入直後の状態や、例えば、システムリセットがかかり、メモリに記憶された情報がオールクリアされた状態等に例えることができる。
カウンタ63は、カウント値“00”でMAT61-0、“01”でMAT61-1、“10”でMAT61-2、及び“11”でMAT61-3を選択する。
サブカウンタ61は、カウント値“00”で第1番目のワード線WL00xx、“01”で第2番目のワード線WL01xx、“10”で第3番目のワード線WL10xx、及び“11”で第4番目のワード線WL11xxを選択する。なお、“xx”には、MAT3-0〜3-1毎に、カウンタ63のカウント値に対応させた“00”、“01”、“10”、及び“11”の番号を、便宜上入れる。
時刻t0において、通常リフレッシュコマンドRが入力される。カウンタ63のカウント値は“00”であるからMAT3-0が選択され、MAT3-0に対応するサブカウンタ61-0のカウント値は“00”である。従って、全16本のワード線のなかから、MAT3-0内の第1番目のワード線WL0000が選択され、ワード線WL0000に接続されるメモリセルのデータがリフレッシュされる。
通常リフレッシュが終了すると、図24Bに示すように、時刻t1において、カウンタ63のカウント値、及びサブカウンタ61-0のカウント値を、それぞれ1つ先に進める(カウントアップ)。カウンタ63のカウント値は“00”から“01”に遷移し、サブカウンタ61-0のカウント値は“00”から“01”に遷移する。
次に、図24Cに示すように、時刻t2において、通常リフレッシュコマンドRが入力される。図24Aを参照して説明した動作と同様に、カウンタ63、及びサブカウンタ61-1はMAT3-1内のワード線WL0001を選択し、ワード線WL0001に接続されるメモリセルのデータがリフレッシュされる。
通常リフレッシュが終了すると、図24Dに示すように、時刻t3において、図24B
を参照して説明した動作と同様に、カウンタ63のカウント値、及びサブカウンタ61-0のカウント値を、それぞれ1つ先に進める。
次に、図25Aに示すように、時刻t4において、ライトコマンドWが入力される。例えば、MAT3-3中の、あるワード線(例えば、WL1011)が選択されたとすると、新しいデータが、あるワード線に接続されるメモリセルに対して書き込まれる。ライトコマンドが入力される、もしくはライト動作が終了すると、ライトエコーリフレッシュコマンドWERが発行される。
図25Bに示すように、時刻t5において、ライトエコーリフレッシュコマンドWERが入力されると、書き込みが行われたMAT3-3のサブカウンタ61-3はカウント値に従ってワード線WL0011を選択し、ワード線WL0011に接続されるメモリセルのデータをリフレッシュする。
ライトエコーリフレッシュが終了すると、図25Cに示すように、時刻t6において、サブカウンタ61-3のカウント値を1つ先に進める。サブカウンタ61-3のカウント値は“00”から“01”に遷移する。ライトエコーリフレッシュが行われると、サブカウンタ61-3のカウント値は通常リフレッシュ毎のカウントアップに関係なく、カウントアップされる。これにより、ライト動作が発生したMAT、本例では、MAT3-3では、他のMAT3-0〜3-2に比べて、サブカウンタ63のカウントアップが進む。このため、MAT3-3内の全ワード線のリフレッシュを、他のMAT3-0〜3-2に比べて、より早く一巡させることができる。なお、カウンタ63のカウント値は、ライトエコーリフレッシュ終了後においては、カウントアップされない。
次に、図25Dに示すように、時刻t7において、通常リフレッシュコマンドRが入力されると、カウンタ63、及びサブカウンタ61-2はMAT3-2中のワード線WL0010を選択し、ワード線WL0010に接続されるメモリセルのデータをリフレッシュする。
通常リフレッシュが終了すると、図26Aに示すように、時刻t8において、カウンタ63のカウント値、及びサブカウンタ61-2のカウント値を、それぞれ1つ先に進める。
次に、図26Bに示すように、時刻t9において、ライトコマンドWが入力され、例えば、MAT3-3中の、あるワード線(例えば、WL0011)が選択されたとする。このワード線に接続されるメモリセルには新しいデータが書き込まれる。
ライトが終了すると、ライトエコーリフレッシュコマンドWERが発行される。
図26Cに示すように、時刻t10において、ライトエコーリフレッシュコマンドWERが入力されると、書き込みが行われたMAT3-3のサブカウンタ61-3はカウント値に従ってワード線WL0111を選択し、ワード線WL0111に接続されるメモリセルのデータをリフレッシュする。
ライトエコーリフレッシュが終了すると、図26Dに示すように、時刻t11において、サブカウンタ61-3のカウント値を1つ先に進める。サブカウンタ61-3のカウント値は“01”から“10”に遷移する。
次に、図27Aに示すように、時刻t12において、通常リフレッシュコマンドRが入力されると、カウンタ63、及びサブカウンタ61-3はMAT3-3内のワード線WL1011を選択し、ワード線WL1011に接続されるメモリセルのデータをリフレッシュする。
通常リフレッシュが終了すると、図27Bに示すように、時刻t13において、カウンタ63のカウント値、及びサブカウンタ61-3のカウント値を、それぞれ1つ先に進める。カウンタ63のカウント値は“11”から“00”に戻り、サブカウンタ61-3のカウント値は“10”から“11”に進む。
次に、図27Cに示すように、時刻t14において、通常リフレッシュコマンドRが入力されると、カウンタ63、及びサブカウンタ61-0はMAT3-0中のワード線WL0100を選択し、ワード線WL0100に接続されるメモリセルのデータをリフレッシュする。
通常リフレッシュが終了すると、図27Dに示すように、時刻t15において、カウンタ63のカウント値、及びサブカウンタ61-0のカウント値を、それぞれ1つ先に進める。カウンタ63のカウント値は“00”から“01”に進み、サブカウンタ61-0のカウント値は“01”から“10”に進む。
以後、通常リフレッシュコマンドRの入力、及びライトエコーリフレッシュコマンドWERの入力に従ってリフレッシュを行い、上述のようにカウンタ63のカウント値、及びサブカウンタ61-0〜61-3のカウント値をカウントアップさせていけば良い。
ライト後のライトエコーリフレッシュが行われたMAT3では、サブカウンタ61のカウント値がカウントアップされ、ライトが行われる毎に、リフレッシュが先に進んでいく。このため、ライトが行われる毎に、MAT3内の全ワード線のリフレッシュが一巡するまでに要する時間が短縮される。ライトが行われたMAT3において、全ワード線のリフレッシュが一巡するまでに要する時間が短縮されることで、“0”セルディスターブに起因したデータの反転現象を抑制することができる。
次に、リフレッシュアドレス発生カウンタの回路例を説明する。
図28Aは回路例に係るリフレッシュアドレス発生カウンタが有するシフトユニットの回路例を示す回路図、図28Bは図28Aに示すシフトユニットの論理を示す図である。
図28Aに示すシフトユニット77は、ラッチ回路73とシフト回路75とを含む。ラッチ回路73は“1”又は“0”の情報を保持し、シフト回路75はラッチ回路73の“0”と“1”との境目を左右にシフトする。カウンタ63、及びサブカウンタ61は、それぞれシフトユニット77を1つ、もしくは複数組み合わせることで構成される。
シフトユニット77の原理は“0”と“1”との境目の数を“m”とした場合、“0”及び“1”の左右のシフトを考えると、“2×m”の情報が得られることを利用する。図28Aに示すシフトユニット77はラッチ回路73を1つ有する。ラッチ回路73の2つの出力A、Bの間には、図28Bに示すように、“A=0、B=1”、及び“A=1、B=0”の2つの境目を作ることができる。即ち、境目の数mは“2”である。
このように1つのシフトユニット77には、“0”と“1”との境目を2つ作ることができるから、m個の境目を作るにはシフトユニット77がm−1個あれば良い。これにより、シフトユニット77の数は、ビット情報に対して半分以下にでき、一般的なカウンタ回路に比較して回路規模を小さくできる。
シフトユニット77の数を最小にするには、欲しいビット数を4の倍数の因数に分解して、それぞれを順にカウントするようにすれば良い。32ビットの場合は4×8が4の倍数の因数分解なので、シフトユニット77を有する4ビットのシフトカウンタと、同じくシフトユニット77を有する8ビットのシフトカウンタとを組み合わせれば良い。4ビットのシフトカウンタ71(4)の回路例を図29に、8ビットのシフトカウンタ71(8)の回路例を図30に示す。
図29に示すように、4ビットのシフトカウンタ71(4)は、1つのシフトユニット77と、1つのシフト信号発生回路79とを含む。シフトユニット77内のラッチ回路73の出力F、及びCは、それぞれクロック入力CLKの立ち上がりで“0”、“1”の変化をする。シフト信号発生回路79の出力R、及びLは、それぞれクロック入力CLKの立ち下がりで“0”、“1”が入れ替わる。従って、例えば、論理積(AND)回路81を用いて、出力F、C、R、及びLの論理積(AND)を適切に取れば、t0、t1、t2、t3のように巡回する4ビットの信号が得られる。
図30に示すように、8ビットのシフトカウンタ71(8)は、3つのシフトユニット77-0〜77-2と、1つのシフト信号発生回路79とを含む。情報“1”は、3つのシフトユニット77-0〜77-2内のラッチ回路73-0〜73-2を順次シフトして行ったり来たりする。
具体的には、シフト信号発生回路79の出力RSFが“1”であれば、クロック信号CKの立ち上がり/立ち下がり、即ち、クロック入力CKのトグルに従って、情報“1”が出力B0、B1、B2の順にシフトする。情報“1”が出力B2までシフト、即ち、情報“1”がラッチ回路73-2に達した後、出力RSFがクロック入力CKの立ち下がりで“1”から“0”に変化し、出力LSFが“0”から“1”に変化する。次のクロック入力CKの立ち上がりからは、情報“1”が出力B2、B1、B0の順に反対にシフトする。従って、例えば、論理積(AND)回路81を用いて、出力B0、B1、B2、RSF、及びLSFの論理積(AND)を適切に取れば、s0、s1、s2、s3、s4、s5、s6、s7のように巡回する8ビットの信号が得られる。
これらシフトカウンタ71(4)とシフトカウンタ71(8)とを用いて、32ビットのシフトカウンタを構成するには、例えば、8ビットのシフトカウンタ71(8)が、4ビットのシフトカウンタ71(4)が一巡してからカウントするようにすれば良い。このようにするには、図31に示すクロック周期変更回路83を用いれば良い。周期変更回路83は、4ビットのシフトカウンタ71(4)と同様に、1つのシフトユニット77、及び1つのシフト信号発生回路79を含む。周期変更回路83のクロック入力は4ビットのシフトカウンタ71(4)の出力Cであり、出力CK、/CKを発生させる。周期変更回路83は、クロック入力である出力Cが立ち上がるときに出力CKをトグルさせる。出力CKを、8ビットのシフトカウンタ71(8)のクロック入力CLKとすれば、シフトカウンタ71(8)のカウントは、クロック入力CLKの4トグルごとに行われることになる。従って、シフトカウンタ71(4)とシフトカウンタ71(8)とを用いて、合計32サイクルで一巡する32ビットのシフトカウンタを構成できる。
4ビットのシフトカウンタの出力、8ビットのシフトカウンタの出力、及び32ビットのシフトカウンタの出力と、ワード線のアドレスとの対応を示したのが図32である。
図32に示すように、外部アドレスビットであるA0〜A9の代わりに、4ビットのシフトカウンタ、8ビットのシフトカウンタ、32ビットのシフトカウンタの対応する出力(ビット信号)を割り付け、部分デコードされた信号を作ればよい。
次に、サブカウンタが受け持つワード線の本数、即ち、MATの大きさを決める方法について説明する。
MATの大きさは、通常、接地電位Vssに設定されているライトビット線WBLが、他のセルへの“1”書き込みで“H”レベルとなる時間の総和が、セルのリークによって“0”が“1”に化けない時間内に収まるようにして決めることができる。以下、最悪ディスターブ時間の総和から、ライトビット線WBLを共有することができるワード線の本数の決め方をまとめる。
ワーストディスターブパターンは、リフレッシュが終わった直後の1つのセルに“0”を書き、次に、リフレッシュされるセルが“1”で、同じMATの他のセルには“1”を書き込むサイクルを続けることである。これを図33に示す。
図33に示すように、ライトビット線WBLにR個のセルが接続される、とする。MATにR−1回のリフレッシュ要求があれば、次は“0”セルのリフレッシュに戻るので、ディスターブを受けるリフレッシュのサイクル数はR−1である。
リフレッシュ要求がMATへのW回の“1”ライトに対応したライトエコーリフレッシュを含むとすると、サイクル数R−1の間に入るライトによるディスターブのサイクル数は、Wである。
リフレッシュによるディスターブのサイクル数、及びライトによるディスターブのサイクル数を合わせた全ディスターブのサイクル数は、W+R−1(W<R)である。1サイクルでのディスターブ時間をτ、ライトビット線WBLを“H”状態にして“0”が“0”と判定できるクリティカルなディスターブトータル時間をTとすると、
T≧τ(W+R−1)
となる。ライトの最大回数はR−1回であるので、上式は、
T≧τ(2R−2)
と変形できる。上式をセルの数Rについて解けば、
(T/τ+2)/2≧R
となる。セルの数Rは、ライトビット線WBLを共有するワード線の総数と同じと考えることができる。従って、ライトビット線WBLを共有することができるワード線の最大本数Rは、(T/τ+2)/2≧Rとなる。図34に、(T/τ+2)/2≧Rの関係を示しておく。
なお、Tが2τより小さいと、MATは1ワード線となり、図35に示すように5トランジスタセル(5TタイプDRAMセル)となる。
以上、この発明を1つの実施形態により説明したが、この発明は1つの実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
また、1つの実施形態は種々の段階の発明を含んでおり、1つの実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
また、1つの実施形態は、この発明を半導体メモリに適用した例に基づき説明したが、この発明は半導体メモリに限られるものではなく、半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムLSI等もまた、この発明の範疇である。
1…1Mbセルアレイユニット(1Mbタイル)、3…マット、5…基本ユニット、61…サブカウンタ(リフレッシュアドレス発生カウンタ)、63…カウンタ(リフレッシュアドレス発生カウンタ)。