DE3334556A1

DE3334556A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE3334556A1
Application number: DE19833334556
Authority: DE
Inventors: Masamichi Tokyo Ishihara; Tetsuro Tachikawa Tokyo Matsumoto; Kazuyuki Kodaira Tokyo Miyazawa; Yoshiaki Tokorozawa Saitama Ouchi
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1982-09-24
Filing date: 1983-09-23
Publication date: 1984-04-05
Anticipated expiration: 2003-09-24
Also published as: HK1588A; KR910009437B1; IT8322985A0; FR2533738B1; MY102152A; IT1168296B; GB8325514D0; US4562555A; DE3334556C2; GB2128830B; FR2533738A1; GB2128830A; KR840005886A; JPS5956284A

Description

Beschreibung

Die Erfindung betrifft eine Halbleiterspeicher-Vorrichtung, wie sie im Oberbegriff des Patentanspruches 1 näher angegeben ist. Insbesondere betrifft sie einen dynamischen Speicher mit wahlfreiem Zugriff (im folgenden als dynamisches RAM bezeichnet), das eine Betriebsart aufweist, bei der Daten aus einer Vielzahl von bits seriell ausgelesen oder eingeschrieben werden können.

Das Adressen-Multiplex-System, bei dem Adresssen-Signale zweimal getrennt als Adressen-Bestimmungs-System eingesetzt werden, ist bei einer Halbleiterspeicher-Vorrichtung mit einer großen Speicherkapazität wie z.B. einem dynamischen 64K-bit- (65.536 bits) - RAM eingesetzt worden, um die Anzahl der Anschlußstifte des Bauteils oder Gehäuses, in dem der Speicher untergebracht ist, zu reduzieren. Wenn dieses Adressen-Multiplex-System für ein dynamisches 64K-bit-RAM verwendet wird, so kann die Anzahl der Anschlußstifte an dem Bauteil 16 betragen. Mit anderen Worten ist ein dynamisches 64K-bit-RAM in einem 16-Stift-Gehäuse untergebracht.

Wenn ein dynamisches 64K-bit-RAM in einem 16-Stift-Gehäuse untergebracht wird, so ist entsprechend der Fig. 4 die Funktion eines jeden Anschlußstiftes standarisiert. Anders ausgedrückt werden 16-bit Adressensignale zweifach separat an Anschlußstifte 5-7 und Anschlußstifte 9-13 angelegt. Der Stift 1 wird allgemein für das Auffrischen verwendet, die Stifte 2 und 14 werden als Dateneingangs und -ausgangs-Anschlußstifte eingesezt, Stift 3 als Eingangsanschluß für ein Schreibfreigabesignal (WE). Die Anschlußstifte 4 und 15 werden als Eingangsstifte für ein Zeilenadressen-Abtastsignal

RAS (im folgenden als "RAS-Signal" bezeichnet) und für ein Spaltenadressen-Abtastsignal CAS (im folgenden als "CAS-Signal" bezeichnet) verwendet, und die Anschlußstifte 8 und 16 dienen für die Spannungsversorgung.

Dynamische 265K-bit- (= 262.144 bits) RAMs sind in den letzten Jahren umfassend entwickelt worden. Die Zahl der Adressensignale ist in einem dynamischen 256K-bit-RAM größer als in einem dynamischen 64K-bit-RAM. Um ein dynmisches 256K-bit-RAM aufzubauen und dabei sich einen Eingangsstift für die Auffrischsteuersignale zu sichern, muß daher das Konstruktionskonzept eines konventionellen 6 4K-bit-RAM verändert werden um entweder die Zahl der Anschlußstifte zu vergrößern oder die Auffrisch-Zeitsteuerung (timing) anhand der Beziehung zu den Zeitpunkten der RAS und CAS - Signale festzustellen und dadurch zu ermöglichen, den Anschlußstift 1 des 16-Stift-Gehäuses als Eingangsstift für ein Adressensignal A„ einzusetzen. Jedoch wird die Kompatibilität zwischen dem dynamischen 64K-bit-RAM und dem dynamischen 2 56K-bit-RAM im ersteren Fall verloren.

Für die Entwicklung eines dynamischen RAM mit einer größeren Speicherkapazität wie z.B. eines dynamischen 1M-bit- (=1.024.000 bits) RAM zu entwickeln, ist eine Erhöhung der Zahl der Anschlußstifte unvermeidlich wenn nicht die Konzeption des Aufbaus selbst verändert werden kann.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine HalbleiterSpeicher-Vorrichtung anzugeben, die eine Betriebsweise aufweist, bei der Daten von einer Anzahl von bits seriell ausgelesen und eingeschrieben werden können nachdem die Adressensignale gegeben worden sind, ohne daß es notwendig ist, die

Adressensignale danach anzulegen, und die eine Betriebsart besitzt, bei der Daten nach Maßgabe der Adressensignale in 1-bit-Einheiten ausgelesen oder eingeschrieben werden können.

Weiter ist es Ziel der vorliegenden Erfindung, eine HalbleiterSpeicher-Vorrichtung anzugeben, die eine vergrößerte Speicherkapazität aufweisen kann ohne daß die Anzahl der die Eigangsadressensignale empfangenden Anschlußstifte vergrößert wird.

Diese Aufgabe wird mit einer Halbleiterspeichervorrichtung nach dem Oberbegriff des Patentanspruches erfindungsgemäß mit den im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmalen gelöst. Weitere, vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Fig. 1 zeigt ein Blockschaltbild einer HaIbleiterspeicher-Vorrichtung nach einem

ersten Ausführungsbeispiel der vorliegenden Erfindung.

Fig. 2 zeigt ein Zeitdiagramm für die Vorrichtung der Fig. 1 in ihrer normalen Betriebsart

Fig. 3 zeigt ein Zeitdiagramm für die Vorrichtung, wenn sie sich in dem nibble-mode (" Teil-Byte-Betriebsart " ) befindet,

Fig. 4 zeigt eine schematische Ansicht der An-Ordnung von Stiften eines 16-Stift-Gehäu-

ses, wenn es eine Halbleiterspeicher-Vorrichtunq mit einer Speicherkapazität von 64K-bit oder mehr enthält.

Fig. 5 zeigt ein Schaltbild einer Vorrichtung nach einem weiteren Ausführungsbeispiel der vorliegenden Erfindung und

Fig. 6 zeigt ein Blockschaltbild eines Ausführungsbeispieles der Auswahlschaltung 7.

Fig. 1 zeigt ein Blockschaltbild eines dynamischen 256K-bit-RAM, auf das die vorliegende Erfindung angewendet ist. Die sogenannte "nibble-mode" - (Halbbyte-Betrieb·) Funktion, die serielle Daten einer Anzahl von bits, lesen und schreiben kann, beispielsweise 4 bits, ist dem dynamischen RAM dieser Ausführungsform hinzugefügt. Das dynamische RAM nach diesem Ausführungsbeispiel kann auch als gewöhnliches dynamisches 2 56K-bit-RAM verwendet werden, indem der erste Anschlußstift als Eingangsanschluß für ein Adressensignal Ag benutzt wird.

In dem Diagramm sind alle mit der gebrochenen Linie umrahmten Schaltungsblocks auf einem einzelnen Halbleitersubstrat mit Hilfe der bekannten Techniken für integrierte Halbleiterschaltungen ausgebildet.

Anschlüsse D. ,WE. RAS, CAS, D . , V V und A in out cc, ss ο

bis Ao sind mit den entsprechenden an dem Gehäuse vorgesehenen Anschlußstiften verbunden. Wenn dieses dynamische 2 56K-bit-RAM nur in dem nibble-mode benützt wird, so wird jedoch, wie später beschrieben werden wird, die Adresse des bit mit höchstem Stellenwert, (MSB), in diesem Ausführungsbeispiel das Adressensignal A₈, nicht geliefert. Daher kann der Anschluß Ag weggelassen werden und es kann beispielsweise der Auffrisch-Steueranschluß anstelle dieses Adressensignalanschlusses A₀ mit dem entsprechenden Stift

(Stift 1) des Gehäuses verbunden werden. Es ist in

diesem Fall notwendig, einen für den Auffrisch-Vorgang des dynamischen 256K-bit-RAM vorzusehen und an den Auffrisch-Steueranschluß ein den Betrieb steuerndes Steuersignal anzulegen. Bei dem Blockschaltbild bezeichnet das Bezugszeichen 1 ein Speicherzellenfeld, das in vier Speicherzellenmatrizen 1a, 1b, 1c und 1d aufgeteilt ist. Jede Speicherzellenmatrix 1a - 1d hat eine Speicherkapazität von 64K-bit. Anders ausgedrückt sind in jeder Speichermatrix 6 5.53 6 Speicherzellen in einer Matrix von 512 (Zeilen) mal 128 (Spalten) angeordnet. Die Speicherzellenmatrizen sind symmetrisch um im Zentrum befindliche X-Decoder 2a, 2b und Y-Decoder 3a, 3b angeordnet.

Das Bezugszeichen 4 bezeichnet eine Adressenpuff erschaltung. Eine Anzahl von Adressensignalen wird geteilt und zweifach von einem nicht dargestellten Mikroprozessor (im folgenden als "CPU" bezeichnet) an die Adressenpufferschaltung 4 angelegt.

Im time-sharing-Verfahren werden X-Adressensignale

A - A ο ^und Y-Adressensignale A - A „ aia die Adressenpuff erschaltung 4 angelegt, Die Adressenpufferschaltung 4 besteht aus einer Anzahl von Einheitsadressenpuffern, die der Anzahl von bits der Adressensignale, die an die Pufferschaltung 4 angelegt werden, entsprechen.

Bei diesem Ausführungsbeispiel besteht sie aus 18 Einheitsadressenpuffern. Die Einheitsadressenpuffer haben den gleichen Aufbau und jeder besitzt die Zwischenspeicherfunktion ("latch-Funktion") zum Halten der Eingangsadressensignale, obgleich dieses keine besondere Beschränkung darstellt.

Die Bezugszeichen 5a und 5b bezeichnen interne Steuersignalgeneratoren. Der interne Steuersignalgenerator 5a erzeugt geeignete Steuersignale RAS2, φ und φ auf der Basis von RAS-Signalen, die an

X Jr Ά

ihn von der CPU angelegt werden. Der interne Steuersignalgenerator 5b erzeugt passende Steuersignale

CAS1 , CAS2, CAS3, φ , 0_ma und 0_op auf der Basis von CAS-Signalen, die an ihn von der CPU angelegt werden.

Das von dem internen Steuersignalgenerator 5a ausgegebene Signal RAS2 wird an die Adressenpufferschaltung 4 angelegt. Wenn das externe RAS-Signal von hohem Pegel auf tiefen Pegel abfällt, steigt synchron dazu das Signal RAS2 entsprechend der Fig. 2 an. Dementsprechend nimmt die Adressenpufferschaltung 4 die X-Adressensignale A - A _s auf und zwischenspeichert sie, und gibt sowohl interne Adressensignale a - a „, die den Adressensignalen A - A ο entsprechen, als auch interne Adressensignale a_v_ -.a _o, die bezüglich der Adressensignale

XO XO

A - A ο in der Phase invertiert sind, ab.

Das Signal φ (Wortleitungsauswahl-Taktsignal), das von dem internen Signalgenerator 5a ausgegeben wird, und die internen Adressensignale a ., a .

X X Xl

(i = O - 7), die von der Adressenpufferschaltung abgegeben werden, werden an die X-Decoder 2a bzw. 2b angelegt. Das Wortleitungsauswahl-Taktsignal φ

steigt kurz nach dem Signal RAS2 auf den hohen Pegel an, wenn das RAS-Signal auf tiefen Pegel fällt. Dementsprechend wählen der rechte wie der linke X-Decoder 2a bzw. 2b jweils eine Wortleitung aus, die durch die von der Adressenpufferschaltung 4 zugeführten internen Adressensignale a , a . (i = O - 7)

Xl Xl

bestimmt sind, und bringen die Leitungen auf den Aus-

wahlpegel. Mit anderen Worten wird aus jeder der Speicherzellenmatrizen 1a - Id eine durch die Adressensignale A - A ^ bestimmte Wortleitung ausgewählt. Wenn sodann das von dem internen Signalgenerator 5a an jede der Speicherzellenmatrizen 1a - 1d angelegte Signal φ an-

ir Ά.

steigt, so werden alle Daten der Speicherzellen, die an die von den X-Decodern 2a, 2b ausgewählten Wortleitungen angeschlossen sind, durch die entsprechenden (nicht dargestellten) Vorverstärker verstärkt und alle werden zwischengespeichert.

Das von dem internen Signalgenerator 5b ausgegebene Signal CAS2 wird ebenfalls in der gleichen Weise wie das Signal RAS2 an die Adressenpufferschaltung 4 angelegt. Wenn das externe CAS-Signal von hohem Pegel auf tiefen Pegel kurz nach dem oben beschriebenen RAS-Signal abfällt, so steigt das Signal, CAS2 synchron mit ihm an, wie dies die Fig. zeigt. Wenn dieses geschieht, so nimmt die Adressenpufferschaltung 4 die an sie angelegten Y-Adressensignale A - A _fi ^au-f ^un(ä (zwischen-) speichert sie. Der Puffer 4 gibt sodann sowohl den Adressensignalen A - A ο entsprechende interne Adressensignale a - a ο als auch interne Adressensignale a - a „ aus, welche bezüglich der Adressensignale A - A „ in der Phase invertiert sind-. Von diesen internen Adressensignalen werden die internen Adressensignale

a - a -, und a - a _, an die Y-Decoder 3a bzw. 3b yo y 7 yo y/

angelegt.

. Das Signal φ (Datenleitungsauswahl-Taktsignal), das von dem internen Signalgenerator 5b erzeugt wird, wird an die Y-Decoder 3a und 3b angelegt. Entsprechend der Fig. 2 steigt das Datenleitungsauswahl-Taktsignal φ wenig später als das Signal CAS2 an. Wenn das

Signal φ ansteigt, so wählen die Y-Decoder 3a und 3b jeweils eine Datenleitung (oder ein Datenleitungspaar) , die den Adressensignalen A -A₇ entsprechen, aus den Speichermatrizen 1a - 1d aus. Das von dem internen Signalgenerator 5b erzeugte Signal φ wird an vier Hauptverstärker MA1 bis MA4 angelegt und das Signal φ steigt wenig später als das Datenleitungsauswahl-Taktsignal φ an, wie dies in der Fig. 2 gezeigt ist. Wenn das Signal φ ansteigt, wird die Dateninformation, die von den an die vier durch die Y-Decoder 3a und 3b ausgewählten Datenleitungen (oder Datenleitungspaate) angeschlossenen vier Vorverstärker zwischengespeichert ist, simultan durch die Hauptverstärker MA1 - MA4 verstärkt und zwischengespeichert.

Das RAS-Signal und das CAS-Signal werden ebenfalls an einen Änderungssignalgenerator 6 angelegt. Wenn der Anschlußstift 1 des die Halbleiterspeichervorrichtung enthaltenden Gehäuses als Eingangsanschlußstift für ein Adressensignal verwendet wird, wenn also die Adressensignale A „ und A g (die bits mit den höchsten Adressen) an den Anschlußstift 1 im time-sharing-Verfahren angelegt werden, so geht das RAS-Signal von dem hohen Pegel auf niedrigen Pegel herab, und das CAS-Signal geht von hohem auf tiefen Pegel. Danach werden diese Signale auf tiefem Pegel gehalten. Dementsprechend erzeugt der Änderungssignalgenerator 6 ein Steuersignal 0„_F von niedrigem Pegel. Unter Ansprechen auf das Steuersignal φ „ von tiefem Pegel wird ein gate Ga geöffnet, und eine gate-Schaltung Gb gibt als Steuersignal φ ein Steuersignal CAS1 ab.

Mit dem Bezugszeichen 7 ist eine Auswahlschaltung bezeichnet. Fig. 6 zeigt ein Blockschaltbild für eine

Ausführungsform dieser Auswahlschaltung 7. Die Auswahlschaltung 7 besteht aus einer Zwischenspeicherschaltung 12 (latch), die die internen Adressensignale

a _o, a η und a _o, a _o , die an sie im time-sharing xo Xo yo yö

angelegt werden, zwischenspeichert, ferner aus einem Decoder 13 zum decodieren der von der Zwischenspeicherschaltung 12 abgegebenen Signale, d.h. der internen Adressensignale, sowie aus einem Schieberegister 11 zur Aufnahme der von dem Decoder 13 ausgegebenen decodierten Signale. Das Schieberegister 11 besteht aus vier Registern 11-1, 11-2, 11-3 und 11-4, die in einer eins-zu-eins-Weise den von dem Decoder 13 decodierten Signalen entsprechen. Wenn beispielsweise das Steuersignal (Schiebeimpuls) φ auf hohen Pegel ansteigt, so empfängt jedes Register als sein Eingangssignal entweder das entsprechende von dem Decodierer 13 decodierte Signal oder das Ausgangssignal des Registers der vorangehenden Stufe und es gibt ein dem Eingangssgnal entsprechendes Signal ab, wenn der Schiebeimpuls φ auf tiefen Pegel abfällt. Jedes Register besteht aus einer Ein-bit-Speicherschaltung wie z.B. einer flip-flop-Schaltung, es ist aber hierauf nicht beschränkt.

Irr Normalbetrieb wird das Gatter Ga durch ein niedrigen 5 Pegel besitzendes Steuersignal (zL^ des Änderunnssignalgenerators aeöffnet, und interne Adressensianale a _,, ä~~_n, a _n und ä~_n werden

x8 x8' y8 y8

an die Zwischenspeicherschaltung 12 im time-sharing (Zeitscheibenverfahren) über dieses Gatter Ga angelegt. Die so in der Zwischenspeicherschaltung 12 zwischengespeicherten internen Adressensignale werden in den Decoder 13 eingegeben und dort decodiert. Jedes decodierte Signal wird an das entsprechende Register angelegt. Zugleich wird das Steuersignal CAS1 an jedes Register als Steuersignal φ angelegt. Das Steuersignal

CAS1 ist ein Impulssignal mit einer vorgegebenen Impulsbreite, welches synchron mit dem Abfall des CAS-Signales auf tiefem Pegel gebildet wird. Wenn beispielsweise dieses Impulssignal auf hohen Pegel ansteigt, so nimmt jedes Register das von dem Decoder 13 zugeführte decodierte Signal auf und produziert als Ausgangssignal ein decodiertes Signal, wenn das Impulssignal auf niedrigen Pegel abfällt. Dementsprechend wird eine der an diese Register angeschlossenen Ausgangsleitungen N- - N. auf hohen Pegel gebracht, die anderen auf niedrigen Pegel. Durch die auf hohem Pegel befindliche Ausgangsleitung der Auswahlschaltung 7 wird eines der Gatter G₁ - G. geöffnet, so daß eine Einheit der in den Hauptverstärkern MA1 - MA4 zwischengespeicherten Daten an die Ausgangspufferschaltung 8 angelegt und nach außen abgegeben wird.

Mit anderen Worten werden von den aus jeder der vier Speicherzellenmatrizen ausgelesenen Daten nur diejenigen Daten an die Ausgangspufferschaltung 8 angelegt, die durch die Adressensignale Ag/ A ~ (d.ie höchstwertigen Adressenbits) bestimmt sind. Zum Zeitpunkt des Signales 0_np/ das von der internen Signalgeneratorschaltung 5b abgegeben wird, gibt die Ausgangspufferschaltung 8 die zugeführten Daten ab.

Das Bezugszeichen 9 bezeichnet eine Eingangspufferschaltung, an die extern Daten angelegt werden. Das Bezugszeichen 10 bezeichnet einen Lese-/Schreib-Steuersignalgenerator, an den das Schreibfreigabesignal WE angelegt wird. Das Schreibfreigabesignal WE wird während des Datenlesevorgapges auf hohem Pegel gehalten. Nach Maßgabe dieses Schreibfreigabe-

signales WE von hohem Pegel produziert der Lese-/Schreib-Steuersignalgenerator 10 ein Signal RW2 mit einem Potential, das die Eingangspufferschaltung 9 unwirksam macht. Dementsprechend wird während des Datenlesevorganges die Eingangspufferschaltung 9 außer Betrieb gehalten.

Das Schreibfreigabesignal WE wird während des Datenschreibvorganges auf niedrigem Pegel gehalten. In Antwort auf das niedrigen Pegel annehmende Schreibfreigabesignal WE produziert der Lese-/ Schreib-Steuersignalgenerator 10 ein Signal RW2 mit einem Potential, das die Eingangspufferschaltung 9 in Betrieb setzt. Damit wird die Eingangspufferschaltung 9 betriebsbereit gemacht, und sie erzeugt ein Ausgangssignal, das den an sie extern angelegten Daten D. entspricht. Die Auswahlschaltung 7 arbeitet so, wie bei dem oben beschriebenen Lesevorgang. Die Auswahlschaltung 7 öffnet also nur das jenige der 4 Gatter g. bis g., das durch die Eingangsadressensignale A _R und A ~ bestimmt ist. Der Signalausgang der Eingangspufferschaltung 9 wird über das geöffnete Gatter zu dem entsprechenden Treiber von 4 Treibern d. -, - d. . geführt.

Der Signalausgang des Treibers, der den Signalausgang der Eingangspufferschaltung 9 empfängt, wird über den entsprechenden von 4 Hauptverstärkern MA1 — MA4 an das Speicherfeld 1 angelegt. Jeder der X-Decoder 2a, 2b und der Y-Decoder 3a, 3b wählen eine Speicherzelle aus den Speicherzellenmatrizen 1a - 1d aus, die durch die an diese Decoder angelegten Adressensignale A -A₇ und A und A ₇ bestimmt ist. Die Speicherzellenmatrizen und die Hauptverstärker entsprechen einander in einer Eins-zu-eins-Beziehung.

Der Signalausgang desjenigen Hauptverstärkers der vier Hauptverstärker MA1 - MA4 , der den Signalausgang der Eingangspufferschaltung 9 empfängt, wird an die ausgewählte Speicherzelle in der entsprechenden Speicherzellenmatrix angelegt und darin eingeschrieben.

In diesem Fall (während des Vorganges des Dateneinschreibens) wird das die Ausgangspufferschaltung 8 betriebsbereit machende Signal 0 eines Potentials (hohen Pegels) nicht an die Pufferschaltung 8 von dem internen Signalgenerator 5b angelegt, so daß die Pufferschaltung 8 nicht arbeitet. Das Signal $__ wird auf der Basis des Steuersignals RW2 des Lese-VSchreib-Steuersignalgenerators 10 o.a. gebildet und geht auf tiefen Pegel, wenn Daten eingeschrieben werden sollen. Das Signal φ geht auf hohen Pegel, wenn Daten ausgelesen werden sollen.

Wenn das dynamische 256K-bit-RAM im nibbelmode eingesetzt wird, werden als Folge des ersten Abfalls des RAS-Signals und des ersten Abfalls des CAS-Signals die Adressensignale A - A g und A - A g in die Adressenpufferschaltung 4 in der gleichen Weise wie bei dem oben beschriebenen normalen Betriebszustand aufgenommen. Demzufolge wird mittels der Adressensignale Α_χο - Α_χ7 und A -A₇ eine Speicherzelle aus jeder der vier Speicherzellenmatrizen in der gleichen Weise ausgewählt wie bei dem oben beschriebenen normalen Betriebszustand, und durch die Adressensignale A η und A g wird von den so ausgewählten vier Speicherzellen eine einzelne Speicherzelle ausgewählt. Mit anderen Worten bringt die Auswahlschaltung nur die eine durch die Adressensiqnale Ag und Ag

bestimmte Ausgangsleitung auf hohen Pegel, die anderen bleiben auf niedrigem Pegel.

In dem nibble.-mode wird das CAS entsprechend der Fig. 3 zu einem Wechsel innerhalb einer kurzen Periode veranlaßt, während das RAS-Signal auf niedrigem Pegel gehalten wird.

Der Änderungssignalgenerator 6 beurteilt, ob die Betriebsart der Normal-mode oder der nibble-mode ist, aus sem RAS-Signal und dem CAS-Signal. Wenn das CAS-Signal auf tiefen Pegel abfällt, nachdem das RAS-Signal auf tiefen Pegel gefallen ist, und sich das CAS-Signal danach nicht ändert (Normal-mode), so erzeugt der Änderungssignalgenerator 6 wie oben beschrieben ein Steuersignal φ vom tiefen Pegel. Wenn das CAS-Signal auf tiefen Pegel abfällt, nachdem das RAS-Signal auf tiefen Pegel gefallen ist, und sich das CAS-Signal danach ändert (nibble-mode), so wird das Steuersignal $_N„ von tiefen Pegel auf hohen Pegel synchron mit dem zweiten Abfall des CAS-Signals auf tiefen Pegel verändert. Da somit das Steuersignal φ auf hohen Pegel gebracht wird, wird das Gatter Ga geschlossen und das Gatter Gb produziert als Steuersignal φ ein Steuersignal CAS¹.

Da das Gatter Ga geschlossen ist, wird an die Auswahlschaltung 7 nicht langer der Signalausgang der Adressenpufferschaltung 4 (die internen Adressensignale a g, ä~~gf a η, ag ) angelegt. Das Gatter Gb führt der Auswahlschaltung 7 als Steuersignal φ das Steuersignal CAS¹ zu , so daß es wie ein Schieberegister arbeitet. Das Steuersignal CAS¹ ist ein Signal, das auf der Basis des CAS-Signals gebildet ist und synchron mit dem Abfall des CAS-Signals auf tiefen Pegel ansteigt. Wenn das CAS-Signal erneut abfällt, so steigt dementsprechend das Steuersignal CAS¹ an, wie 5 dies Fig. 3 zeigt. Mit anderen Worten wird im nibble-

mode das Steuersignal CAS' ein Impulssignal, das wiederholt von tiefem Pegel auf hohen Pegel ansteigt und dann von hohem Pegel auf tiefen Pegel abfällt.

Die Ausgangsleitung der Auswahlschaltung 7, die zuerst im nibble-mode den hohen Pegel annimmt, wird in der gleichen Weise wie im Normal-mode durch die Adressensignale A ο und A ο bestimmt, die beim Abfall des RAS und beim Abfall des CAS-Signals aufgenommen werden.

Mit anderen Worten arbeitet die Auswahlschaltung 7 im nibble-mode in der gleichen Weise wie im Normal-mode bis sich das RAS -Signal ändert, und das CAS-Signal sich ändert und noch einmal ändert. Als Beispiel wird angenommen, daß

der Decoder 13 an das Register 11-2 ein decodiertes Signal von hohem Pegel aufgrund von internen Adressensignalen a „, a „, a „ und a _g abgibt, welch'e auf der Basis von Adressensignalen A _g und Ag gebildet werden,.welche beim Abfall des RAS- und CAS-Signals aufgenommen werden, und an die übrigen Register decodierte Niedrigpegelsignale abgibt. Weil der Schiebetakt φ (Steuersignal CAS1) auf hohen Pegel wechselt, nimmt in diesem Fall 25' jedes Register das korrespondierende decodierte Signal von dem Decoder 13 auf. Wenn der Schiebetakt φ (Steuersignal CAS1) auf niedrigen Pegel abfällt, ändert sich der Signalausgang des Registers 11-2 auf hohen Pegel und die Ausgänge der übrigen Register wechseln auf niedrigen Pegel. Das CAS-Signal steigt dann wieder auf hohen Pegel. Synchron mit dem Ansteigen dieses CAS-Signals auf hohen Pegel erzeugt der interne Steuersignalgenerator 5b das Hochpegel-Steuer-

signal CAS3. Wenn das Steuersignal CAS3 auf hohen Pegel ansteigt, wird der Decoder 13 innerhalb der Auswahlschaltung 7 außer Betrieb gesetzt, und gleichzeitig werden die Signalausgänge des Decoders 13 nicht an die Register angelegt. Dementsprechend nimmt jedes Register den Signalausgang von der vorhergehenden Stufe als Eingangssignal auf.

Mit anderen Worten: Wenn das CAS-Signal erneut auf tiefen Pegel abfällt, so nimmt das Steuersignal 0_NF hoehn Pegel an und das Steuersignal CAS¹ wird als Schiebetakt φ an jedes Register angelegt. Wenn dieser Schiebetakt φ (Steuersignal CAS¹) auf hohen Pegel ansteigt, so nimmt beispielsweise das ■Register 11-1 den Signalausgang des Registers 11-2 der vorhergehenden Stufe als Eingangssignal auf und in ähnlicher Weise empfängt das Register 11-2 den Signalausgang von dem Register 11-3 als Eingangssignal. Da das Schieberegister 11 aus einer Schleife dieser Register 11-1 bis 11-4 besteht, nimmt das Register 11-4 den Ausgang des Registers 11-1 der vorhergehenden Stufe als sein Eingangssignal auf. Wenn dann das CAS'-Signal erneut auf tiefen Pegel abfällt, so gibt jedes Register ein dem in dieses Register aufgenommenen Eingangssignal entsprechendes Ausgangssignal ab. Bei dem oben beschriebenen Ausführungsbeispiel erhält der Signalausgang des Registers 11-1 hohen Pegel, wenn das CAS'-Signal abfällt, und die Ausgangssignale der übrigen Register 11-2 bis 11-4 wechseln auf tiefen Pegel. Die oben beschriebene Betriebsweise wird wiederholt, wenn immer das CAS-Signal erneut auf hohen Pegel ansteigt und auf niedrigen Pegel abfällt. Mit anderen Worten geben die Register 11-2, 11-1, 11-4 und 11-3 in Reihenfolge Hochpegelsignale als Ausgangssignale ab.

D.h. immer dann , wenn sich das CAS-Signal ändert, nehmen abwechselnd die Ausgangsleitungen N„, HL, N. und ISL hohen Pegel an.

Dementsprechend öffnen sich sequentiell die Gatterschaltungen G, bis G. (g - g.), die den jeweiligen Ausgangsleitungen der Auswahlschaltung 7 entsprechen. In dem oben beschriebenen Ausführungsbeispiel öffnet sich die Gatterschaltung G„ (g₂) zuerst, und jedesmal dann, wenn das CAS-Signal abfällt, öffnen sequentiell die Gatterschaltungen G₁, G₄ und G₃ (g₁, g₄,g₃).

Wie voran beschrieben wird mittels der Adressensignale A-A- und A-A₇ eine Speicherzelle aus jeder der vier Speichermatrizen ausgewählt.

5 Die diesen Speichermatrizen entsprechenden Hauptverstärker MA₁ bis MA. verstärken und zwischenspeichern demzufolge die Daten von den aus den entsprechenden Speicherzellenmatrizen ausgewählten Speicherzellen. Dementsprechend wird die eine Gatterschaltung zuerst durch die Adressensignale A _g und A „ geöffnet und die in dem entsprechenden-Hauptverstärker zwischengespeicherte Dateninformation wird an die Ausgangspufferschaltung 8 angelegt und von ihr ausgegeben.

Sodann wird jedesmal dann, wenn das CAS-Signal abfällt, die in den übrigen Hauptverstärkern zwischengespeicherte Dateninformation sequentiell an die Ausgangspufferschaltung 8 angelegt und sequentiell ausgelesen. Ih dem oben beschriebenen Beispiel wird die in dem Hauptverstärker MA₂ zwischengespeicherte Dateninformation zuerst ausgelesen, gefolgt von den Daten, die in dem Hauptverstärker MA₁ , MA. und MA., zwischengespeichert sind.

Da das Schieberegister 11, das die 4-bit-Daten aus dem Hauptverstärker in dem nibble-mode ausliest,

in der oben beschriebenen Weise durch Wechsel in dem CAS-Signal angesteuert wird, können die Daten mit einer höheren Geschwindigkeit ausgelesen werden als bei dem konventionellen System, bei dem die Daten bit-weise aus dem Speicherzellenfeld durch Änderung der Adressensignale ausgelesen werden.

Wenn die Daten im nibble-mode eingeschrieben werden, erzeugt der Lese-ZSchreibsteuersignalgenerator 10 ein Steuersignal RW2, das die Eingangspufferschaltung nach Maßgabe des einen Niedrigpegel habenden Schreibfreigabesignals WE in Betrieb setzt. In diesem Fall wird durch das Signal ^ die Ausgangspufferschaltung 8 außer Betrieb gesetzt.

Beim Schreibvorgang wird wie bei dem oben beschriebenen Lesevorgang das Schieberegister 11 in der Auswahlschaltung 7 durch den Wechsel in dem CAS-Signal betrieben. Dadurch werden 4-bit-Daten sequentiell in die Speicherzellen der entsprechenden Speichermatrix von den Speichermatrizen 1a - 1d über die Gatterschaltungen g₁ - q. eingeschrieben.

Als Beispiel wird angenommen, daß wie bei dem voran beschriebenen Lesevorgang die Ausgangsleitung N„ der Auswahlschaltung 7 zuerst hohen Pegel annimmt und die Ausgangs leitungen N- , N. und N., in Reihenfolge sequentiell den hohen Pegel nach Maßgabe des Wechsels des CAS-Signals annehmen. Die erste Einheit von Daten wird beispielsweise zu einer Speicherzelle innerhalb der Speichermatrix 1b über das Gatter g~ übertragen, und die nächste Dateneinheit wird zu einer Speicherzelle der in der Speicherzellenmatrix 1a über das Gatter g₁ übertragen. In ähnlicher Weise werden nachfolgend Daten über das Gatter α in eine Speicherzelle der Speichermatrix 1d übertragen und

eingeschrieben, in eine Speicherzelle innerhalb der Speichermatrix 1c über das Gatter g-.. In den Speichermatrizen 1a - 1d sind diejenigen Speicherzellen, in die Daten eingeschrieben werden, die durch die Adressensignale A -A_n und A und A _,

^J xo x7 yo y7

bestimmten Speicherzellen. Um zu verhindern, daß unerwünschte Daten in die Speicherzellen eingeschrieben werden, wird das Steuersignal φ an die Eingangspufferschaltung 9 angelegt. Diese Schaltung 9 nimmt synchron mit dem Steuersignal φ externe Daten auf, um zu verhindern, daß unerwünschte Daten zu den Speicherzellen übertragen werden.

Wenn das RAS-Signal und das CAS-Signal auf tiefen Pegel abfallen, um nach der Benutzung dieses dynamischen RAM in dem nibble-mode Daten auszulesen oder einzuschreiben, werden neue interne Adressensignale, die den zu dieser Zeit verwendeten Adressensignalen entsprechen, über das Gatter Ga an die Zwischenspeicherschaltung'12 angelegt. Der interne Steuersignalgenerator 5b gibt das Steuersignal CAS3 von tiefem Pegel an. Das bedeutet, daß der Decoder 13 neue interne Adressensignale empfängt, sie decodiert und die decodierten Signale an das Schieberegister 11 anlegt. Wenn der Schiebetakt φ auf hohen Pegel ansteigt, nimmt das Schieberegister 11 die decodierten Signale auf; wenn der Schiebetakt φ auf tiefen Pegel abfällt, gibt das Schieberegister 11 Ausgangssignale ab, die den aufgenommenen decodierten Signalen entsprechen. Wenn die nachfolgende Betriebsart die normale Betriebsart ist, wird der oben beschriebene normale Betriebsablauf ausgeführt; wenn es der nibble-mode ist, wird die nibble-mode-Betriebsart ausgeführt entsprechend der vorangehenden Beschreibung.

In dem nibble-mode können 4-bit-Daten seriell ausgelesen oder eingeschrieben werden in der oben beschriebenen Art und Weise, indem einfach das CAS-Signal geändert wird, wenn die X-Adressensignale A-Aq und die Y-Adressensignale A-Ao' und xo Xo * ^^ V

einmal angelegt sind. In der normalen Betriebsart können Daten ausgelesen oder in die gewünschte Speicherzelle eingelesen werden, indem der Stift 1 als Adressensignalstift Ag verwendet wird, und in time-sharing Adressensignale A „ und A _fl angelegt werden. Mit anderen Worten kann das RAM nach diesem Ausführungsbeispiel als normales 256K-bit-RAM auch im nibble-mode verwendet werden.

Wenn die Halbleiterspeichervorrichtung nach diesem Ausführungsbeispiel im nibble-mode eingesetzt wird, so werden die im time-sharing an den gleichen Anschlußstift angelegten Adressensignale als Adressensignale verwendet, die den Anfangszustand des Schieberegisters bestimmen, das zur Auswahl einer Speicherzelle aus einer Anzahl von Speicherzellen dient, die aus dem Speicherzellenfeld ausgewählt sind. Wenn also den Adressensignalen entsprechende Signale in der Halbleiterspeichervorrichtung erzeugt werden, kann dieser Anschlußstift für andere Zwecke als dem Anschluß von Adressensignalen verwendet werden.

Beispielsweise kann der folgende Aufbau verwendet werden. Zunächst ist ein Eingangsknoten N₁ des Adressensignals A_R der Adressenpufferschaltung 4 elektrisch von dem Adressensignaleingangsanschluß (Anschlußstift 1) in Fig. 4 isoliert und der Knoten N₁₁ wird dann mit einem vorgegebenen Potentialpunkt wie z.B. dem Massepotentialpunkt der Schaltung verbunden. Sodann werden entsprechend der Fig. 5 ein Eingangsknoten N₁- von vlnvertern IV₁, IV„, die die

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Adressensiqnale a ο und a „ ^aus X-Adressensignalen A η bilden, sowie ein Eingangsknoten N^ von Invertern IV₃, IV₄, die die Adressensignale a _R und a „ aus dem Y-Adressensignal A _g bilden, auf vorgegebene Potentiale gesetzt. Die in der Fig. dargestellten Knoten N₇ bis N_1n sind alle mit vorgegebenen Potentialen verbunden. Gemäß dieser Anordnung kann der Adressensignaleingangsanschlußstift (Stift 1) für andere Zwecke eingesetzt werden. In einem solchen Fall enthält die Adressenpufferschaltung 4 den in der Fig. 5 dargestellten Schaltkreis sowie Multiplexer, die zwischen dem Knoten N₁₁ und den Knoten Nr und N_fi vorgesehen sind. Der Multiplexer wird durch (in den Fig. 1 und 3 nicht dargestellte) Steuersignale gesteuert, die von den Generatoren 5a und 5b angelegt werden. Da der Multiplexer im time-sharing arbeitet, werden Adressensignale A ο

und A _o an die Knoten N_c und N_c über den Multiyö ο b

plexer angelegt. Wenn der so eingesparte Anschlußstift 1 als Anschlußstift für das Auffrischsteuersignal verwendet wird, kann das dynamische RAM nach diesem Ausführungsbeispiel kompatibel mit einem konventionellen 64K-bit-RAM gemacht werden; weiterhin kann seine Kapazität vergrößert werden. In einem solchen Fall muß der für einen Auffrischvorgang notwendige Schaltkreis innerhalb der Halbleiterspeichervorrichtung vorgesehen sein.

Wenn die Adressensignale, die extern an den gleichen Anschlußstift im time-sharing angelegt werden, wie oben beschrieben innerhalb der gleichen Halbleiterspeichervorrichtung erzeugt werden, arbeitet die Speichervorrichtung immer im nibble-mode. Da die Adressensignale Ag und A „ immer auf den

jeweils vorgegebenen Potentialen gehalten werden, sind die Adressensignale A _ und A g, die bei dem ersten Abfall des RAS-Signals und beim ersten Abfall des CAS-Signals auf genominen werden, immer konstante Signale. Dementsprechend ist im nibblemode aus der Anzahl von Registern, die das Schieberegister 11 bilden, daß Register das zuerst ein Hochpegelausgangssignal erzeugt, immer das gleiche. Aus diesem Grunde ist die Folge der Speichermatrizen, aus denen Daten ausgelesen werden oder in die Daten engeschrieben werden, immer die gleiche.

Wenn die an die Auswahlschaltung 7 angelegten Signale wie oben beschrieben innerhalb der Halbleiterspeichervorrichtung erzeugt werden, kann das Gatter Ga weggelassen werden, vorausgesezt, daß Maßnahmen getroffen werden, um zu verhindern, daß die von der Auswahlschaltung 7 abgegebenen Signale irgendeinen ungünstigen Einfluß auf die Adressenpufferschaltung 4 ausüben. Wenn die Knoten N₇ bis N₁₀ in Fig. 4 an ihre jeweils vorbestimmten Potentiale angeschlossen sind um Signale zu erzeugen, die an die Auswahlschaltung 7 innerhalb der Speichervorrichtung angelegt werden sollen, so können die Inverter IV- bis IV₄ für das Adressensignal A„ weggelassen werden.

Dies führt zu einer Reduktion der Chip-Fläche und der Produktionskosten. Jedoch müssen die Knoten N₇

und N₀ und die Knoten N_n und N.^ mit wechselweise ο y ι υ

verschiedenen Potentialen verbunden werden (z.B.

^Vss ^{und V}cc )·
In der Fig. 6 kann anstelle des Decoders 13 und der Zwischenspeicherschaltung 12 eine Schaltung vorgesehen sein, die dann, wenn der Schiebeimpuls φ (Steuersignal CAS1) auf hohen Pegel geht, Signale mit vorgegebenen Spannungen an die Schiebere-5 gister 11 abgibt. Beispielsweise kann eine Schaltung

ο ο ύ 4 ο ο b

vorgesehen sein, die ein Hochpegelsignal an das Register 11-1 und Niedrigpegelsignale an die übrigen Register abgibt.

Obgleich die voranstehende Beschreibung den Fall behandelt, bei dem innerhalb der Halbleiterspeicherschaltung selbst Signale erzeugt werden, die den extern an den gleichen Anschlußstift im time-sharing anzulegenden Adressensignalen entsprechen, kann stattdessen an den Anschlußstift 1 ein vorgegebenes Potential angelegt werden.

Beispielsweise kann das Massepotential der Schaltung ständig an den Anschlußstift 1 angelegt werden. In diesem Fall arbeitet die Halbleiterspeicherschaltung im nibble-mode in der gleichen Weise wie wenn Adressensignale innerhalb der Halbleiterspeichervorrichtung erzeugt würden. In diesem Fall ist weiterhin die Zahl der Adressensignale für das dynamische 256K-bit-RAM gleich der Zahl der Adressensignale für ein dynamisches 64K-bit-RAM wie in dem Fall, bei dem die Adressensignale innerhalb der Halbleiterspeichervorrichtung erzeugt werden und; überdies kann, weil die Anschlußstiftanordnung des Gehäuses des dynamischen 256K-bit-RAM im wesentlichen die gleiche ist wie für das dynamische 64K-bit-RAM, eine Kompatibilität zwischen einem konventionellen dynamischen 64K-bit-RAMund einem dynamischen 256K-bit-RAM erzielt werden, und die Kapazität des Speichers in einem 16-Stift-Gehäuse kann vergrößert werden.

Das Auffrischsteuersignal kann an den Anschlußstift 1 in der gleichen Weise wie bei einem konventionellen dynamischen 64K-bit-RAM angelegt werden. In diesem Fall werden der Auffrischvorgang und die nibble -Betriebsart im time-sharing ausgeführt, d.h. der Datenlese- oder Schreibvorgang kann ausgeführt

werden, wenn das Auffrischsteuersignal auf einem vorgegebenen Potential ist (d.h. auf hohem Potential), und der Auffrischvorgang kann ausgeführt werden, wenn das Auffrischsteuersignal auf einem anderen Potential ist (d.h. auf niedrigem Potential). In dieser Weise kann man leicht einen Speicher mit großer Kapazität erhalten.

Bei einer Halbleiterspeichervorrichtung nach der oben beschriebenen Ausführungsart werden die an den gleichen Stift im time-sharing angelegten Adressensignale als Adressensignale eingesetzt, die die Anfangsstufe des Schieberegisters bestimmen, das zum Auswählen einer Speicherzelle aus einer Anzahl von aus dem Speicherzellenfeld ausgewählten Speicherzellen dient. Aus diesem Grunde kann die Halbleiterspeichervorrichtung leicht im nibble.-mode betrieben werden, indem einfach dieser Anschlußstift auf vorgegebenem Potential gehalten wird. Jedoch kann die Halbleiterspeichervorrichtung nicht im nibble -mode betrieben werden, wenn nicht die Spannungen (Signale), die an die verschiedenen Anschlußstifte angelegt werden, sich mit der Zeit ändern, wenn die Anfangsstufe des Schieberegisters durch an unterschiedliche Anschlußstifte angegelegte Signale bestimmt ist. Mit anderen Worten wird eine spezifische Schaltung verlangt, um die Spannungen (Signale) zu ändern, die zu einer Zeitbasis an die Anschlußstifte angelegt werden.

Die Anschlußstiftanordnung des Gehäuses, das ein dynamisches RAM nach diesem Ausführungsbeispiel enthält, ist die gleiche wie für ein konventionelles dynamisches 64K-bit-RAM, ausgenommen den Anschlußstift 1. Dementsprechend kann ein dynamisches 64K-bit-RAM einfach durch Änderung der Verdrahtung zu einem dyna-

3 O

mischen 256K-RAM aufgestuft werden.

Bei dem oben beschriebenen Ausführunqsbeispiel werden einzelne Datenbits, die in den durch die Adressensignale A₀ - A₇ ausgewählten Speicherzellen gespeichert sind, simultan gelesen und von jedem der vier Hauptverstärker zwischengespeichert, und ein Schieberegister wird durch ein CAS-Signal betätigt, so daß die in den Hauptverstärkern zwischengespeicherten Daten sequentiell ausgegeben werden. Damit können Daten mit hoher Geschwindigkeit gelesen werden. In der Normal-Betriebsart wird eine das Schieberegister enthaltende Auswahlschaltung 7 durch das von dem Anschlußstift 1 gelieferte höchstwertige bit betätigt, so daß aus den aus den vier Speicherzellenmatrizen ausgewählten Speicherzellen eine Speicherzelle ausgewählt wird. Dies führt zu einem strukturellen Vorteil für die Schaltung, weil ein dynamisches 1M bit (1.048.576 bits) RAM leicht auf der Basis des gleichen Konstruktionskonzepts wie dem des dynamischen 256K-bit-RAM in der folgenden Weise erzielt werden kann, ohne daß der Aufbau der Adressendecoder zu sehr geändert werden müßte. Zuerst wird ein Speicherzellenfeld von 1M bit in vier Speicherzellenmatrizen (von denen jede eine Speicherkapazität von 256K bit hat) mit dem gleichen Aufbau aufgeteilt, und eine Speicherzelle wird aus jeder der Speicherzellenmatrizen durch Adressensignale A_ - A_R ausgewählt. Die Auswahlschaltung, die immer im nibble-mode arbeitet, wählt weiter eine Speicherzelle aus den vier so ausgewählten Speicherzellen aus. Wenn der Anschlußstift 1 als Eingangsanschlußstift für das Adressensignal A_R dient, kann eine 1M bit Halbleiterspeichervorrichtung in ein 16-Stift-Gehäuse verpackt werden.

Die vorliegende Erfindung ist nicht auf die voranstehenden Ausführungsbeispiele beschränkt. Beispiels-

weise kann die Anzahl der Speicherzelleninatrizen, Üie das Speicherzellenfeld bilden, vergrößert werden, und die Ausgangsdaten der Speichermatrizen können seriell mittels eines Schieberegisters oder ähnlichen Vorrichtungen ausgegeben werden.

In einem solchen Fall kann die Kapazität der Speichervorrichtung vergrößert werden, ohne daß die Zahl der Anschlußstifte für die Adressensignale vergrößert wird, indem sequentiell extern zugeführte Eingangsdaten den Speicherzellenmatrizen durch Schieberegister o.a. ebenfalls beim Schreibvorgang zugeteilt werden. Damit kann sogar eine Halbleiterspeichervorrichtung mit einer Speicherkapazität von 1M bit oder mehr in einem 16-Stift-Gehäuse montiert werden. Jedes der Register kann von dem Typ sein, bei dem als Eingangssignal der Signalausgang des Decoders 13 empfangen wird, wenn das Steuersignal 0,™ auf tiefem Pegel ist, und bei dem als Eingangssignal ein Signalausgang des Registers einer vorangehenden Stufe empfangen wird, wenn das Steuersignal φ ρ auf hohem Pegel ist.

RS/JG

Leerseite

Claims

PATENTANWÄLTE: : · . . . O O O L C Π β

STREHL SCHÜBEL-HOPF SCHULZ

WIl)ENMAYEHSTRASvSE 17. I)-HOOO MÜNCHEN 22

HITACHI, LTD. ²³· September 1983

HITACHI MICROCOMPUTER ENGINEERING LTD.

DEA-26175

Halbleiterspeichervorrichtung

Halbleiterspeichervorrichtung, gekennzeichnet durch:
ein Speicherzellenfeld (1) mit

einer Anzahl von Eingangs-Ausgangsanschlüssen, in dem eine Anzahl von Speicherzellen im wesentlichen simultan ausgewählt werden und die so ausgewählten Speicherzellen mit den Eingangs-Ausgangsanschlüssen in einer Eins-zu-eins-Beziehung verbunden werden;

'it „

ein Schalter-Schaltkreis (g. - g₄, G. - G.) mit

einer Anzahl von Eingans-Ausgangsanschlüssen, die so vorgesehen sind, daß sie den Eingangs-Ausgangsanschlüssen des Speicherzellenfeldes im Eins-zu-eins-Verhältnis entsprechen und mit

ihnen verbunden sind, wobei der Schalter-Schaltkreis eine Anzahl von Steueranschlüssen sowie einen gemeinsamen Eingangs-Ausgangsanschluß aufweist, der selektiv mit einem der Eingangs-Ausgangsanschlüsse des Speicherzellenfeldes

verbunden ist,
einer Eingangs-Ausgangsschaltung (8, 9) von der

ein Eingangs-Ausgangsanschluß an den gemeinsamen Eingangs-Ausgangsanschluß des Schalter-Schaltkreises verbunden ist, wobei die Eingangs-

Ausgangsschaltung an dem Eingangs-Ausgangsanschluß ein Signal abgibt, das einem an den Eingangsanschluß angelegten Signal entspricht, oder an dem Ausgangsanschluß ein Signal abgibt, das einem an den Eingangs-Ausgangsanschluß ange

legten Signal entspricht,

eine Steuerschaltung (5a, 5b), die Steuersignale abgibt, und durch
eine Auswahlschaltung (7), die das Steuersignal {φ },

5 das von der Steuerschaltung abgegeben wird, und

eine Anzahl von Signalen, die den Adressensig-

nalen (A^ - Ag) entsprechen, aufnimmt und eine Anzahl von Auswahlsignalen an die Steueranschlüsse der Schalter-Schaltung (g. g^, G^ - G₄) anlegt, um selektiv einen der Eingangs-Ausganqsanschlüsse der Schalter-

Schaltung mit dem gemeinsamen Eingangs-Ausgangsanschluß zu verbinden.
2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahlschaltung (7) eine zweite Auswahlschaltung (12, 13) mit einer Anzahl von Ausgangsanschlüssen aufweist, wobei die zweite Auswahlschaltung (12, 13) eine Anzahl von den Adressensignalen entsprechenden Signalen empfängt und eine Anzahl von zweiten Auswahlsignalen abgibt, die durch die Anzahl der so empfangenen Signale bestimmt ist, und ein Schieberegister (11) aufweist, das aus einer Anzahl von Registern (11-1, 11-2, 11-3, 11-4) besteht, die so vorgesehen sind, daß sie in einer Eins-zu-eins-Weise den Ausqangsanschlüssen der zweiten Auswahlschaltung entsprechen, wobei das Schieberegister (11) die zweiten Auswahlsignale aufnimmt, die über die ihr entsprechenden Ausgangsanschlüsse angelegt werden, und Steuersignale aufnimmt, dio von der Stouerschaitunq abgegeben wordon,

und die Auswahlsignale abgibt, die einen der Eingangs-Ausgangsanschlüsse mit der Schalter-Schaltung, der durch die zweiten Auswahlsignale bestimmt ist, mit dem gemeinsamen Eingangs-Ausgangsanschluß verbinden, und wobei dann die Auswahlsignale abgegeben werden, welche selektiv und sequentiell die Eingangs-Ausgangsanschlüsse der Schalter-Schaltung mit dem gemeinsamen Eingangs-Ausgangsanschluß jedesmal dann verbinden, wenn das Schieberegister (11) nach Maßgabe der Steuersignale in Betrieb gesetzt wird.
3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekenn zeichnet, daß die zweite Auswahlschaltung eine Decoder-Schaltung (13) umfaßt, die eine Anzahl von Signalen decodiert, die einer Anzahl von Adressensignalen entspricht.
4. Halbleiterspeichervorrichtuna nach Anspruch 3, dadurch gekennzeichnet, daß eine Anzahl von Signalen, die der Anzahl von Adressensignalen entspricht, welche an die zweite Auswahlschaltung angelegt werden, aus ersten Signalen besteht, die auf ersten zu einer ersten Zeit

angelegten Adressensignalen basieren, und aus zweiten Signalen besteht , die auf zu einer zweiten Zeit angelegten.zweiten Adressensignalen basieren.
5. HalbleiterspeichervbrrichtuncT nach Anspruch 4, dadurch gekennzeichnet, daß die Steuerschaltung (5a, 5b) einen ersten Anschluß aufweist, an den ein erstes Steuersignal angelegt wird, welches den ersten Zeitpunkt bestimmt, ferner einen zweiten Anschluß aufweist, an den ein zweites einen zweiten Zeitpunkt bestimmendes Steuersignal angelegt wird, und eine zweite Steuerschaltung aufweist, welche diese Steuersignale abgibt, um das Schieberegister (11) in Betrieb zu setzen, wenn das erste und das zweite Steuersignal an den ersten und zweiten Anschluß mit einer vorgegebenen Zeitbeziehung angelegt werden, so daß Speicherzellen sequentiell aus der Anzahl von aus dem Speicherzellenfeld ausgewählten Speicherzellen ausgewählt werden und mit dem Eingangs-Ausgangsanschluß der Eingangs-Ausgangsschaltung verbunden werden.
6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennz ei chnet, daß eine dritte Auswahlschaltung vorgesehen ist,

die Auswahlsignale zum Auswählen der Anzahl von Speicherzellen aus dem Speicherzellenfeld abgibt, und in der die so ausgewählten Speicherzellen mit den Eingangs-Ausgangs-Anschlüssen des Speicherzellenfeldes verbunden werden, wodurch das Schreiben oder Lesen von Daten in oder aus den ausgewählten Speicherzellen über die Eingangs-• Ausgangsanschlüsse ausgeführt wird.
7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennz eichnet, daß die dritte Auswahlschaltung eine erste Pufferschaltung umfaßt, die ein erstes zu einem ersten Zeitpunkt geliefertes Adressensignal und ein zu einem zweiten Zeitpunkt angelegtes Adressensignal empfängt und die ersten und zweiten Signale an die Decoderschaltung (13) anlegt, ferner eine zweite Pufferschaltung umfaßt, die eine Anzahl von dritten Adressensignalen empfängt, welche zu einem ersten Zeitpunkt angelegt werden, und eine Anzahl von vierten Adressensignalen empfängt, die zu einem zweiten Zeitpunkt zugeführt werden, und die eine Anzahl von.dritten Signalen abgibt, die auf der Anzahl der dritten Adressensignale basieren, und eine Anzahl von vierten Signalen abgibt, die auf der Anzahl der vierten Adressensignalen basiert,

und daß die Auswahlschaltung ferner eine zweite Decoderschaltung umfaßt, die die Anzahl der dritten und der vierten Signale empfängt und Auswahlsignale abgibt, um aus dem Speicherzellenfeld die genannte Anzahl von Speicherzellen auszuwählen.
8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzei chnet, daß die dritte Auswahlschaltung weiter einen gemeinsamen Anschluß aufweist, der die zu einem ersten Zeitpunkt zugeführten ersten Adressensignale und die zu einem zweiten Zeitpunkt zugeführten zweiten Adressensignale empfängt, und in dem die ersten und zweiten Adressensignale von dem gemeinsamen Anschluß an die erste Pufferschaltung angelegt werden.
9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß sie in ein Gehäuse mit einer Anzahl von Anschlußstiften eingebaut ist, wobei der gemeinsame Anschluß der dritten Auswahlschaltung mit einem aus der Anzahl der Anschlußstifte verbunden ist.
10. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Anschlußstift, an den der gemeinsame Anschluß der dritten Auswahlschaltung angeschlossen ist, der Stift 1 ist.
11. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennz eichnet, daß das Speicherzellenfeld aus einer Anzahl von Speicherzellenmatrizen besteht, von denen jede eine Anzahl von Speicherzellen umfaßt, und das jede dieser Speicherzellenmatrizen einen aus der Anzahl der Eingangs-Ausgangsanschlüsse aufweist.
12. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennz eichnet, 5 daß die Schalter-Schaltung aus einer Anzahl von Torschaltungen besteht, die aus Feldeffekttransistoren mit isoliertem gate aufgebaut sind.
13. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Auswahlschaltung eine erste Zwischenspeicherschaltung umfaßt, die die ersten Signale zwischenspeichert und die zwischengespeicherten ersten Signale

an den Decoder anlegt, und ferner eine zweite Zwischenspeicherschaltung umfaßt, die die zweiten Signale zwischenspeichert und die zwischengespeicherten zweiten Signale an die Decoderschaltung anlegt.
14. Halbleiterspeichervorrichtung, gekennzeichnet durch:

ein Speicherzellenfeld mit einer Anzahl von Eingangs-Ausgangsanschlüssen, wobei eine Anzahl von Speicherzellen im wesentlichen simultan ausgewählt wird und die so ausgewählten Speicherzellen in einer Eins-zu-eins-Beziehung mit den Eingangs-Ausgangsanschlüssen verbunden werden,

eine Schalter-Schaltung mit einer Anzahl von Eingangs-Ausgangsanschlüssen, die so vorgesehen sind, daß sie in einer Eins-zu-eins-Weise den Eingangs-Ausgangsanschlüssen des Speicherzellenfeldes entsprechen und mit ihnen verbunden sind, wobei die Schalter-Schaltung eine Anzahl von Steueranschlüssen aufweist, sowie einen gemeinsamen Eingangs-Ausgangsanschluß, der selektiv mit einem der Eingangs-Ausgangsanschlüsse der Schalter-Schaltung verbunden ist,

eine Eingangs-Ausgangsschaltung, deren Eingangs-Ausgangsanschluß mit dem gemeinsamen Eingangs-

Ausgangsanschluß des Schalter-Schaltkreises verbunden ist und die einen Eingangsanschluß und einen Ausgangsanschluß aufweist, wobei die Eingangs-Ausgangsschaltung von dem Eingangs-Ausgangsanschluß ein Signal ausgibt, das einem an den Eingangsanschluß angelegten Signal entspricht, oder die ein Signal von dem Ausgangsanschluß abgibt, das einem an den Eingangs-Ausgangsanschluß angelegten Signal entspricht,

eine Steuerschaltung, die Steuersignale abgibt, und durch

eine Auswahlschaltung, die an die Steueranschlüsse der Schalter-Schaltung ein Auswahlsignal abgibt, das einen vorgegebenen Eingangs-Ausgangsanschluß aus der Anzahl von Eingangs-Ausgangsanschlüssen der Schalter-Schaltung mit dem gemeinsamen Eingangs-Ausgangsanschluß verbindet, wobei die Auswahlschaltung danach an die Steueranschlüsse Auswahlsignale anlegt, die sequentiell und selektiv eine Anzahl von Eingangs-Ausgangsanschlüssen, welche von dem vorgegebenen Eingangs-Ausgangsanschluß ver- -. schieden sind, an den gemeinsamen Eingangs-Ausgangsanschluß anlegt, wenn von der Steuerschaltung Steuersignale ausgegeben werden.

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HITACHI, LTD. + HITACHI MICROCOMPUTER ENG,

DEA-26175

3. November 1983 NEUE UNTERANSPRÜCHS 15

j NAOHGEREiCHT
15. Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Auswahlschaltung weiter umfaßt: eine zweite Auswahlschaltung mit einer Anzahl von Ausgangsanschlüssen, wobei die zweite Auswahlschaltung eine Anzahl von vorgegebenen zweiten Auswahlsignalen abgibt; und

ein Schieberegister, das aus- einer Anzahl von Registern besteht, welche die Steuersignale, die von der Steuerschaltung abgegeben werden, aufnehmen und die Auswahlsignale abgeben,

wobei das Schieberegister jene Auswahlsignale abgibt, welche diejenigen aus der Anzahl von Eingangs-Ausgangsanschlüssen der Schalter-Schaltung, der durch das zweite Auswahlsignal bestimmt ist, mit dem gemeinsamen Eingangs-Ausgangsanschluß verbindet, und daß das Schieberegister anschließend die Auswahlsignale abgibt, welche sequentiell und selektiv die Eingangs-Ausgangsanschlüsse der Schalter-Schaltung mit dem gemeinsamen Eingangs-Ausgangsanschluß jedesmal dann verbindet, wenn das Schieberegister entsprechend den Steuersignalen betrieben wird.
16. Halbleiterspoichorvorrichtunq nach Anspruch 15, dadurch gekennzeichnet, daß sie weiterhin eine dritte Auswahlschaltung aufweist, welche Auswahlsignale zum Auswählen einer Anzahl von Speicherzellen aus dem Speicherzellenfeld abgibt , und bei der die so ausgewählten Speicherzellen mit den Eingangs-Ausgangsanschlüssen des Speicherzellenfeldes verbunden werden, wodurch das Einschreiben oder das Auslesen in bzw. aus den ausgewählten Speicherzellen über die Eingangs- Ausgangsanschlüsse ausgeführt wird.
17. Halbleiter speichervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß die dritte Auswahlschaltung eine Pufferschaltung umfaßt, welche eine Anzahl zu einem ersten Zeitpunkt zugeführten dritten Adressensignalen empfängt, und eine Anzahl von dritten auf der Anzahl der dritten Adressensignale basierenden Signalen und eine Anzahl von auf der Anzahl von vierten Adressensignalen basierenden vierten Signalen abgibt, und daß eine Decoderschaltung vorgesehen ist, die die Anzahl der dritten und vierten Signale empfängt und Auswahlsignale zum Auswählen der genannten Anzahl von Speicherzellen aus dem Speicherzellenfeld 5 abgibt.
18. Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Steuerschaltung eine zweite Steuerschaltung umfaßt, an deren ersten Anschluß ein den ersten Zeitpunkt bestimmendes erstes Steuersignal angelegt wird, und an deren zweiten Anschluß ein Steuersignal angelegt wird, das den zweiten Zeitpunkt festlegte und daß die zweite Steuerschaltung die Steuersignale zum Betreiben des Schieberegisters abgibt, wenn die ersten und die zweiten Steuersignale an die ersten und die zweiten Anschlüsse mit einer vorgegebenen Zeitbeziehung angelegt werden, wodurch die Speicherzellen sequentiell aus der Anzahl von aus dem Speicherzellenfeld ausgewählten Speicherzellen ausgewählt werden und mit dem Eingangs-Ausgangsanschluß der Eingangs-Ausgangsschaltung verbunden werden.
19. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennz eichnet, daß sie in ein Gehäuse mit einer Anzahl von Anschlußstiften eingebaut ist, wobei der erste Anschluß der Steuerschaltung mit einem von zwei Anschlußstiften aus einer Anzahl von Anschlußstiften verbunden ist, und der zweite Anschluß der Steuerschaltung mit dem anderen von den beiden Anschlußstiften verbunden ist.
20. Halbleiterspeichervorrichtung nach Anspruch 19, dadurch gekennzeichnet, daß die Schalter-Schaltung aus einer Anzahl von Torschaltungen besteht, die von Feldeffekttransistoren mit isoliertem gate gebildet werden.
21. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennz eichnet, daß die Zahl der Eingangs-Ausgangsanschlüsse eines jeden Speicherzellenfeldes 4 ist.
22. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennz eichnet, daß die Zahl der Eingangs-Ausgangsanschlüsse des Speicherzellenfeldes 4 ist.
23. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennz eichnet, daß der erste Anschluß der Steuerschaltung mit demjenigen von zwei Anschlußstiften verbunden ist, welche zu der Anzahl von Anschlußstiften gehören, die verschieden sind von jenen, an die der gemeinsame Anschluß der dritten Auswahlschaltung angeschlossen ist, : und daß der zweite Anschluß der Steuerschaltung mit dem anderen dieser beiden Anschlußstifte verbunden ist.
24. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß weiterhin eine Anzahl von Verstärkern (MA- - MA4) vorhanden ist, von denen jeder die von der ausgewählten Speicherzelle gelesenen Daten zwischenspeichert .
25. Halbleiterspeichervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß weiterhin eine Anzahl von Verstärkern (MA- vorhanden ist, von denen jeder die aus der ausgewählten Speicherzelle gelesenen Daten zwischenspeichert.