DE69024730T2 - Speicher mit mehrfacher Eingangs-/Ausgangswahl - Google Patents

Speicher mit mehrfacher Eingangs-/Ausgangswahl

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DE69024730T2
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Description

    GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Halbleiter-Speichervorrichtungen, und insbesondere betrifft sie eine Speicherschaltung mit mehreren, unabhängig steuerbaren Datenwegen sowie ein Speichermodul, das mit solch einer Schaltung versehen ist.
    • HINTERGRUND DER ERFINDUNG
  • Immer größere Halbleiter-Speicher aller Typen werden mit der Realisierung höherer Bitdichten und kleinerer Zelldesigns hergestellt. Im Jahre 1972 wurden Anstrengungen unternommen, dynamische Schreib/Lese-Speicher (DRAMs) mit 4K Bit herzustellen, und 1983 wurden Vorrichtungen mit 256K erhältlich. DRAM-Vorrichtungen mit einem Megabit wurden 1987 eingeführt, Vorrichtungen mit 4 Megabit werden 1990 weitläufig verkauft, und Vorrichtungen mit 16 Megabit sind momentan im Entwurfsstadium. Speicherschaltungen mit 64 Megabit, 256 Megabit oder einer noch höheren Dichte können während der 1990er Jahre hergestellt werden.
  • Trotz schneller Anstiege in der Speicherdichte für DRAMs, statische Schreib/Lese-Speicher (SRAMs) und nicht flüchtige Speichervorrichtungen ist es weiterhin notwendig, Mikroprozessor-Systeme mit einer Speicherkapazität herzustellen, welche größer als diejenige ist, die bei einer einzelnen Vorrichtung erhältlich ist. Speichermodule bieten eine Standardlösung für das Problem, ständig ansteigende Speichererfordernisse zu erfüllen. Im allgemeinen umfaßt ein Speichermodul mehrere diskrete Speichervorrichtungen, welche auf einem gemeinsamen Substrat angebracht sind. Beispielsweise kann ein Speichermodul mit 256K mit 4 DRAMs zu je 64K zur Erstellung eines Speichers mit 64K X 4 konfiguriert werden, d.h. als ein zusammengesetzter Speicher mit vier I/O-Wegen zum Speichern von 64K Vier-Bit-Worten. In gleicher Weise handhaben X 8-Module Acht-Bit-Worte, während X 9-Module ein Paritätsbit sowie acht Datenbits aufnehmen.
  • Speichermodule mit einer viel höheren Dichte können mit Vorrichtungen mit 256K und einem Megabit gebildet werden. Beispielsweise enthält das DRAM-Modul TMO24EAD9, das von Texas Instruments Incorporated hergestellt wird, neun DRAMs mit einem Megabit, um eine Organisation mit 1.048.576 X 9 in einem SIP-Gehäuse (SIP) mit 30 Klemmen zu bieten. In diesen Modulen sind die Spaltenaddress-Strobe(CAS)-Steuerleitungen an acht der Vorrichtungen gemeinsam mit derselben Steuerklemme verbunden, um acht parallele Datenleitungen für einen X 8-Betrieb zu bilden. Ein getrennter CAS-Eingang ist für die neunte Vorrichtung vorgesehen, welche das Paritätsbit speichert.
  • Bei vielen Speicheranwendungen ist es wichtig, daß eine Datengenauigkeit durch Durchführen einer Paritätsprüfung für jedes Datenwort gewährleistet wird. Somit enthalten Designs für Module gewöhnlich eine zusätzliche Speicherschaltungsanordnung zum Speichern von Paritätsinformation. Modularchitekturen können so ausgebildet werden, daß sie Paritätsdaten für größere Wortgrößen, Z.B. 16-, 32- oder 64-Bit-Daten-I/O aufnehmen. Ein Beispiel ist das DRAM-Modul TM256K8C36, das ebenfalls von Texas Instruments Incorporated hergestellt wird, welches acht DRAMs mit einem Megabit und vier DRAMs mit 256K umfaßt, um eine X 36-organisation zu bilden. Die Speichertiefe dieses Moduls, d.h. die Anzahl von Worten, die in dem Modul gespeichert werden kann, ist 256K. Zusätzlich zur Bereitstellung einer Wortlänge von 36 Bit mit einer Tiefe von 256K bietet diese Architektur eine noch größere Tiefe für kürzere Worte. D.h. das TM256K8C36 ist ein X 36-Modul, das entweder 262.144 36-Bit-Worte, 524.288 18-Bit-Worte oder 1.048.576 9-Bit-Worte speichern kann.
  • Das TM256KBC36, das in Fig. 1 schematisch dargestellt ist, ist als SIP-Gehäuse mit vier Gruppen von Speichervorrichtungen konfiguriert. Jede Gruppe enthält zwei DRAMs mit 256K x 4 und ein DRAM mit 256K x 1. Jede Gruppe bietet eine Speichertiefe von 256K für acht Datenbits und ein Paritätsbit. Die CAS-Leitungen aller Vorrichtungen in derselben Gruppe sind mit einer gemeinsamen Modulsteuerklemme verdrahtet. Somit ist jede der vier Modulsteuerklemmen einer unterschiedlichen 9-Bit-Datengruppe zugeordnet, die in drei der zwölf Modulvorrichtungen gespeichert ist. Dies ermöglicht Schreib/Lese-Operationen in ganzzahligen Vielfachen von 9- Bit-Worten.
  • Obwohl Module, wie z.B. das TM256KBC36, eine zweckmäßige und flexible Einrichtung zum Erweitern der Speicherdichte bieten, ist es wohl bekannt, daß ihre Vorteile von erhöhten Kosten pro Speicherbit gegenüber den Kosten pro Bit einer diskreten Vorrichtung begleitet sind. Ein Teil dieser erhöhten Kosten ist der Bildung einer komplexen Schaltung mit mehreren integrierten Schaltungsvorrichtungen inhärent. Die Kosten der Verpackung und des Testens eines Moduls erhöhen sich ebenfalls proportional zur Anzahl diskreter Bauelemente auf der Karte. Zusätzlich sind bedeutende Kosten mit der Entwicklung und Herstellung von Speicherkarten, welche eine große Anzahl integrierter Schaltungen enthalten, verbunden. Insbesondere werden Designs, welche thermische Spannungsund mechanische Vibrationsprobleme minimieren, kostenträchtiger, wenn das Gewicht, die physikalische Größe und die Leistungsanforderungen eines Moduls ansteigen. Die Oberflächenmontage-Technologie, welche die Modulgröße und die Herstellungskosten reduziert, bietet nur eine Teillösung für einige dieser Probleme.
  • Angesichts dieser Faktoren und einer steigenden Nachfrage nach immer größeren Speichersystemen gibt es ein Bestreben auf dem Gebiet, die physikalische Größe und die Kosten pro Bit der Speichermodule weiter zu reduzieren.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Dementsprechend liefert die vorliegende Erfindung eine Architektur, durch die eine vorgegebene Anzahl diskreter Komponenten ein Speichermodul erhöhter Kapazität bilden kann. Aufgabe der Erfindung ist es, die Anzahl diskreter Speicherschaltungsbauteile, welche zum Speichern eines Wortes vorgegebener Größe erforderlich sind, zu reduzieren. Eine weitere Aufgabe der Erfindung ist es, die kartenbezogenen Kosten der Verpackung und des Testens eines Speichermoduls zu reduzieren.
  • Gemäß der Erfindung ist das Speichermodul gemäß dem Oberbegriff des Anspruchs 1 durch die Merkmale des kennzeichnenden Teils des Anspruchs 1 gekennzeichnet.
  • Bei einer bevorzugten Ausführungsform der Erfindung sieht die zusätzliche Speicherschaltung vier oder mehr Bits mit Paritätsdaten vor, und jedes Bit der Paritätsdaten ist einer Datenfolge mit acht Bit zugeordnet, welche durch eine oder mehrere der Datenspeicherschaltungen geliefert wird.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die Erfindung kann am besten durch Bezugnahme auf die folgende detaillierte Beschreibung in Zusammenhang mit der begleitenden Zeichnung verstanden werden, wobei:
  • Fig. 1 ein Speichermodul nach dem Stand der Technik veranschaulicht;
  • Fig. 2 eine Halbleiter-Speichervorrichtung veranschaulicht, welche gemäß der Erfindung mehrere CAS-Eingänge enthält;
  • Fig. 3 Details der Vorrichtung von Fig. 2 veranschaulicht;
  • Fig. 4 weitere Details der Vorrichtung von Fig. 2 veranschaulicht;
  • Fign. 5 bis 9 Zeitablaufdiagramme sind, welche Beziehungen zwischen den Steuersignalen und der Daten-I/O während verschiedener Betriebsmodi für die Vorrichtung von Fig. 2 veranschaulichen.
  • Fig. 10 ist ein schematisches Diagramm eines Speichermoduls, welches mit der Vorrichtung von Fig. 2 versehen sein kann;
  • Fig. 11 ist ein Zeitablaufdiagramm zum Veranschaulichen eines statischen Spaltenmodus-Betriebs.
  • Identische Bezugszeichen und eine identische Nomenklatur werden in den verschiedenen Figuren verwendet, falls nicht anders erwähnt.
    • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Dynamische Schreib/Lese-Speichermatrizen sind allgemein im US-Patent Nr. 4,081,701 beschrieben, welches für White et al. erteilt und auf Texas Instruments Incorporated übertragen wurde. Monolithische Halbleiter-Speichervorrichtungen mit hoher Dichte, welche mit mehreren darauf gebildeten Matrizen konstruiert sind, sind im Stand der Technik wohl bekannt. Siehe dazu beispielsweise das US-Patent Nr. 4,636,986 von Pinkham, welches ebenfalls auf Texas Instruments Incorporated übertragen wurde und hier durch Bezugnahme aufgenommen ist, das eine Dual-Port-Speichervorrichtung, d.h. sowohl mit Schreib/Lesezugriff als auch mit seriellen Zugriff, veranschaulicht, die z.B. für Video-RAM-Anwendungen vorgesehen ist. Normalerweise enthält jede der mehreren Matrizen eine gleiche Anzahl aktiver Speicherelemente, welche in Zeilen und Spalten angeordnet sind. Folgen von Adressdaten sind für gemeinsame Zeilen- und Spaltendekodierer vorgesehen, um simultan auf eine Speicherzelle in jeder Matrix zuzugreifen. Getrennte Eingangs/Ausgangspuffer sind jeder Matrix zur parallelen Datenübertragung an und von einer externen Quelle zugeordnet.
  • Es wurde vorgeschlagen, daß der Eingang in individuelle Matrizen auf solch einer Vorrichtung so gesteuert werden kann, daß er selektiv Daten an weniger als alle Speicherzellen mit einer gemeinsamen Adresse schreibt. Zu diesem Zweck offenbart das US-Patent 4,636,986 von Pinkham eine Schreibmaskenschaltung zum Deaktivieren der Datenübertragung an adressierte Speicherorte und lehrt ebenfalls die Bildung einer bitorientierten Videoanzeige-Speichervorrichtung, bei der das Schreiben von Daten in jede von mehreren Matrizen auf der Vorrichtung mit einem getrennten Spaltenadress-Strobe- Signal steuerbar ist.
  • In der Vergangenheit wurde das Konzept der Beschränkung der Dateneingabe an weniger als alle Speicherzellen mit einer gemeinsamen Adresse weitläufig, wenn nicht ausschließlich, für das Dual-Port-Speicherdesign angewendet, da einzigartige Vorteile beim Schreiben von Graphikdaten oder Erzeugen vielfältiger Graphikmöglichkeiten offensichtlich sind. Weiterhin ist es nicht bekannt, daß Video-RAM-Designs, welche mehrere CAS-Steuerleitungen enthalten, irgendein bedeutendes kommerzielles Interesse erweckt haben, obwohl Vorrichtungen, welche das Schreibmaskenmerkmal enthalten, kommerziell populär geworden sind. Vielleicht liegt das daran, daß eine zusätzliche CAS-Signalklemme zum Steuern jeder einzelnen Matrix erforderlich wäre.
  • Gemäß der vorliegenden Erfindung wird erkannt, daß die Bereitstellung eines getrennten Spaltenadress-Strobe-Signals für jede von verschiedenen Matrizen auf einer Speichervorrichtung Vorteile bietet, welche über das Beschränken der Dateneingabe an weniger als alle Speicherzellen mit einer gemeinsamen Adresse hinausgehen.
  • Mit Bezug auf Fig. 2 ist ein Beispiel einer Halbleiter-Speichervorrichtung 10 mit vier Speichermatrixblöcken veranschaulicht. Die Vorrichtung 10 hat die sogenannte 1-Megabit- Größe mit 2²&sup0; oder 1.048.576 Speicherzellen, welche auf die vier Matrizen 10a, 10b, 10c und 10d verteilt sind, wobei jede Matrix 262.144 Zellen enthält. Für jede Matrix gibt es 512 Zeilenleitungen. Alle Zeilenleitungen sind mit einem der zwei Zeilendekodierer 11a oder 11b verbunden. Jeder Zeilendekodierer empfängt eine Neun-Bit-Zeilenadresse von den Adresseingangsklemmen 12 über Zeilenadressspeicher 13 und Leitungen 14. Eine Neun-Bit-Zeilenadresse wird ebenfalls an die Eingangsklemmen 12 in zeitmulitplexierter Art und Weise zur Eingabe in die Puffer 15 angelegt. Acht Daten-Eingangs/Ausgangs (I/O)-Leitungen 16 sind im Zentrum der Matrix angeordnet. Vier dieser acht Leitungen 16 werden simultan zur Dateneingabe oder -ausgabe durch einen 1-aus-2-Multiplexer 17 ausgewählt. Das Ausgangssignal des Multiplexers ist über vier I/O-Leitungen über die Puffer 18a, 18b, 18c und 18d mit den Daten-I/O-Klemmen DQ1, DQ2, DQ3 und DQ4 verbunden. Der Multiplexer 17 empfängt ein Bit der Spaltenadressdaten, die auf der Leitung 20 von einem der Spaltenadresspuffer 15 übertragen werden.
  • Zwei der acht I/O-Leitungen sind mit jedem der Speichermatrizenblöcke über I/O-Leitungen 21 verbunden. Eine 2-aus-16- Spaltenauswahl wird in jedem von sechzehn Sätzen von sechzehn Zwischenausgangspuffern 24 in jedem Matrixblock unter Benutzung von vier Bits der Spaltenadresse auf den Leitungen 25 von den Puffern 15 getroffen. Für jede der Matrizen 10a, 10b, 10c und 10d gibt es 512 Leseverstärker 26, die jeweils mit einer Matrix verbunden sind. Jede Spalte umfaßt ein Paar von Bitleitungen, von denen jede selektiv mit einer Anzahl von Bitleitungssegmenten verbunden wird, wie vollständig im US-Patent Nr. 4,658,377 beschrieben, das auf den Anmelder der vorliegenden Erfindung übertragen wurde und hier durch Bezugnahme aufgenommen ist. Jeder der Puffer 24 ist zur Auswahl zwischen einer von zwei Spalten basierend auf einem Bit der Spaltenadressinformation, die von den Puffern 15 auf der Leitung 27 empfangen wird, angeschlossen.
  • Die Matrizen 10a, 10b, 10c und 10d könnten selbstverständ lich zur Leistungsreduzierung und Rauschunterdrückung weiter aufgeteilt werden, d.h. in vier Untermatrizen mit zusätzlicher Dekodierung. Die Anzahl der Daten-I/O-Leitungen 16 kann ebenfalls erhöht werden, und es wird angenommen, daß die Leitungen 16 auf zumindest 16 Datenleitungen mit einem 1- aus-4-Multiplexer (anstelle des Multiplexers 17) zum Empfangen von zwei Adressbits und zum Erzeugen einer 4-Bit- Daten-I/O erhöht sind.
  • Die Speichervorrichtung 10 empfängt ein Zeilenadress- Strobe(RAS)-Signal an der Eingangsklemme 28 und mehrere Spaltenadress-Strobe-Signale CAS1, CAS2, CAS3 und CAS4 an den Klemmen 29a, 29b, 29c und 29d. Jeder der Ausgangspuffer 18a, 18b, 18c und 18d wird jeweils durch ein CAS1-, CAS2-, CAS3- oder CAS4-Eingangssignal zur Datenübertragung an oder von einer zugehörigen DQ-Klemme aktiviert. Die Auswahl einer Lese- oder Schreiboperation wird durch ein Lese/Schreib(R/W)-Steuersignal, das an die Klemme 30 angelegt wird, gesteuert. Ein Taktgenerator und eine Steuerschaltung 31 erzeugen alle internen Takte und Steuersignale, welche für die verschiedenen Schreib/Lese-Zugriffsoperationen notwendig sind.
  • Fig. 3 veranschaulicht die I/O-Leitungen 16, die Zwischenausgangspuffer 22 und 24 der ersten und zweiten Stufe sowie die Leseverstärker 26 für einen Block, der eine der Matrizen 10a, 10b, 10c und 10d enthält, auf detailliertere Art und Weise. Sechzehn Zwischenausgangspuffer 22 sind in Gruppen von acht "22-1 ... 22-8 und 22-9 ... 22-16) angeordnet. Jede Gruppe von acht Puffern 22 ist durch eine Leitung 21 mit einer der zwei Leitungen 16 verbunden.
  • Zugeordnet zu jedem der Puffer 21-1 bis 21-16 ist ein Satz von sechzehn Puffern 24. Jeder Satz 24-1 bis 24-16 von sechzehn Puffern 24 ist mit einer Gruppe von 32 Leseverstärkern 26 verbunden, welche in Paaren angeordnet sind.
  • Die Matrix enthält 512 Zeilenleitungen 34, welche die Bitleitungen 33 schneiden, und zwei Zeilen von Blindzellen 34a, welche jeweils mit den Bitleitungen in der gewöhnlichen Art und Weise verbunden sind und mit einem der Zeilendekodierer 11a oder 11b gemäß einem Bit der Neun-Bit-Zeilenadresse auswählbar sind. Jeder Leseverstärker 26 ist mit einem Paar von Bitleitungen 33 verbunden, welche wiederum selektiv mit den Bitleitungssegmenten, wie im US-Patent Nr. 4,658,377 beschrieben, verbunden sind. Ein Bit der Spaltenadresse von den Puffern 15 wird auf der Leitung 27 übertragen, um selektiv einen der zwei Leseverstärker 26 in jedem der sechzehn Paare in einem Satz von Leseverstärkern mit einem der sechzehn Puffer 24 über die Leitungen 37 zu verbinden.
  • Fig. 4 stellt einen Teil der Schaltungsanordnung von Fig. 3 dar, um detaillierter die Beziehungen zwischen dem Satz von Leseverstärkern 26, die dem Satz von sechzehn Puffern 24-1 zugeordnet sind, zu veranschaulichen. Jeder Lese-verstärker 26 hat zwei Bitleitungen 33, die davon in der wohlbekannten gefalteten Bitleitungskonfiguration ausgehen. Die Zeilenleitungen 34 schneiden die Bitleitungen 33, und die Speicherzellen sind an Schnittpunkten der Zeilen- und Bitleitungssegmente angeordnet. Ein Multiplexer 42 für jedes Paar von Leseverstärkern 26 wählt einen Leseverstärker 26 basierend auf dem Wert eines Adressbits, das auf der Leitung 27 übertragen wird, zur Verbindung mit einem Puffer 24 aus. Basierend auf vier Spalten-Adress-Bits, die über die Leitungen 25 übertragen werden, wird nur einer der sechzehn Puffer 24-1 zu irgend einem Zeitpunkt zur Verbindung mit den Leitungen 38 und 39 ausgewählt. Die Auswahl des Puffers 22-1, der in Fig. 4 veranschaulicht ist, wird durch eine 2-von-16-Auswahl, die durch drei Datenbits auf den Leitungen 23 erzeugt wird, gesteuert. Die Auswahl des Puffers 22-1 verbindet die Zweidraht-I/O-Leitungen 38 und 39 mit einer der zwei Einzeldraht-I/O-Leitungen 16, die der Matrix zugeordnet sind.
  • Wiederum mit Bezug auf Fig. 2 und wie oben beschrieben, teilt sich jede der Speichermatrizen 10a, 10b, 10c und 10d einen gemeinsamen Zeilendekodierer und einen gemeinsamen Spaltendekodierer. Eine Zeilenadresse und ein zugehöriges Zeilenadress-Strobe (RAS)-Signal aktivieren die adressierte Zeile in jeder der Matrizen. Jedes der CAS-Signale CAS1, CAS2, CAS3 und CAS4 aktiviert eine adressierte Spalte in einer entsprechenden Matrix 10a, 10b, 10c oder 10d. Ohne dieses Merkmal würde das Aufteilen eines gemeinsamen Spaltendekodierers zwischen allen vier Matrizen ein Lesen oder Schreiben von Daten an alle Matrizen 10a, 10b, 10c und 10d in simultaner Weise erfordern. Durch Bereitstellen eines getrennten CAS-Steuersignals für jede der Matrizen 10a, 10b, 10c und 10d wird es möglich, selektiv Daten zwischen irgend einer der DQ-Klemmen und einer entsprechenden Matrix 10a, 10b, 10c oder 10d zu übertragen. Dieser getrennter I/O-Betrieb ermöglicht, daß die Vorrichtung 10 in einem Paritätsmodus, wie nachstehend vollständiger beschrieben, arbeitet.
  • Die Figuren 5 bis 9 veranschaulichen Zeitablaufbeziehungen für die folgenden Operationen: Lesen; Schreiben; frühes Schreiben; Lesen-Schreiben/Lesen-Modifizieren-Schreiben; und Seitenmodus. Diese Operationen werden jetzt zusammenfassend in Verbindung mit der Übertragung von Paritätsdaten diskutiert, obwohl die Vorrichtung 10 verwendet werden kann, um weitere Funktionen zu erzeugen, wobei die vier unabhängigen CAS-Eingangsklemmen 29a bis 29d eine unabhängige Steuerung der vier Daten-I/O-Klemmen DQ1 bis DQ4 bieten. Die zugehörige Klemmen-Nomenklatur ist in der Legende von Fig. 5 definiert. Weitere Details bezüglich dieser beispielhaften Ausführungsform können aus Vorausinformations-Datenblättern für das Teil Nr. TMS44C260 bezogen werden, die von Texas Instruments Incorporated, Post Office Box 1443 Houston, Texas 77001 erhältlich sind und die hier durch Bezugnahme aufgenommen sind.
  • Für Lese- oder Schreibzyklen wird die Spaltenadresse bei der abfallenden Flanke des ersten CAS-Signals an einer der Klemmen 29 beim Übergang auf einen neuen logischen L-Zustand gespeichert. Zusätzlich wird jedes Mal dann, wenn ein CAS Signal auf L geht, die entsprechende DQ-Klemme aktiviert, um Daten entsprechend der gespeicherten Adresse an oder von einer der Speichermatrizen 10a bis 10d zu übertragen. Alle Adressen-Einstellungs- und -Halteparameter werden auf die erste abfallende Flanke der CAS-Signale bezogen. Die Verzögerungszeit, d.h. die Zeit von der abfallenden Flanke eines CAS-Signals bis zur Zeit, wenn "gültige Daten" verfügbar werden, wird von der abfallenden Flanke eines bestimmten CAS- Signals bis zur Zeit, wenn die Daten an der entsprechenden DQ-Klemme auftreten, gemessen.
  • Zum Speichern einer neuen Spaltenadresse müssen alle CAS- Klemmen 30 auf einen logischen H-Pegel gebracht werden. Die Spaltenvorladezeit, der Parameter tCP, wird von dem letzten CAS-Signal gemessen, welches einen Übergang auf H zur abfallenden Flanke des ersten CAS-Signals im nächsten Zyklus durchmacht. Für frühe Schreibzyklen werden die Daten bei der ersten abfallenden Flanke eines CAS-Signals gespeichert. Jedoch nur die DQ-Klemmen, welche einem CAS-Signal auflogisch L entsprechen, übertragen Daten an den Speicher.
  • Der Seitenmodusbetrieb ermöglicht schnellere Zugriffszeiten durch Zurückhalten einer Zeilenadresse während des Auswählens einer Reihe von Schreib/Lese-Zugriffs-Spaltenadressen. Dies eliminiert die Zeit, die zur Zeilenadresseneinstellung erforderlich ist, sowie Haltezeiten, welche sonst bei einer zeitmultiplexierten Art und Weise auftreten würden. Anders als bei herkömmlichen Seitenmodusoperationen werden die Spaltenadresspuffer 15 in der Vorrichtung 10 bei der abfallenden Flanke von RAS aktiviert. Die Puffer 15 arbeiten als "transparente" oder Durchfluß-Speicher, während alle CAS-Klemmen 29 in einem logischen H-Zustand sind. Dieses Merkmal ermöglicht, daß die Vorrichtung 10 mit einer höheren Datenbandbreite als herkömmliche Seitenmodusteile arbeitet. D.h. das Datenlesen beginnt, sobald die Spaltenadresse gültig wird, und nicht, wenn ein entsprechenden CAS-Signal auf L geht. Die gültige Spaltenadresse kann unmittelbar, nachdem die Zeilenadress-Haltezeit, tRAH, erfüllt worden ist, ausgegeben werden.
  • Achzehn Adressbits an Informationen sind zum Dekodieren von jeder der 262.144 Speicherzellenorte in jeder der Matrizen 10a bis 10d erforderlich. Neun Zeilenadressbits werden an den Klemmen A0 bis A8 eingegeben und mit dem RAS-Signal gespeichert. Dann werden die neun Spaltenadressbits an Informationen an den Klemmen A0 bis A8 eingestellt und auf der Vorrichtung 10 gespeichert, wenn das erste CAS-Signal abfällt. Das RAS-Signal ist einem Chip-Aktivierungssignal insofern ähnlich, als daß es die Leseverstärker sowie die Zeilendekodierer 11a und 11b aktiviert. Wenn ein bestimmtes CAS-Signal auflogisch L geht, arbeitet es als eine Chip- Auswahl, da dieser Übergang den entsprechenden Ausgangspuffer 18 aktiviert.
  • Das Ausgangsaktivierungssignal G steuert die Impedanz der Ausgangspuffer. Wenn G auf H ist, bleiben die Puffer 18 in dem Hochimpedanz-Zustand. Wenn G während eines normalen Zyklus auf L gebracht wird, aktiviert dies die Ausgangspuffer 18 und versetzt sie in einen Niedrigimpedanz-Zustand. Es ist notwendig, daß sowohl das RAS-Signal als auch ein CAS-Signal auf L gebracht werden, damit ein zugehöriger Ausgangspuffer in einen Niedrigimpedanz-Zustand geht. Ein Puffer wird im Niedrigimpedanz-Zustand bleiben, bis entweder G oder das zugehörige CAS auf einen logischen H-Pegel gebracht ist.
  • Die Lese- und Schreiboperationen werden durch das Schreibaktivierungs-Eingangssignal W an der Klemme 30 ausgewählt. Ein logisches H-Signal wählt den Lesemodus, und ein logisches L-Signal wählt den Schreibmodus. Der Dateneingang ist deaktiviert, wenn der Lesemodus ausgewählt ist. Falls W im logischen L-Zustand ist, bevor irgend eines der CAS-Eingangssignale auflogisch L geht (frühes Schreiben), werden die Ausgangsklemmen im Hochimpedanz-Zustand bleiben, was einen Schreibbetrieb mit G auf Masse ermöglicht.
  • Daten werden während eines Schreib- oder eines Lesemodifizier-Schreib-Zyklus geschrieben. Zum Auslösen eines frühen Schreibzyklus wird W auf L vor einem Übergang von einem oder mehreren der CAS-Signale auf L gebracht. Die Daten gehen zu und kommen von einer adressierten Speicherzelle, wenn das entsprechende CAS-Signal auf L geht. Bei einem verzögerten Schreiben oder einem Lese-Modifizier-Schreib- Zyklus werden CAS-Signale bereits auflogische L-Zustände übergegangen sein. Somit werden die Daten durch den Übergang von W auflogisch L eingestrobt werden. Bei einem verzögerten Schreib- oder einem Lese-Modifizier-Schreib-Zyklus muß G in einem logischen H-Zustand sein, um die Ausgangsbereiche der Puffer 18 in einen Hochimpedanz-Zustand zu bringen, bevor Daten auf die I/O-Leitungen eingeprägt werden.
  • Fig. 10 veranschaulicht ein X 36-Speichermodul 50, welches die Vorrichtung 10 und acht DRAM-Vorrichtungen 52 mit 256K X 4 (ein Megabit) enthält. Die Vorrichtung 10 mit 256K X 4 dient als ein Paritäts-DRAM anstelle der vier DRAM-Vorrichtungen mit 256K X 1, wie beim Modul nach dem Stand der Technik von Fig. 1 veranschaulicht. Ein Merkmal des Moduls 50 ist es, daß alle Vorrichtungen 10 und 52 mit einer gemeinsamen Technologie gebildet werden können, d.h., daß sie dieselbe Dichte haben und mit derselben Technologie hergestellt werden können. D.h. weil die Vorrichtungen 10 und 52 dieselbe Dichte haben, ist es wahrscheinlich, daß sie mit derselben Herstellungstechnologie hergestellt werden können. Beispielsweise kann die Vorrichtung 10 das Teil TMS44C260 sein, und die Vorrichtungen 52 können jeweils das Teil TMS44C256 sein, welche alle von Texas Instruments Incorporated P.O. Box 1443, Houston Texas 77001 erhältlich sind. Im Gegensatz dazu wurden die X 36-Speichermodule nach dem Stand der Technik mit derselben Kapazität mit vier DRAM-Vorrichtungen von 256K X 1, wie in Fig. 1 veranschaulicht, gebildet. Aus den Gesichtspunkten der Kosten, der Funktionstüchtigkeit und der Verfügbarkeit der Vorrichtung ist es vorteilhaft, das Modul 50 mit Teilen derselben Generation herzustellen.
  • Jede der Vorrichtungen 52 hat eine RAS-Eingangsklemme, eine CAS-Eingangsklemme und vier Datenklemmen, DQ1, DQ2, DQ3 und DQ4. Um eine Übertragung von Acht-Bit-Worten zu bewirken, sind die Vorrichtungen 52 in Paaren 62, 64, 66 und 68 gruppiert, wobei die CAS-Eingangsklemmen von jedem Paar gemeinsam verdrahtet sind. Zusätzlich ist jede der vier CAS-Klemmen 29a bis 29d der Vorrichtung 10 gemeinsam mit den gemeinsam verdrahteten CAS-Klemmen von einem der Paare der Vorrichtungen 52 verdrahtet. Bei diesem beispielhaften Modul 50 sind die RAS-Klemmen für die zwei Paare der Vorrichtungen 52 so gemeinsam verdrahtet, daß sie das Signal RAS0 empfangen, und die RAS-Klemmen der restlichen zwei Paare der Vorrichtung 52 sind so gemeinsam verdrahtet, daß sie das Signal RAS2 empfangen. Zusätzlich werden RAS0 und RAS2 an ein NAND- Gatter 70 angegeben, dessen Ausgangssignal an die RAS- Klemme 28 der Vorrichtung 10 gelegt ist.
  • Diese Architektur ermöglicht eine Daten-I/O von der Vorrichtung 10, wenn auf die RAS0-Vorrichtungspaare 62 und 64 zugegriffen wird und/oder ermöglicht eine Daten-I/O von der Vorrichtung 10, wenn auf die RAS2-Vorrichtungspaare 66 und 68 zugegriffen wird. Somit wird auf die Vorrichtung 10 mit einem geeigneten RAS-Signal zugegriffen, um ein Neun Datenbit für jedes Acht-Bit-Wort, das an die oder von den Vorrichtungen 52 übertragen wird, zu übertragen.
  • Ein weiterer Vorteil, alle Modulbauelemente mit Vorrichtungen zu erstellen, die mit derselben Technologie hergestellt sind, ist derjenige, daß die Merkmale des fortschrittlichsten Designs für alle Modulvorrichtungen gemeinsam zur Verfügung gestellt werden können. Beispielsweise können die Vorrichtungen mit 256K X 1 von Fig. 1 NMOS sein, während die zugehörige Vorrichtungen mit 256K X 4 CMOS sind. Zusätzlich dazu, daß sie vier CAS-Eingänge enthält, kann die Vorrichtung 10 spezielle Merkmale enthalten, die den Vorrichtungen 52 derselben Generation, welche einzelne CAS-Eingänge haben, gemeinsam sind. Diese können einen Nibbelmodus, einen statischen Spaltenmodus oder einen seriellen Modus enthalten.
  • Bei dieser Verbesserung kann das Modul benutzt werden, um ein oder mehrere spezielle Merkmale zu bieten, welche in der Vergangenheit nicht implementiert werden konnten, da nicht alle Vorrichtungen dieses Merkmal enthielten. Beispielsweise könnten alle der Vorrichtungen 10 und 52 im statischen Spaltenmodus arbeiten, in dem das CAS-Signal in einem logischen L-Zustand gehalten wird und die Adressignale statisch gestrobt werden, wie im Zeitablaufdiagramm von Fig. 11 gezeigt. Der statische Spaltenmodusbetrieb wird ebenfalls im Datenblatt für das TeilTMS44C257 (DRAM mit 256K X 4) diskutiert, das von Texas Instruments veröffentlicht ist und hier durch Bezugnahme aufgenommen ist.
  • Obwohl ein DRAM mit 1-Megabit mit vier CAS-Eingängen dargestellt worden ist, werden weitere Ausführungsformen der Erfindung den Fachleuten klar erscheinen. Flüchtige und nichtflüchtige Speichervorrichtungen können mit mehreren CAS- Eingangsklemmen zum individuellen Steuern der Datenwege konstruiert werden. Obwohl angenommen wird, daß ganzzahlige Vielfache der vier CAS-Eingänge am nützlichsten für die hier diskutierten besonderen Anwendungen sein werden, ist die Erfindung nicht darauf beschränkt. Auch ist sie nicht auf Anwendungen beschränkt, bei denen die in einer Modulvorrichtung mit mehreren CAS-Eingängen gespeicherten Daten Paritätsdaten sind. Selbstverständlich müssen, wenn Paritätsdaten in einem Modul nach der vorliegenden Erfindung gespeichert werden, die Paritätsdaten nicht in der besonderen Vorrichtung, die mehrere CAS-Eingangsklemmen hat, gespeichert werden. Vielmehr ist ein Merkmal der vorliegenden Erfindung die Bereitstellung einer Vorrichtungsarchitektur, welche bei Anwendung auf ein Speichermodul in einer bequemen und kosteneffektiven Einrichtung zum Speichern von Datenketten mit Längen, die ganzzahlige Vielfache von neun Bits sind, resultiert.
  • Größere Vorrichtungen, z.B. mit 256K X 8, 1M X 4, 1M X 8, 16M X 8 usw. mit mehreren CAS-Eingangsklemmen können zum Bilden von Speichermodulen gemäß der Erfindung benutzt werden. Ein Modul kann mit einer Vorrichtung mit 256K X 4 wie dem der Vorrichtung 10 in Verbindung mit acht Vorrichtungen mit 1 Megabit X 4 wie den Vorrichtungen 52 gebildet werden. Speichermodule, die mit mehreren CAS-Eingangsvorrichtungen ausgebildet sind, können so konfiguriert werden, daß sie eine 32-Bit-, 64-Bit- oder eine breitere Daten-I/O aufweisen. Solche Module können ebenfalls so konfiguriert werden, daß sie kleinere Wortgrößen aufweisen. Zum Reduzieren von Zugriffszeiten können die Vorrichtungen in Datenblöcke konfiguriert werden, auf welche individuell durch Verschachteln der RAS0- und RAS2-Signale zugegriffen werden kann.
  • Obwohl bestimmte bevorzugte Ausführungsformen der Erfindung beschrieben wurden, sollte verstanden werden, daß zahlreiche weitere Modifikationen durchgeführt werden können, ohne vom Schutzumfang der Erfindung abzuweichen, der nur durch die folgenden Patentansprüche begrenzt ist.

Claims (9)

1. Speichermodul (50) des Typs mit mehreren diskreten Speicherschaltungen, wobei der Modul enthält:
mehrere diskrete Datenspeicherschaltungen (52), die jeweils so organisiert sind, daß sie eine individuelle Folge mit einer Länge liefern, die gleich einem ganzzahligen Vielfachen von vier Bits ist, wobei die Schaltungen in Gruppen angeordnet sind, um eine kombinierte Datenfolge zu liefern, deren Länge gleich der Summe der einzelnen Folgen ist, wobei jede Schaltung eine Signalleitung aufweist, die so angeschlossen ist, daß sie die Übertragung der einzelnen Datenfolgen steuert;
mehrere Datenklemmen (DQ1, DQ2, DQ3 und DQ4), die jeweils einem anderen Bit der kombinierten Datenfolge zugeordnet sind und die so angeschlossen sind, daß sie einen einer der einzelnen Folgen zugeordneten Datenwert von einer der Speicherschaltungen zur Ausgabe aus dem Modul übertragen; und
mehrere Steuerklemmen, wobei jede Signalleitung so mit einer Steuerklemme verbunden ist, daß sie ein externes Signal (RAS, CAS, RAS0, RAS2, CAS0, CAS1, CAS2, CAS3, CAS4) zur Auslösung der Übertragung einer der einzelnen Datenfolgen aus jeder der Speicherschaltungen empfängt; dadurch gekennzeichnet, daß der Modul ferner eine zusätzliche Ein-Chip-Speicherschaltung (10) mit mehreren zusätzlichen Signalleitungen (CAS1, CAS2, CAS3, CAS4) und mehreren zusätzlichen Datenleitungen enthält, wobei eine erste der zusätzlichen Signalleitungen gemeinsam mit der Signalleitung einer ersten Gruppe von Datenspeicherschaltungen verdrahtet ist, damit die zusätzliche Schaltung von der Übertragung eines Datenbits über eine der zusätzlichen Datenleitungen abhängig gemacht wird, wenn eine kombinierte Datenfolge aus der ersten Gruppe von Speicherschaltungen übertragen wird; und wobei eine zweite der zusätzlichen Signalleitungen gemeinsam mit der Signalleitung einer zweiten Gruppe von Datenspeicherschaltungen verdrahtet ist, um die zusätzliche Schaltung von der Übertragung eines Datenbits über eine der zusätzlichen Datenleitungen abhängig zu machen, wenn eine kombinierte Datenfolge aus der zweiten Gruppe von Speicherschaltungen übertragen wird.
2. Modul nach Anspruch 1, bei welchem alle Speicherschaltungen dynamische Schreib/Lese-Speicherschaltungen sind und die zusätzliche Schaltung vier Signalleitungen enthält, die die Übertragung von Paritätsdaten steuern.
3. Modul nach Anspruch 1 oder Anspruch 2, bei welchem die diskreten Datenspeicherschaltungen elektrisch in Paaren (62, 64, 66, 68) angeordnet sind, um eine Datenfolgenlänge zu liefern, die ein ganzzahliges Vielfaches von acht Bits ist, wobei die mehreren Datenspeicherschaltungen ferner so angeordnet sind, daß sie eine kombinierte Datenfolge liefern, deren Länge gleich der Summe der Längen der einzelnen Datenfolgen ist.
4. Modul nach einem der vorhergehenden Ansprüche, bei welchem die erste der zusätzlichen Signalleitungen gemeinsam mit der Signalleitung einer dritten der Datenspeicherschaltungen verdrahtet ist, um eine Datenfolgenlänge zu liefern, die ein Vielfaches von neun Bits ist, und bei welchem die zweite der einzelnen Datenleitungen gemeinsam mit der Signalleitung einer vierten der Datenspeicherschaltungen verdrahtet ist, um ebenfalls eine Datenfolgenlänge zu liefern, die ein Vielfaches von neun Bits ist.
5. Modul nach einem der vorhergehenden Ansprüche, bei welchem eine gleiche Anzahl von zusätzlichen Signalleitungen und zusätzlichen Datenleitungen in der zusätzlichen Speicherschaltung vorhanden sind.
6. Modul nach einem der vorhergehenden Ansprüche, bei welchem die Anzahl der Datenleitungen in den zusätzlichen Speicherschaltungen vier beträgt.
7. Modul nach einem der vorhergehenden Ansprüche, bei welchem die Anzahl der Signalleitungen in den zusätzlichen Speicherschaltungen vier beträgt.
8. Modul nach einem der vorhergehenden Ansprüche, bei welchem jede zusätzliche Datenleitung so verdrahtet ist, daß ein neuntes Datenbit jedem achten Datenbit in der kombinierten Datenfolge zugeordnet wird.
9. Modul nach einem der vorhergehenden Ansprüche, bei welchem die zusätzlichen Datenleitungen so verdrahtet sind, daß sie ein Bit der Paritätsdaten jeden acht Bits des kombinierten Datenwortes zuordnen.
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