KR100220000B1 - 데이타와 패리티 비트용으로 정렬된 메모리 모듈 - Google Patents

데이타와 패리티 비트용으로 정렬된 메모리 모듈 Download PDF

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KR100220000B1 KR1019900015512A KR900015512A KR100220000B1 KR 100220000 B1 KR100220000 B1 KR 100220000B1 KR 1019900015512 A KR1019900015512 A KR 1019900015512A KR 900015512 A KR900015512 A KR 900015512A KR 100220000 B1 KR100220000 B1 KR 100220000B1
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윌리엄 비. 켐플러
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Abstract

소정 수의 개별적인 부품을 포함하는 반도체 메모리 아키텍처는 증가된 용량의 메모리 모듈을 제공한다. 메모리 모듈(50)은 4비트의 정수배의 길이인 각각의 데이터 스트링을 제공하도록 각각 구성된 복수의 개별적인 데이터 메모리 회로(52)를 포함한다. 데이터 메모리 회로(52)는 각각의 데이터 메모리 회로는 각각의 데이터 스트링의 길이의 합과 같은 길이를 갖는 조합 데이터 스트링을 제공하도록 정렬된다. 각각의 데이터 메모리 회로는 각각의 데이터 스트링의 전송을 제어하도록 접속된 신호 라인을 포함한다. 서로 다른 데이터 핀은 메모리모듈로부터 출력된 자료를 전송하기 위한 조합 데이터스트링 각각의 비트에 연관된다. 각각의 신호라인은 하나의 데이터 메모리 회로(52)로부터 개별 스트링들 중 한스트링의 전송을 초기화시키기 위해 외부 신호를 수신하도록 제어 핀에 접속된다. 모듈(50)은 복수의 부수적인 신호 라인 및 복수의 부수적인 데이터 라인을 갖는 부수적인 메모리 회로(52)을 더 포함한다. 제1의 부수적인 신호 라인은 데이타 메모리 회로들 중 첫 번째 회로의 신호라인에 공통으로 와이어 된다. 제2의 부수적인 신호 라인은 데이터 메모리 회로들 중 메모리 회로들 중 한 회로로부터 전송될 때, 부수적인 메모리 회로는 부수적인 데이터 라인들 중 한 회로로부터 전송될 때, 부수적인 메모리 회로는 부수적인 데이터 라인들 중 한 라인을 따라 데이터의 비트를 전송하도록 응답한다.

Description

데이타와 패리티 비트용으로 정렬된 메모리 모듈
제1도는 종래의 메모리 모듈을 도시한 도면.
제1A도는 제1도에 표시된 핀명을 설명한 범례표
제2도는 본 발명에 따른 다중 열 어드레스 스트로브 제어 라인 입력을 포함하는 반도체 메모리 디바이스를 도시한 도면.
제3도는 제2도의 디바이스를 상세하게 도시한 도면.
제4도는 제2도의 디바이스를 더욱 상세하게 도시한 도면.
제5도 내지 제9도는 제2도의 디바이스가 여러 가지 모드로 동작하는 동안의 제어 신호와 데이터 I/O 사이의 관계를 도시한 타이밍도.
제5A도는 제5도에 표시된 핀명을 설명한 범례표.
제10도는 제2도의 디바이스로 형성될 수 있는 메모리 모듈을 개략적으로 도시한 도면.
제11도는 정적 열 모드 동작을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 디바이스 10a,10b,10c,10d : 어레이
11a,11b : god 디코더 12,28 : 입력핀
16 : 데이터 입력/출력 라인 17 : 멀티플렉서
18a,18b,18c,18d : 버퍼 26 : 감지 증폭기
33 : 비트 라인 34 : 행 라인
본 발명은 반도체 메모리 디바이스에 관한 것으로, 더욱 상세하게는 독립적으로 제어가능한 다중 데이터 경로를 갖는 메모리 회로, 또는 이러한 회로로 형성된 메모리 모듈에 관한 것이다.
점차로 대용량화 추세에 있는 반도체 메모리의 모든 형태는 비트 밀도가 높고 보다 작은 셀 설계가 실현되고 있다. 1972년에 4 Kbit(4 Kilobit) 동적(Dynamic)랜덤 액세스 메모리(DTAM)를 생산하게 되었고 1983년에 256 Kbit 디바이스사 실용화 될 수 있었다. 1메가비트(1 Mbit) DTAM 디바이스가 1987년에 실용화되었고, 4 Mbit디바이스는 1990년데에 널리 시판될 것이며, 16 Mbit 디바이스는 현재 설계 단계이다. 64 Mbit, 256 Mbit또는 더욱 대용량의 메모리 디바이스가 1990년대에 제조될 수 있을 것이다.
DRAM 정적(Static) 랜덤 액세스 메모리(STAM) 및 비휘발성 메모리 디바이스 용량의 급속한 증가에도 불구하고, 단일 디바이스에 이용가능한 것보다 큰 메모리 용량을 갖는 마이크로 프로세서에 기초한 시스템을 형성하기 위한 필요성이 계속해서 요수되고 있다. 메모리 모듈은 점증하는 메모리 용량 구비조건을 충족시키는 문제점에 대한 표준 해결책을 제공한다. 일반적으로, 메모리 모듈은 공통 기판 상에 장착된 복수의 개별적인 메모리 디바이스로 구성된다. 예를 들어, 256 Kbit메모리 모듈은 64K x 4메모리, 즉 64K의 4 비트 워드를 저장하기 위한 4개의 I/O 경로를 갖는 복합메모리를 형성하기 위해 4개의 64 Kbit DTAM으로 구성될 수 있다. 이와 마찬가지로, x8 모듈은 8비트 워드를 다루지만, x9 모듈은 8개의 데이터 비트를 수용한다.
훨씬 큰 용량의 메모리 모듈이256 Kbit 및 1 Mbit디바이스로 형성될 수 있다. 예를 들어, 텍사스의 인스트루먼츠 인코포레이티드사(Texas Instruments Incorporated)가 제조한 DTAM 모듈 TMO24EAD9는 9개의 1 Mbit DRAM을 사용하여 30핀 싱글-인-라인 패키지(Single-In-Line Package : SIP)에 1,048,576 x9 메모리 조직을 제공한다. 이러한 메모리 모듈에 있어서, 8개의 병렬 데이터 라인을 제공하기 위해 동일한 제어핀에 공통으로 접속된다. 개별적인 하나의제어 라인이 패리티 비트를 저장하는 아홉번째의 디바이스에 제공된다.
많은 메모리 응용에서, 패리티 검사를 데이터의 각각의 워드에 대해 수행함으로써 데이터 정확도를 보장하는 것이 중요하다. 그러므로, 패리티 정보를 저장하기 위해 부수적인 메모리 회로를 포함하는 모듈을 설계하는 것이 일반적이다. 모듈아키텍처는 보다 큰 워드 크기를 위한 패리티 데이터, 예를 들어 16, 32 또는 64 비트 데이터용 I/O를 수용하도록 형성될 수 잇다. 한 예는 텍사스 인스트루먼츠 인코포레이티드사가 제조하고 8개의 1 Mbit DRAM을 구비하여 x36 구성을 제공하는 DRAM 모듈 TM256KBC36이다. 이 모듈의 저장 깊이, 즉 모듈상에 저장될 수 있는 워드 수는 256K이다. 256K 깊이를 갖는 36비트 워드 길이를 제공하는 것 외에, 이러한 아키텍처는 보다 짧은 워드에 대해 한층 큰 깊이를 제공한다. 즉, TM256KBC36은 262,144개의 36비트 워드, 524,288개의 18비트워드 또는 1,048,576개의 9 비트 워드중 하나를 저장할 수 있는 x36 모듈이다.
제1도에 개략적으로 도시된 TM256KBC36은 4개 그룹의 메모리 디바이스를 갖고 있는 싱글-인-라인 팩키지로 구성된다. 각각의 그룹은 2개의 256K x 4DRAM 및 1개의 256K의 저장깊이를 제공한다. 동일한 그룹 내의 모든 디바이스의 CAS 제어 라인은 공통 그룹 제어핀에 와이어(wired)된다. 그러므로, 4개 그룹 제어 핀의 각각은 12개 모듈 디바이스중 3개에 저장된 서로 다른 9 비트 데이터 그룹과 연관된다. 이것은 9 비트 워드의 정수배로 판독/기록 동작을 가능하게 한다.
비록 TM256KBC36과 같은 모듈이 메모리 용량을 화가장하는데 편리하고 유통성 있는 수단을 제공하더라도, 이러한 장점이 개별적인 디바이스의 비트당 비용에 비해 메모리의 비트당 비용 증가를 수반한다는 것은 널리 알려져 있다. 이와 같은 비용증가의 일부는 다중 집적회로 디바이스를 갖는 복합회로를 회로를 형성하는데 필연적인 것이다. 또한, 모듈을 팩키지하고 검사하는 비용은 기판상의 개별 부품수에 비례하여 증가된다. 부수적으로, 다수의 집적 회로를 수용하는 메모리 기판의 개발 및 제조에는 상당히 많은 비용이 든다. 특히, 무듈의 무게, 물리적 크기 및 필요 전력이 증가함에 따라 열응력 및 기계적 진동 문제를 최소화시키는 설계는 비용이 더욱 많이 들게 된다. 모듈 크기 및 제조 비용을 감소시키는 표면 실장 기술은 소정의 이러한 문제들에 대한 부분적인 해결 방안만을 제공한다.
이러한 요인들 및 점진적으로 보다 큰 용량의 메모리 시스템에 대한 점증하는 요구의 관점에서, 메모리 모듈의 비트당 비용과 물리적 크기를 더욱 감소시키는 것이 본 기술 분야에 요구되고 있다.
따라서, 본 발명은 소수의 개별적인 부품만으로 메모리 모듈의 용량을 증가시킬 수 있는 아키텍처를 제공한다. 본 발명의 목적은 소정 크기의 워드를 저장하는데 필요한 개별적인 메모리 회로의 부품수를 감소시키기 위한 것이다. 본 발명의 다른 목적은 메모리 모듈을 패키지하고 검사하는 기판 수준의 비용을 감소시키기 위한 것이다.
본 발명의 한가지 형태에 이서, 메모리 모듈은 4비트의 정수배인 길이를 갖는 개별적인 데이타 스트링(string)을 제공하도록 각각 구성된 복수의 개별적인 데이터 메모리 회로를 포함한다. 데이터 메모리 회로는 개별적인 데이터 스트링 길이의 합과 동일한 길이를 갖고 있는 조합 데이터 스트링을 제공하도록 접속된 신호 라인을 포함한다. 각각의 데이터 메모리 회로는 개별적인 데이터 스트링의 전송을 제어하도록 접속된신호 라인을 포함한다. 서로 다른 데이터 핀은 모듈로부터의 출력을 위해, 데이터를 전송하기 위한 조합 데이터 스트링의 각각의 비트와 연관된다. 각각의 신호 라인은 데이터 메모리 회로들 중 한 회로로부터 개별적인 스트링들 중 한 스트링의 전송을 개시하기 위한 외부신호를 수신하는제어 핀에 접속된다.
모듈은 복수의 부수적인 신호 라인 및 복수의 부수적인 데이터 라인을 포함하는 부수적인 신호 라인중 두 번째 신호 라인은 데이터 메모리 회로들중 두 번째 회로의 신호 라인에 공통으로 와이어된다. 추가 메모리 회로는, 개별 데이터 스트링이 데이터 메모리 회로들 중 한 회로로부터 전송될 대 부수적인 데이터 라인들중 한 라인을 따라 한 비트의 데이터를 전손하도록 응답한다.
본 발명의 양호한 실시예에서, 부수적인 메모리 회로는 4 비트 이상의 패리티 데이터를 제공한다. 패리티 데이터의 각 비튼믄 1개 이상의 데이터 메모리 회로에 의해 제공된 8 비트의 데이터 스트링에 연관된다.
이하, 동일한 부분에는 동일한 참조 번호 및 부호를 사용한 첨부 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 기술하겠다.
동적 랜덤 액세스 메모리 어레이는 화이트(White) 등에 허여되고, 텍사스 인스트루먼츠 인코포레이티드사에 양도된 미합중국 특허 제4,081,701호에 총체적으로 기술되어 있다. 다중 어레이가 위에 형성된 고밀도 모놀리식 반도체 메모리 디바이스는 당 기술분야에 널리 공지되어 있다. 예를 들어, 핑크햄(PinKham0에게 혀여되고, 텍사스 인스트루먼츠 인코포레이티드사에 양도된 본 발명의 참조 문헌으로 일체 화되고, 이중 포트, 즉 비디오 RAM 응용용으로 제공된 것과 같은 랜덤 및 직렬 액세스 메모리 디바이스를 개시하는 미합중국 특허 제4,636,986호를 참조한다. 일반적으로,다중 어레이의 각각은 행 및 열로 정렬된 같은 수의 액티브메모리 소자를 포함한다. 각각의 어레이 내의 메모리 셀을 동시에 액세스하기 위해 어드레스 데이터 버퍼들은 외부 소오스에 및 그로부터 어레이 내에 저장되거나 저장될 데이터를 병렬로 전송하도록 각각의 어레이와 연관되어 있다.
이러한 디바이스 상의 개별 어레이로의 입력은 공통 어드레스를 갖는 모든 메로리 셀보다 적은 데이터를 선택적으로 기록하도록 제어될 수 있다는 것이 제안되었다. 이에 연관하여, 핑크햄(PinKham)에게 허여된 미합중국 특허 제4,636,986호는 어드레스된 메모리 위치로의 데이터 전송을 금지하기 위한 기록 마스크 회로를 개시하고 있고, 또한 디바이스 상의 다수의 어레이의 각각에의 데이터 기록이 개별 적인 열 얻레스 스트로브 신호로 제어될 수 있는 비트 맵 비디오 디스플레이 메모리 디바이스의 형성을 교시하고 잇다.
과거에, 공통 어드레스를 갖고 있는 모든 메모리 셀보다 적도록 데이터 입력을 제한하는 개념은, 그래픽 데이터를 기록하거나 향상된 그래픽 성능을 제공할 대 특히 유리하기 때문에 전적으로 사용되지는 않지만 그래픽 디스플레이 시스템에 설계된 이중 포트 메모리이로 주로 사용되어왔다. 더욱이, 기록 마스크 특징을 포함하는 디바이스가 시판중에 있지마, 다중 열 어드레스 스트로브 제어 라인을 일체로 하는 비디오ram 설계가 임의의 두드러진 상업적 관심을 일으킨다로는 생각하지않는다. 아마도 이것은 부수적인 여 얻레스 스트로브 신호핀이 각각의 개별적인 어레이를 제어하는데 필요하기 때문일 것이다.
본 발명에 다르면, 메모리 디바이스 상의 몇몇 어레이의 각각을 위한 개별적인 열 어드레스 스트로브 신호는 공통 어드레스를 갖고 있는 모든 메모리 셀보다 적도록 데이터 입력을 제한하는 것 이상의 장점을 제공하는 것으로 알려지고 있다.
제2도를 참조하면, 4개의 메모리 어레이 블록으로 구성되는 반도체 메모리디바이스(10)의 일예가 도시되어 있다. 디바이스9100은 각각의 어레이가 262,144개셀을 포함하는 4개의 어레이(10a, 10b, 10c 및 10d)로 분산된 220또는 1,048,576개 메모리 셀을 갖고 있는 소위 1 Mbit 크기이다. 각각의 어레이에 있어서, 512행 라인이 존재한다. 모든 행 라인은 24o의 행 디코더(11a 또는 11b)들 중의 한 디코더에 접속된다.각각의 행 디코더는 행 어드레스 래치(13) 및 라인(14)에 의해어드레스입력 핀 (12) 로부터 9 비트 행 어드레스를 수신한다. 또한,9 비트 열 어드레스가 시분할 방식으로 버퍼(15)0에 입력하기 위한 입력 핀 (12)에 인가된다. 8개의 데이터 입력/출력 (I/O) 라인(16)은 어레이의 중앙에 배치된다. 이들 8개의 라인916)들중4개의 라인은 1-오브-2(1 of 2) 멀티플렉서917)에 의해 데이터를 입력 또는 축력하기위해 동시에 선택된다. 멀티플렉서(17)로부터의 축력 신호는 버퍼(18a, 18b, 19c 및 18d)를 거쳐 4개의 I/O 라인을 통해 데이터 I/O 핀 (DQ1, DQ2, DQ3 및 DQ4)에 전달된다. 선택 제어를 위해, 멀티플렉서(17)은 열 어드레스 버퍼(15)들중 한 버퍼로부터 라인(20)을 따라 전송된 열 어드레스 데이터중 1 비트를 수신한다.
8개의 I/O 라인 (16)들중 2개의 라인들은I/O 라인 (21)에 의해 각각의 메모리 어레이 블록에 접속된다. 버퍼(15)로부터 라인 (15)상의 열 어드레스의 4비트를 사용하여 각각의 어레이 블록 내의 16개의 중간 출력 버퍼(24)의 각각의 16개 세트로 2-오브-16 열 선택이 행해진다. 각각의 어레이(10a, 10b, 10c 및 10d)의 경우, 어레이에 각각 접속된 12개 감지 증폭기 (16)가 존재한다. 본발명의 양수인에게 양도되고, 본 발명의 참조 문헌으로 일체화도니 미합중국 특허 제4,658,377호에 보다 상세하게 기술되어 있는 바와 같이 각각의 열은 다수의 비트 라인 세그먼트에 각각 선택적으로 결합된 한쌍의 비트 라인을 포함한다. 각각의 버퍼(24)는 버퍼(15)로부터 라인(17)을 통해 수신된 열 어드레스 정보의 1 비트에 기초하여 2개 열들중의 한 열사이를 선택하도록 결합된다.
물론, 어레이(10a, 10b, 10c 및 10d)는 전력을 감소시키고 잡음을 감소시키기위해 예를 들어, 부수적인 디코딩을 갖는 4개의 서브-어레이로 세분화될 수 잇다. 도한, 데이터 I/O 라인(16)의 수는 증가될 수 있고, 라인 (16)은 [멀티플렉서(17)의 대신에] 1-오브-4 멀티플렉서가 2개의 어드레스 비트를 수신하고 4개의 비트 데이터 I/O를 제공하는 최소한 16 데이터 라인까지 증가될 수 잇다.
메모리 디바이스(10)는 입력 핀 (28) 상으로 행 어드레스 스트로브 신호, 및 핀(29a, 29b, 29c 및 29d) 상으로 다중 열 어드레스 스트로브 신호및를 각각 수신한다. 각각의 출력버퍼(18a, 18b, 18c, 및 18d)는 연관된 데이타 I/O 핀(DQ)에/로부터 데이타를 전송하기 위해 열 어드레스 스트로브 신호및에 의해 각각 인에이블된다. 판독 또는 기록 동작의 선택은 핀(30)에 입력되는 판독/기록 제어 신호() 에 의해 제어된다. 클럭 발생기 및 제어 회로(31)은 다양한 랜덤액세스 동작에 필요한 모든 내부 클럭 및 제어 신호를 발생한다.
제3도는 어레이(10a,10b,10b, 및 10d)들중 한 어레이를 포함하는 블록의 경우 I/O 라이 (16), 제1 및 제2 레벨 중간 출력 버퍼(22 및 24), 및 감지 증폭기(26)를 더상세하게 도시한다. 16개의 중간 출력 버퍼(22)는 8개 그룹(22-1 ... 22-8 및 22-9 ... 22-16)으로 정렬된다. 8개 버퍼(22)들의 각 그룹은 라인(21)에 의해 두 개의 라인(16)중 하나에 접속된다.
각각의 버퍼(22-1 내지 22-16)에 연관되어 있는 것은, 한 셋트의 16개 버퍼(24)이다. 각 버퍼 (24-1 내지 24-16)는 쌍으로 정렬된 32개 감지 증폭기 (26)의 그룹에 결합된다.
메모리 어레이(10a)는 비트 라인(33)과, 비트 라인에 결합되어 9비트 행 어드레스들 중 1 비트에 따라 제2도의 행 디코더(11a 또는 11b)들 중 한 디코더에 의해 선택가능한 2개 행의 더미(dummy) 셀(34a)모두를 교차하는 512개 행 라인(34)을 포함한다. 각각의 감지 증폭기(26)(제3도)는 미합중국 특허 제4,658,377호에 기술된 바와 같이 교대로 비트 라인 세그먼트에 선택적으로 결합된 한쌍의 비트 라인(33)에 접속된다. 제2도의 버퍼(15)로부터의 열 어드레스중 1 비트는 (한 셋트의 감지 증폭기 내의) 16개 쌍 각각의 2개의 감지 증폭기(26)들중 한 증폭기를 라인937)을 거쳐 16개 버터 (24)에 선택적으로 접속시키도록 라인(27)(제2도 및 제3도)을 따라 전송된다.
제4도는 16개의 버퍼(24-1) 세트에 연관된 감지 증폭기 (26)세트 사이의 관계를 더욱 상세하게 도시한 제3도의 일부를 도시한다. 각각의 감지 증폭기(26)은 공지된 폴드형(folded) 비트 라인 구성으로 확장하는 2개의 비트 라인(33)을 갖고 있다. 행 라인(34)은 비트 라인(33)을 교차한다. 메모리 셀은 행 및 비트 라인 세그먼트의 교차점에 위치된다. (각 쌍의 감지 증폭기(26)용)멀티플렉서(42)는 연관 버퍼(24)에 접속하기 위하여 라인(27)을 따라 전송된 열 어드레스 비트 값에 기초하여 하나의 감지 증폭기(26)을 선택한다. 라인 (25)상으로 전송된 4개의 열 어드레스 비트에 기초하여, 라인(38 및 39)에 결합하기 위한 임의의 시간에, 버퍼(24-1)과 같은 16개의 버퍼들 중 한 개의 버퍼만이 선택된다. 제4도에 도시된 버퍼(22-1)의 선택은 라인(23) 상으로 3 비트의 데이터에 의해 이루어진 2-오브-16의 선택에 의해 제어된다. 버퍼(22-1)의 선택은 메모리 어레이(10a)에 연관된 2개의 단일 레일(rail)I/O라인(16)들중 한 라인에 이중-레일I/O 라인(38 및 39)을 결합한다.
제2도를 다시 참조하면, 상술한 바와 같이, 각각의 메모리 어레이(10a, 10b, 10c 및 10d)는 공통 행 디코더 및 공통 열 디코더를 공유한다. 행 어드레스 및 연관된 행 어드레스 스트로브는 각각의 어레이(10a, 10b, 10c 및 10d)내의 어드레스된 행을 활성화 시킨다. 각각의 열 어드레스 스트로브 신호및는 대등하는 어레이(10a, 10b, 10c 또는 10d) 내의 어드레스된 열을 선택적으로 활성화시킨다. 이와 같은 특징이 없이, 4개 어레이 모두 사이에 공통 열 디코더를 공유한다는 것은 데이터를 모든 어레이(10a, 10b, 10c 및 10d)에 동시에 판독하거나 기록하는 것이 요구될 것이다. 개별적인 열 어드레스 스트로브 제어신호를 각각의 어레이(10a, 10b, 10c 및 10d)에 제공하므로써, 핀들(DQ1, DQ2, DQ3 또는 DQ4)중 임의의 한핀과 어레이(10a, 10b, 10c 또는 10d)들 중 대응하는 한 어레이 사이에 데이터를 선택적으로 전송하는 것이 가능하게 된다. 이와 같은 개별적인 I/O 동작은 이하 상세히 후술한 바와같이 디바이스(10)가 패리티 모드로 동작하는 것을 가능하게 한다.
제5도 내지 제9도는 다음 동작, 즉 기록, 판독, 조기기록, 기록-판독/판독-수정-기록, 및 페이지 모드에 대한 각각의 타이밍 관계를 도시한다. 이들 동작들은, 4개의 독립적인 CAS 입력 핀(29A-29D) 상의 신호가 4개 데이터 I/O 핀 (DQ1-DQ4)을 독립적으로 제어하는 다른 기능을 디바이스(10)가 제공할 수 있을지라도, 패리티 데이터의 전송과 관련하여 간단하게 논의 된다. 연관된 핀명은 제5A도의 범례에 정의 되어 있다. 본 발명의 참고 문헌으로 일체화된 미합중국 77001 텍사스주 휴스턴 피.오. 박스 1443에 소재하는 텍사스 인스트푸먼츠 인코포레이트사로부터 입수할 수 있는 부품 번호 순44C260에 대한 Advance Information Data Sheets로부터 본 발명의 실시예에 연관된 추가적인 자료를 얻을 수있다.
판독 또는 기록 사이클에 있어서, 열 어드레스 임의의 핀(29)을 통해 제1열 어드레스 스트로브 신호의 하강 에지로 래치되어 논리 하이(high) 상태에서 논리 로우(low) 상태로 변화한다. 부수적으로, 열 어드레스 스트로브 신호가 로우 상태로 될 때마다, 대응하는 핀 DQ가 인에이블되어 래치된 어드레스에 대응하여 메모리 어레이(10a-10d)들 중 한 어레이에/로부터 데이터를 전송하거나/정송하도록 인에이블된다. 모든 어드레스 셋업(set up) 및 홀드(hold) 파라미터들은 신호의 제1 하강 에지에 관련된다. 지연 시간, 예를 들러 신호의 하강 에지에서 유효 데이터가 이용가능하게 될 때까지의 지연 시간은, 특정 신호의 하강 에지에서 데이터가 대응하는 핀 DQ에 나타날 때의 시간까지 측정된다.
새로운 열 어드레스를 래치하기 위해, 모든 열 어드레스 스트로브 핀(30)은 먼저 논리 하이레벨로 되어야 한다. 열 프리차지(precharge)시간, 즉 파라미터 tcp는 하이 상태로 전이되는 최종 신호에서 다음 사이클에서 제1 신호의 하강 에지까지 측정된다. 조기 기록 사이클 동안, 데이터는 신호의 제1하강 에지로 래치된다. 그러나, 논리 로우 신호대응하는 핀DQ만이 데이터를 메모리에 전송할 것이다.
페이지 모드 동작은 일련의 열 어드레스 및 제어 신호를 인가하면서 한 개의 행 어드레스를 보유함으로써 액세스 시간을 고속화할 수 있다. 이것은 시분할 형태로 발생하는 행 어드레스 셋업 및 보유 시간에 필요한 시간을 제거한다. 종래의 페이지-모드 동작과는 달리, 디바이스(10)(제2도) 내의 열 어드레스 버퍼(15)는 신호의 하강 에지에서 활성화된다. 신호가 로우 상태로 되면, 클럭 발생기 및 제어 회로(31)는 신호를 공급하여 열 어드레스 버퍼(15)를 파워 업시킨다. 열 어드레스 버퍼 (15)는 모든 신호가 논리 하이 상태인 동안 트렌스페어런트(transparent) 또는 병류(flow-through) 래치로서 기능한다. 이와 같은 특징은 디바이스(10)가 종래의 페이지-모드부품보다 더 높은 데이터 대역폭으로 동작할 수 있게 한다. 즉, 대응 신호가 로우 상태로 전이될 때보다도 열 어드레스가 유효 되자마자 데이터 검색이 개시된다. 유효 열 어드레스는 행 어드레스 홀드 시간tRAH가 지나 후에 즉시 인가될 수 있다.
각각의 어레이(10a-10b) 내의 262.144개의 저장 셀 위치 각각을 디코드하는데 18개 어드레스 비트의 정보가 필요하다. 9개의 행 어드레스 비트는 핀 (A0 내지 A8)에 입력되고, 신호래치된다. 그 다음, 9개의 열 어드레스 ㎉의 정보가 핀(A0내지 A8)에 셋업되고, 제1 신호가 하강할 때 디바이스(10)상에 래치 된다. 신호는 행 디코더(11A, 11B)뿐만 아니라 감지 증폭기를 활성화 시킨다는 점에서 칩 인에이블 신호와 유사하다. 특정 신호가 논리 로우 상태로 되면, 이 전이가 대응하는 출력 버퍼(18)을 활성화시키기 때문에 칩 셀렉트로서 동작한다.
출력 인에이블 신호 ()는 출력 버퍼의 임피던스를 제어한다. 출력 인에들 신호가 하이일 때, 버퍼(18)은 하이 임피던스 상태로 유지한다. 정상적인 사이클 동안, 출력 인에이블 신호가 로우로 되면, 출력 버퍼(18)를 활성화시켜 이를 로우 임피던스 상태로 되게 한다. 연관된 출력 버퍼가 로우 임피던스 상태로 되도록 신호및 신호로우로 될 필요가 있다. 버퍼는, 출력 인에이블 신호또는 연관된 신호가 논리 하이레벨로 될 때까지 로우 임피던스 상태를 유지할 것이다.
기록 인에이블 신호가 핀(30)에 인가되면, 기록 인에이블 입력을 통해 판독 및 기록 동작이 선택된다. 논리 하이 신호는 판독 모드를 선택하고, 논리 로우 신호는 기록 모드를 선택한다. 판독 모드가 선택되면, 데이터 입력이 디스에이블 상태로 된다. 만일 기록 인에이블 신호가, 소정의 입력 신호중 어느 것이 논리 로우 상태로 전이되기 전에 (조기 기록)논리 로우 상태라면, 출력 핀이 하이 임피던스 상태를 유지하며, 출력 인에이블 신호가 로우인 동안 기록 동작을 가능하게 한다.
기록 또는 판독-수정-기록 사이클 동안 데이터가 기록된다. 조기 기록 사아클을 개시하기 위해, 기록 인에이블 신호는 하나 이상의 신호에 의해 전이 로우로 되기 전에 로우로 된다. 데이터는 대응하는 신호가 로우로 전이할 때 어드레스된 메모리셀에/로부터 전달된다. 지연된 기록 또는 판독-수정-기록 사이클에 있어서, 신호는 논리 로우 상태로 이미 전이되어 있을 것이다. 그러므로, 기록 인에이블 신호가 논리 로우로의 전이에 의해 데이터가 스트로브될 수 있다. 지연된 기록 또는 판독-수정-기록 사이클에서, I/O 라인 상에 데이터를 인가하기 전에 버퍼(18)의 출력부가 하이 임피던스 상태로 되도록 출력 인에이블 신호는 논리 하이 상태가 되어야 한다.
제10도는 디바이스(10) 및 8개의 256Kx4 디바이스(10)는 제1도의 종래 기술의 모듈에 도시된 바와 같은 4개의 256KZ1DRAM 대신에 패리티 DRAM으로서 기능한다. 모듈(50)의 특징은 모든 디바이스(10 및 52)가 일반적인 기술로 형성될 수 있다는 것, 즉 디바이스(10 및52)는 동일 밀도이기 때문에, 동일한 세대의 기술로 제조될 수 있는 가능성이 있다. 예를 들러, 디바이스(10)는 부품 번호가 TMS44C260이고, 디바이스 (52)는 부품 번호가 TMS44C256인데, 이들은 미합중국 77001 텍사스주 휴스턴 피.오.박스 1443에 소재하는 텍사스 인스트루먼츠 인코포레이티드사로부터 입수할 수 있다. 대조적으로, 동일한 용량의 종래의 X 36메모리 모듈은 제1도에 도시된 바와 같이 4개의 256z 1 DRAM 디바이스로 형성된다. 비용,성능 및 디바이스 효용면에서, 동일한 세대의 부품을 갖는 모듈(50)을 형성하는 것이 바람직하다.
각각의 디바이스(52)는 한 개의 행 어드레스 스트로브 입력 핀, 한 개의 열 어드레스 스트로브 입력 핀 및 4개의 데이터 핀(DQ1, DQ2, DQ3 및 DQ4)을 갖고 있다. 8비트 워드의 전송을 실행하기 위해, 디바이스(52)는 각 쌍의 열 어드레스 스트로브 입력 핀이 공통으로 와이어된 쌍(62, 64, 66 및 68)으로 그룹지어져 있다. 부수적으로, 디바이스(10)의 4개의 열 어드레스 스트로브 핀(29A-29D)의 각각은 쌍들으로 와이어 되어 있다. 예시적인 모듈(50)에 있어서, 2쌍의 디바이스(62 및 64)를 위한 행 어드레스 스트로브 핀은 신호0을 수신하도록 공통으로 와이어되고, 디바이스(66 및 68)의 나머지 2싸의 행 어드레스 스트로브 핀은 신호2를 수신 하도록 공통으로 와이어된다. 부수적으로, 신호0 및2는 NAND 게이트(70)에 입력되고, NAND 게이트의 출력은 디바이스(10)의 행어드레스 스트로브 핀(28)에 제공된다.
이러한 아키텍처는 디바이스 쌍(62 및 68)이 애세스 될 때 디바이스 (10)으로부터 데이터I/O를 인에블시키고, 디바이스 쌍들(66 및 68)이 액세스될 때 디바이스(10)으로부터 데이터 I/O를 인에이블시킨다. 그러므로, 디바이스(10)가 적절한 신호0 또는2로 액세스되어 디바이스(52)에 전송되거나 또는 디바이스(52)로부터 전송될 각각의 8비트 워드에 대해 아홉번째 데이터 비트를 전송하게 됩니다.
동일한 기술로 제조되는 디바이스로 모든 모듈 부품을 형서하는 다른 이점은, 가장 개선된 설계의 특징이 모든 모듈 디바이스에 공통적으로 수행될 수 있다는 것이다. 예를 들러 제1도의 256K x 1 디바이스는 NMOS인 반면, 연관된256K x4디바이스는 CMOS 일수 있다. 4개의 열 어드레스 스트로브 입력을 포함하는 것 외에, 디바이스(10)는 단일 열 어드레스 스트로브 입력을 갖는 동일한 세대의 다바이스(52)에 공통인 특수한 특징을 포함할 수 있다.
이와 같은 개선으로 인해, 모듈은 모든 디바이스가 그와 같은 특수한 특징을 포함하지 않기 때문에 과거에는 구현될 수 없었던 한가지 이상의 특수한 특징을 제공하는데 사용될 수 있다. 예를 들어, 모든 디바이스(10 및 52)는 정적 열 모드로 기능할 수 있는데, 여기서 신호는 제11도의 타이망도에 도시된 바와 같이 논리 로우 상태로 유지되며 어드레스 신호는 정적으로 스트로브 된다. 또한, 정적 열모드 동작이 본 발명의 참조 문헌으로 일체화되고, 텍사스 인스트루먼츠가 간행한 부품 번호 순44C257(256K z 4)DRAMDP 대한 Data Sheet에 기술되어 있다.
LFHR 4개의 열 어드레스 스트로브 입력을 갖는 1 Mbit DRAMDP 대해 기술 하였지만, 본 발명의 다른 실시예는 본 분야에 숙련된 기술자라면 알 수 있다. 데이터 경로를 개별적으로 제어하기 위해 다중 열 어드레스 스트로브 입력 핀을 갖는 휘발성 및 비휘발성 메모리 디바이스가 구성될 수 있다. 비록 4개의 열 어드레스 스트로브 입력의 정수배가 본 명세서에 기재된 특정 응용에 유용하지만, 본 발명은 이에 제한되지 않는다. 또한, 본발명은 다중 열 어드레스 스트로브 입력을 갖는 모듈 디바이스 내에 저장된 데이타 패리티 데이터인 응용에도 제한되지 않는다. 물론, 패리티 데이타 본 발명에 따른 모듈에 저장될 때, 패리티 데이터는 다중 열 어드레스 스트로브 입력 핀을 갖는 특정 디바이스에 저장될 필요가 없다. 그 보다는, 본 발명은 메모리 모듈에 적4용될 때 9비트의 정수배인 길이를 갖는 데이터의 스트링을 저장하는데 편리하고 비용면에서 유효한 수단이 되는 디바이스 아키텍처의를 제공하는데 특징이 있다.
다중 열 어드레스 스트로브 입력 핀을 갖는 보다 큰 디바이스, 즉 256K x 8, 1M x 4, 1M x 8, 16M x 8 등은 본 발명에 따른 메모리 모듈을 형서하는데 사용될 수 있다. 모듈은, 디바이스(52)와 유사한 8개의 1Mvit x 4 디바이스와 결합하는 디바이스(10)의 그것과 유사한 256K x 4 디바이스로 형성될 수 있다. 다중 열 어드레스 스트로브 입력 디바이스로 형성된메모리 모듈은 32 비트, 64비트 또는 보다 넓은 데이터 I/O를 제공하도록 구성될 수 있다. 액세스 시간을 감소시키기 위해, 디바이스는 신호0 및2를 인터리브함으로써 개별적으로 액세스될 수 있는 데이타 블록으로 구성될 수 있다.
지금까지 본 발명의 양호한 실시예에 대하여 시술하였지만 본 발명의 청구 범위를 벗어나지 않는 수많은 변형이 이뤄질 수 있다.

Claims (11)

  1. 메모리 모듈에 있어서,
    4비트의 정수배와 동일한 길이를 갖는 각각의 데이터 스트링을 제공하도록 각각 구성된 복수의 개별적인 데이터 메모리 회로들 - 상기 데이터 메모리 회로들은 각각의 데이터 스트링을 제공하도록 정렬되며, 각각의 데이터 메모리 회로가 각각의 데이터 스트링의 전송을 제어하도록 접속된 신호 라인을 포함함-;
    상기 메모리 모듈로부터의 출력을 위해 상기 데이터 메모리 회도들 중 한 회로로부터 상기 각각의 개별 데이터 스트링과 연관된 복수의 데이터 핀들 - 각각의 데이터 핀이 상기 조합 데이터 스트링의 서로 다른 비트와 각각 연관되어, 데이터를 전송하도록 데이터 라인을 통해 접속됨 -;
    상기 데이터 메모리 회로들 중 한 회로로부터 상기 각각의 데이터 스트링들 중 한 스트링의 전송을 초기화시키기 위해, 외부 신호를 수신하도록 각각의 신호 라인이 제어핀에 접속된 복수의 제어 핀들; 및
    데이터 전송을 제어하기 위한 복수의 부수적인 신호 라인들 및 복수의 부수적인 데이터 라인들을 갖는 부수적인 메모리 회로를 포함하되.
    상기 부수적인 신호 라인들중 첫 번째 라인은 상기 데이터 메모리 회로들중의 첫번째 회로의 신호라인에 공통으로 와이어(wired)되어, 각각의 데이터 스트링이 상기 첫번째 데이터 메모리 회로로부터 전송될 때 상기 부수적인 메모리 회로가 상시 부수적인 데이터 라인들 중 한 라인을 따라 데이터의 비트를 전송하도록 응답하며,
    상기 부수적인 신호 라인들중의 두 번째 라인은 상기 데이터 메모리 회로들 중의 두 번째 회로의 신호 하인에 공통으로 와이어되어, 각각의 데이터 스트링이 상기 두 번째 데이터 메모리 회로로부터 전송될 때 상기 부수적인 메모리 회로가 상기 부수적인 데이터라인들 중 한 라인을 따라 데이터의 비트를 전송하도록 응답하게 하는 것을 특징으로 하는 메모리 모듈.
  2. 제1항에 있어서, 상기 모든 데이타 메모리 회로들은 동적 랜덤 액세스 메모리(DRAM) 회로들이고, 상기 부수적인 메모리 회로가 패리티 데이터의 전송 제어하는 4개의 신호 라인들을 포함하는 것을 특징으로 하는 메모리 모듈.
  3. 제1항에 있어서, 상기 개별적인 데이터 메모리 회로들이 8비트의 정수배인 데이터 스트링 길이를 제공하도록 전기적으로 쌍을 이루어 정렬되는 것을 특징으로 하는 메모리 모듈.
  4. 제1항에 있어서, 상기 첫 번째 부수적인 신호 라인은 9비트의 배수인 데이터 스트링 길이를 제공하도록 상기 데이터 메모리 회로들중 세 번째 회로의 신호라인에 공통으로 와이어되며, 상기 부수적인 신호 라인들중 두 번째 라인은 9비트의 배수인 데이터 스트링 길이를 제공하도록 상기 데이터 메모리회로들 중 네 번째 회로의 신호라인에 공통으로 와이어되는 것을 특징으로 하는 메모리 모듈.
  5. 제1항에 있어서, 상시 부수적인 메모리 회로에는 동일한 수의 부수적인 신호 라인들과 부수적인 데이터 라니들이 존재하는 것을 특징으로 하는 메모리 모듈.
  6. 제 1항에 있어서, 상기 부수적인 메모리 회로 내의 상기 부수적인 데이터 라인들의 수가 4인 것을 특징으로 하는 메모리 모듈.
  7. 제1항에 있어서, 상기 부수적인 메모리회로 내의 부수적인 신호 라인들의 수가 4인 것을 특징으로 하는 메모리 모듈.
  8. 제1항에 있어서, 각각의 부수적인 데이터 라인은 아홉번째 데이터비트를 상기 조합 데이터 스트링 내의 한 스트링의 8비트와 연관시키도록 와이어 되는 것을 특징으로 하는 메모리 모듈.
  9. 제1항에 있어서, 상가 부수적인 데이터 라인들을 패리트 데이터중 상기 조합 데이터 스트링의 매 8 비트와 1 비트를 연관시키도록 와이러되는 것을 특징으로 하는 메모리 모듈.
  10. 메모리 모듈에 있어서,
    제1, 제2, 제3 및 제4의 개별적인 메모리 디바이스 - 각각의 메모리 디바이스가 동적 메모리 셀의 4개의 동일한 저장 용량 어레이를 포함하고, 각각의 어레이가 행 어드레스 스트로브 단자 및 열 어드레스 스트로브 단자를 가지며, 랜덤 액세스 기록 및 판독을 위해 서로 다른 별개의 데이터 리드와 접속됨-;
    상기 제1, 제2, 제3 및 제4의 개별적인 메모리 디바이스의 행 어드레스 스트로브 단자에 행 어드레스 스트로브 신호를 인가하기 위한 리드;
    상기 제1 및 제2의 개별적인 메모리 디바이스의 열 어드레스 스트로브 단자에 제1 열 어드레스 스트로브 신호를 인가하기 위한 리드;
    상기 제3 및 제4의 개별적인 메모리 디바이스의 열 어드레스 스트로브 단자에 제2 열 어드레스 스트로브 신호를 인가하기 위한 리드; 및
    제1 및 제2 동적 셀 어레이를 적어도 포함하는 제5의 개별적인 메모리 디바이스 - 상기 제1 및 제2 동적 셀 어레이의 각각은 동일한 저장 용량, 상기 행 어드레스 스트로브 신호를 수신하는 행 어드레스 스트로브 단자, 및 서로 다른 별개의 데이터 리드를 가짐-를 포함하되;
    상기 제1 동적 셀 어레이는 상기 제2 열 어드레스 스트로브 신호를 수신하기 위한 열 어드레스 스트로브 단자를 포함하고,
    T강기 제2 동적 셀 어레이는 상기 제2 열 어드레스 스트로브 신호를 수신하기 위한 열 어드레스 스트로브 단자를 포함하는 것을 특징으로 하는 메모리 모듈.
  11. 메모리 모듈에 있어서,
    제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8의 개별적인 메모리 디바이스 - 상기 각각의 메모리 디바이스가 동적 메모리 셀의 4개의 동일한 저장 용량 어레이들을 가지며, 각각의 어레이가 행 어드레스 스트로브 단자 및 열 어드레스 스트로브 단자를 가지되, 랜덤 액세스 기록 및 판독을 위해 별도의 자체 데이터 리드와 접속되어 있음-;
    상기 제1,제2,제3 및 제4의 개별적인 메모리 디바이스의 행 어드레스 스트로브 단자에 제1 행 어드레스 스트로브 신호를 인가하기 위한 리드;
    상기 제5, 제6, 제7 및 제8의 개별적인 메모리 디바이스의 행 어드레스 스트로브 단자에 제2 행 어드레스 스트로브 신호를 인가하기 위한 리드;
    상기 제1 및 제2의 개별적인 메모리 디바이스의 열 어드레스 스트로브 단자에 제1 열 어드레스 스트로브 신호를 인가하기 위한 리드;
    상기 제3 및 제4의 개별적인 메모리 디바이스의 열 어드레스 스트로브 단자에 제2 열 어드레스 스트로브 신호를 인가하기 위한 리드;
    상기 제5 및 제6의 개별적인 메모리 디바이스의 열 어드레스 스트로브 단자에 제3열 어드레스 스트로브 신호를 인가하기 위한 리드;
    상기 제7 및 제8의 개별적인 메모리 디바이스의 열 어드레스 스트로브 단자에 제4열 어드레스 스트로브 신호를 인가하기 위한 리드; 및
    제1, 제2, 제3 및 제4의 동적 APAHFL 셀 어레이를 포함하는 제9의 개별적인 메모리 디바이스 - 상기 각각의 어레이가 동일한 저장 용량, 상기 제1 및 제2 행 어드레스 스트로브 신호의 노리합(AND)을 수신하기 위한 행 어드레스 스트로브 단자, 및 별도의 자체의 데이터 리드를 가짐-를 포함하되,
    상기 제1의 동적 메모리 셀 어레이는 상기 제1의 동적 메모리 셀 어레이는 상기 제1 열 어드레스 스트로브신호를 수신하기 위한 열 어드레스 스트로브 단자를 포함하고,
    상기 제2의 동적 메모리 셀 어레이는 상기 제2 열 어드레스 스트로브 신호를 수신하기 위한 열 어드레스 스트로브 단자를 포함하며,
    상기 제3의 동적 메모리 셀 어레이는 상기 제3 열 어드레스 스트로브 신호를 수신하기 위한 열 어드레스 스트로브 단자를 포함하고,
    상기 제4의 동적 메모리 셀 어레이는 상기 제4 열 어드레스 스트로브 신호를 수신하기 위한 열 어드레스 스트로브 단자를 포함하는 것을 특징으로 하는 메모리 모듈.
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