CN1051634A - 多重i/o选择存储器 - Google Patents

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Abstract

一种半导体存储器件结构，利用该结构，给定数 量的分立元件能提供一容器增大的存储器模块。存 储器模块50包括多个分立的存储器电路52，每一电 路组织成提供字长为4位的整数倍的独立数据串。 存储器电路52安排成提供一字长为各单个数据串 字长之和的组合数据串，每一电路包括一信号线连接 成控制单独数据串的传送。组合数据串的各位与不 同的管脚相关，以传送一从模块输出的数据。每一信 号线连至一控制管脚，以接收一用于启动一个来自一 个存储器电路52的单独数据串的传送的外部信 号。

Description

本发明涉及半导体存储装置，尤其涉及一种具有多重独立可控数据通道的存储器电路，以及带有这种电路的存储器模块。
由于实现了更高的位密度和更小的单元设计，各种类型的越来越大的半导体存储器正在制造出来。在1972年，人们致力于生产4K位动态随机存取存储器（DRAM），到了1983年，已经可以得到256K的器件。1987年，一兆位DRAM器件问世，到1990年，4兆位器件将广泛销售，并且，16兆位器件目前已处于设计阶段。在90年代有可能制造出具有64兆位、256兆位甚至更高密度的存储器电路。
尽管DRAM、静态随机存取存储器（SRAM）和永久性存储器的存储密度迅速增大，在构成以微机为基础的系统时，人们仍然要求能提供具有比目前单个器件所能提供的更大的存储容量。存储器模块对于满足不断增长的存储器要求的问题提供了一种标准的解决方法。通常，一个存储器模块包括多个安装在一共同基底上的分立存储器件。例如，一256K的存储器模块可以由四个64K的DRAM构成，形成一64K×4的存储器，亦即，一具有四条I/O通道以储存64K4比特字的合成存储器。类似地，×8的模块处理8比特的字，而×9的模块容纳一奇偶校验位以及8个数据位。
用256K和1兆位器件可以形成具有更高密度的存储器模块。举例来说，德克萨斯仪器公司制造的DRAM模块TM024 EAD9用了9个一兆位DRAM，在一30管脚的单列直插式封装（SIP）中提供了一个1，048，576×9的构造。在这一模块中，8个器件上的列地址选通（ CAS）控制线共同连到同一控制管脚，为进行×8的操作提供8根平行的数据线，而对存储奇偶校验位的第9个器件提供一单独的CAS输入。
在许多存储器应用中，通过对每个数据字进行奇偶检验以保证数据准确是很重要的。因而，模块设计时常常引入附加的存储电路，以存储奇偶信息。对于更大字长，例如16位、32位或64位的数据I/O，可以使模块结构容纳奇偶数据。一个例子是由德克萨斯仪器公司制造的DRAM模块TM256  KBC36，它包括8个1兆位DRAM和4个256KDRAM，以给出一×36的结构。该模块的存储深度，亦即能够存储在该模块中的字的数量为256K。该结构除了对36位字长提供256K的深度之外，还可以对较短的字提供更大的深度。也就是，TM256  KBC36是一种能够存储262，144个36位字、524，288个18位字或1，048，576个9位字的×36的模块。
在图1中示意性地示出的TM256  KBC36构造成一个带有4组存储器件的单列直插式组件。每组存储器件包括两个256K×4的DRAM和一个256K×1的DRAM，对8位数据和一奇偶校验位提供256K的存储深度。同一组中所有器件的CAS线都连到一共用的模块控制管脚。因而，4个模块控制管脚中的各个管脚与储存在12个模块器件的3个器件中的不同的9位数据组相关。这使得能够对9比特的整数倍长的字进行读/写操作。
尽管诸如TM256  KBC36之类模块提供了一种方便而灵活的手段来扩展存储密度，但是，众所周知，与它的优点连在一起的是该存储器每比特的成本超过了分立器件每比特的成本。这些提高的成本中，一部分是形成具有多个集成电路器件的复杂电路所固有的。封装和测试模块的成本也与插件板上分立元件的数量成正比地增加。另外，开发和制造能容纳大量集成电路的存储器插件板也带来很大的支出。具体地说，随着模块的重量、物理尺寸和功率的增大，使热应力和机械振动达到最小的设计费用变得更为昂贵。对于以上这些问题中的部分问题，减小模块大小和降低制造成本的表面安装技术只提供了部分解决方法。
鉴于这些因素，以及对更大的存储器系统日益增大的要求，在本技术领域中人们期望进一步减小存储器模块的物理尺寸和降低存储器模块每个比特的成本。
因此，本发明提供了一种结构，通过这种结构，给定数量的分立元件能够形成一容量增大的存储器模块。本发明的一个目的在于减少存储一给定字长的字所需要的分立存储电路部件的数量。本发明的另一目的在于降低封装和测试存储器模块的插件板级的成本。
在本发明的一种形式中，一存储器模块包括多个分立存储器电路，每个安排成能提供一长度为4比特的整数倍的单独的数据串。存储器电路布置成提供长度等于各单个数据串长度之和的组合数据串，并且，每个电路有一根信号线连接成可以控制单个数据串的传送。组合数据串的各个比特与一不同的数据管脚相连，以传送一个数据，从模块输出。每根信号线连到一控制管脚，以接收外部信号，用来启动来自存储器电路之一的一个单独数据串的传送。
该模块带有一附加的存储器电路，该电路包括多根附加的信号线和多根附加的数据线。附加信号线中的第一根线与第一个数据存储器电路的信号线连在一起，而第二根附加信号线与第二个数据存储器电路的信号线连在一起。当存储器电路之一传送来一单独的数据串时，该附加电路对此作出响应，沿附加数据线之一传送一位数据。
在本发明的一个较佳实施例中，该附加存储器电路提供4位或更多位奇偶数据，每位奇偶数据与由一个或多个数据存储电路提供的一个8位数据串相连。
联系附图参阅下面的详细说明，可以最好地理解本发明，其中：
图1示出一已有技术的存储器模块;
图2示出一半导体存储器件，根据本发明，它包括多个CAS输入;
图3示出图2器件的细节;
图4进一步示出图2器件的细节;
图5至图9是时间图，示出图2器件在各种操作模式中控制信号与数据I/O之间的关系;
图10是可用图2器件组成的存储器模块的示意图;
图11是静态列模式操作的时间图。
除非另外注明，同一部件在不同附图中采用相同的标号和名称。
授予瓦尔特等人并转让给德克萨斯仪器公司的美国专利第4，081，701号中概括地描述了动态随机存取存储器。由多个阵列构成的高密度单片半导体存储器件在本技术领域中是众所周知的。例如授予平克汉姆的美国专利第4，636，986号，它也转让给了德克萨斯仪器公司，在此援引以供参考，该专利示出一种双端口存储器件，即随机和串行存取端口存储器件，供例如图像RAM之用。通常，多重阵列中的各个阵列包括相同数量排列成行和列的有源存储元件。地址数据串提供给共用的行和列译码器，以在各个阵列中同时访问一个存储器单元。分立的输入/输出缓冲器与各个阵列相连，用于将数据并行传送到一外部源，或从外部源并行输入数据。
已有人提出可以控制这种器件中各单个阵列的输入，以有选择地将数据写入到少于所有具有相同地址的存储器单元。对此，授予平克汉姆的美国专利第4，636，986号揭示了一种用于禁止数据传送到被寻址的存储器单元的写入屏蔽电路，并且教导了如何制造位映象图像显示存储器件，在这种器件中，可用一单独的列地址选通信号控制对器件中各个阵列的数据的写入。
过去，将数据限制为输入到少于全部具有同一地址的存储器单元的概念如果不是完全的话，至少也是大部分用于双端口存储器设计，因为在写入图像数据或提供增强的图像能力时它显示出特有的优点。此外，虽然具有写入屏蔽特点的器件在市场上已很普遍，但迄今不知道包括多根CAS控制线的图像RAM设计是否在商业上引起了任何兴趣。或许，这是因为控制每个独立的阵列需要一个附加的 CAS信号管脚的缘故。
在本发明中，我们认识到了，为存储器件中每个阵列提供一独立的列地址选通信号所提供的优点，超过了将数据限制为输入到少于全部有同一地址的存储器单元所提供的优点。
参见图2，其中示出包括4个存储器阵列块的半导体存储器件10的一个例子。该器件10具有所谓的1兆位容量，有220或1，048，576个存储单元分布在4个阵列10a、10b、10c和10d中，每个阵列包含262，144个单元。每个阵列有512条行线。所有行线连到行译码器11a或11b上。（连到两个行译码器11a或11b之一上）。每个行译码器通过行地址锁存器13和连线14从地址输入管脚12接收一9位行地址。一9位列地址也以时分多路复用方式加到输入管脚12作为缓冲器15的输入。8根数据输入/输出（I/O）线16位于阵列的中央。这些线16中的4根由一两选一的多路转换器17同时选出，进行数据输入或输出。多路转换器的输出由4根I/O线通过缓冲器18a、18b、18c和18d，连接到数据I/O管脚DQ1、DQ2、DQ3和DQ4。多路转换器17从一个列地址缓冲器15接收一位沿连线20传来的列地址数据。
8根I/O线16中的两根由I/O线21连到每个存储器阵列块。利用线25上来自缓冲器15的列地址中的4位列地址，在每个阵列块中的16组16个中间输出缓冲器24的每一组中进行16选2的列选择。对于阵列10a、10b、10c和10d中的每一个，有512个读出放大器26，每个放大器连到一个阵列。每一列包括一对位线，每一位线有选择地连到一定数量的位线段，这在转让给本发明的受让人的美国专利第4，658，377号中有更详细的描述。该专利在本申请中引为参考。每个缓冲器24耦合成根据在连线27上从缓冲器15接收到一位列地址信息从两列中选出一列。
当然，为了降低功率消耗和减少噪声，阵列10a、10b、10c和10d可以进一步分解，例如分成有附加译码的4个子阵列。数据I/O线16的数量也可以增加，预计连线16将增加到至少16根数据线，带有一4选1的多路转换器（代替多路转换器17），它接收两位地址和提供4位数据I/O。
存储器件10在输入管脚28上接收一行地址选通（ RAS）信号，并分别在管脚29a、29b、29c和29d上接收多个列地址选通信号 CAS1、 CAS2、 CAS3、和 CAS4。各个输出缓冲器18a、18b、18c和18d分别被 CAS1、 CAS2、 CAS3或 CAS4输入启动，向一有关的DQ管脚传送数据，或从该管脚接收数据。读或写操作的选择由输入到管脚30的一个读/写（R/ W）控制信号控制。时钟脉冲发生和控制电路31产生各种随机存取操作所需的所有内部时间脉冲和控制信号。
图3较详细地示出包含阵列10a、10b、10c和10d之一的一个阵列块的I/O线16、第一和第二级中间输出缓冲器22和24、以及读出放大器26。16个中间输出缓冲器22安排成以8个为一组（22-1…22-8和22-9…22-16）。每组的8个缓冲器22由连线21连到两根I/O线16中的一根。
与每个缓冲器22-1至22-16相关的有一组16个缓冲器24。每个组24-1至24-16的16个缓冲器24耦接到一组32一个成对设置的读出放大器26。
该阵列包括512根与位线33相交的行线34，和两行空单元34a，空单元34a每一行以通常的方式与位线耦合，并能根据9位行地址中的一位由行译码器11a或11b选择。每个读出放大器26连到一对位线33，位线33可选择地耦合到位线段，如美国专利第4，658，377号中描述的那样。沿着连线27从缓冲器15传来一位列地址，通过连线37将一组16对读出放大器的每一对中两个读出放大器中的一个有选择地连到16个缓冲器中的一个。
图4给出了图3所示电路的一部分，以更详细地说明16个缓冲器24-1组与读出放大器26之间的关系。每一读出放大器26有两根位线33，位线33以众所周知的折叠位线结构从读出放大器延伸开去。行线34与位线33交叉，存储单元设置在行线与位线段的交叉点上。每对读出放大器26的多路转换器42根据沿连线27传来的一地址位的值选择一个读出放大器26，连接到缓冲器24。根据连线25上传来的4位列地址，在任一时间，16个缓冲器24-1中只有一个缓冲器被选中，耦接到连线38和39。图4示出的缓冲器22-1的选择由在连线23上的3位数据给出的16选2的选择所控制。缓冲器22-1的选择将双轨I/O线38和39耦接到该阵列的两根单轨I/O线16中的一根。
请再次参见图2。如上所述，各个存储器阵列10a、10b、10c和10d共用一行译码器和一公用列译码器。一行地址和一相应的行地址选通 RAS信号驱动各个阵列中的被寻址行。每一 CAS信号 CAS1、 CAS2、 CAS3和 CAS4驱动在相应阵列10a、10b、10c或10d中的一被寻址列。如果没有这一特点，所有4个阵列合用一个列译码器将要求同时对所有阵列10a、10b、10c和10d读数据或写数据。通过对各个阵列10a、10b、10c和10d提供一独立的CAS控制信号，就可以在任一DQ管脚与相应的一个阵列10a、10b、10c和10d之间有选择地传输数据。这种独立的I/O操作允许器件10以下面将更充分描述的奇偶方式工作。
图5至图9分别示出了下列操作的时间关系：读出;写入;初期写入;读出-写入/读出-修改-写入;和页面方式。虽然器件10可以用来提供其它功能，但这里联系奇偶数据的传送概括地讨论上面这些操作，其中，4个独立的 CAS输入管脚29a-29d提供对4个数据I/O管脚DQ1-DQ4的独立的控制。有关管脚的名称在图5的符号表中均有说明。有关该实施例的进一步的细节可以从先进信息数据表部件号TM S44C260中找到，该数据表可以向德克萨斯仪器公司索取，公司地址德克萨斯州77001，休斯敦，邮政信箱1443，在此援引作为参考。
对于读出或写入周期，列地址锁定在第一个在任一管脚29上变换到一逻辑低电平状态的 CAS信号的下降沿上。另外，每当一个 CAS信号变为低电平，相应的DQ管脚就被启动，将与锁定的地址相对应的数据传送到存储器阵列10a-10d之一中或从存储器中输出数据。所有地址建立和参数保持都与 CAS信号的第一个下降沿相联系。延迟时间，亦即，从一 CAS信号的下降沿到可得到“有效数据”之间的时间，是以从一 CAS信号的下降沿到在相应DQ管脚上出现数据的时间来量度的。
为了锁定一个新的列地址，所有 CAS管脚30必须提高到一逻辑高电平。列的预充电（precharge）时间，即参数tCP，是以从最后一个转变为高电平的 CAS信号到下一周期中第一个 CAS信号的下降沿的时间来量度的。对于初期写入周期，数据锁定在 CAS信号的第一个下降沿上。然后，只有与逻辑低电平 CAS信号相对应的DQ管脚才会将数据传送到存储器中。
页面方式操作通过在选择一系列随机存取列地址时保持一个行地址而实现较短的存取时间。它排除了行地址建立和保持所需的时间，而在时分多路复用方式中就需要这种时间。与通常的页面方式操作不同，器件10中的列地址缓冲器15在 RAS的下降沿上被驱动。当所有 CAS管脚29都处于逻辑高电平状态时，缓冲器15起到“透明”锁存器或径流（flow-through）锁存器的作用。这个特点使得器件10比之于通常的页面方式器件可以在较高的数据带宽下工作。亦即，数据检索在列地址变得有效之后立即开始，而不是在对应的 CAS信号变为低电平后开始。在满足了行地址保持时间tRAH之后能立即提供有效的列地址。
为了对每个阵列10a-10d中262，144个存储单元中的每一个进行译码，需要18个地址位信息。9个行地址在管脚A0至A8上输入，并与 RAS信号锁定。然后在管脚A0至A8上建立9个列地址位信息，并在第一 CAS信号下降时锁定在器件10上。RAS信号类似于芯片启动信号，类似之处在于它驱动了读出放大器以及行译码器11a和11b。当某一个 CAS信号变到逻辑低电平时，它起芯片选择的作用，因为这种变换驱动了对应的输出缓冲器18。
输出启动信号 G控制输入缓冲器的阻抗。当 G为高电平时，缓冲器18将保持在高阻抗状态。在一正常的周期中将 G变为低电平，将驱动输出缓冲器18，使其处于低阻抗状态。要让一有关的输出缓冲器进入低阻抗状态， RAS信号和一个 CAS信号必须都进入低电平。一缓冲器将保持在低阻抗状态，直到 G或者相应的 CAS进入逻辑高电平为止。
读出和写入操作由管脚30的写入起动输入 W选择。逻辑高电平选择读出方式，而逻辑低电平选择写入方式。当选定读出方式时，数据输入被禁止。如果 W在任一 CAS输入信号变换到逻辑低电平之前处于逻辑低电平状态（初期写入），输出管脚将保持在高阻抗状态，允许G接地时进行写入操作。
数据在写入或读出-修改-写入周期中被写入。为了起动一初期写入周期， W在由一个或多个 CAS信号转为低电平之前进入低电平。当相应的 CAS信号变为低电平时数据传输到一被寻址的存储单元，或从该单元传送出来。在一延后的写入周期或读出-修改-写入周期中， CAS信号已变换到逻辑低电平状态。这样，利用 W向逻辑低电平的变换，数据将被选通进存储器。在延后的写入周期中或在读出-修改-写入周期中，为了在将数据送到I/O线上之前将缓冲器18的输出部分引入到高阻抗状态， G必须处于一逻辑高电平状态。
图10示出一个×36的存储器模块50，它包括器件10和8个256K×4（1兆位）的DRAM器件52。256×4器件10代替诸如图1已有技术模块中示出的4个256K×1DRAM装置，用作为奇偶DRAM。模块50的一个特点在于，所有器件10和52可以用一种相同的工艺技术制造，例如，它们有相同的密度，可以用同一种工艺技术制造。也就是说，因为器件10和52有相同的密度，所以，它们可以用同一代的技术制造。例如，器件10可以是TM  S33C260部件，而每个器件52可以是TM  S44C256部件，它们都可以从德克萨斯公司购得。相反，具有相同容量的已有技术×36的存储器模块用4个256K×1的DRAM器件形成，如图1所示。从成本、性能和器件是否容易购得的角度来看，用同一代部件形成模块50是有利的。
每一器件52有一个 RAS输入管脚、一 CAS输入管脚和4个数据管脚DQ1、DQ2、DQ3和DQ4。为了实现8位字的传送，器件52组成器件对62、64、66和68，每一对的CAS输入管脚连在一起。另外，器件10的4个 CAS管脚29a-29d中的每一个与成对的器件52之一的连在一起的 CAS管脚相连。在这个示范性的模块50中，两对器件52的 RAS管脚连在一起。接收信号 RAS0，而余下两对器件52的 RAS管脚连在一起，接收信号 RAS2。另外， RAS0和 RAS2输入到一与非门70，与非门的输出提供给器件10的 RAS管脚28。
这种结构使得器件10在 RAS0器件对62和64被访问时，和/或在 RAS2器件对66和68被访问时，能输入/输出数据。这样，器件10就被一个适当的 RAS信号访问。以便给每一个被传送到或传送出器件52的8位的字传送一第9数据位。
用相同技术制造出来的器件组成所有模块部件的另一个优点是，最先进的设计的特征（优点）可以为所有模块器件所共享。例如，图1的256K×1器件可以是NMOS器件，而相应的256K×4器件是CMOS器件。器件10除了具有4个 CAS输入之外，还可以具有对同一代的、带有单个 CAS输入的器件52所具有的特有的优点（特征）。这些特征（优点）可以包括半字节（四位字节）方式、静态列方式或串行方式。
有了这个改进，模块可以用来提供一个或多个特殊的优点，而在过去，因为不是所有器件都有该优点，所以该优点是不能实现的。例如，所有器件10和52可以在静态列方式下工作，在该方式中， CAS信号保持在逻辑低电平状态，地址信号被静态地选通，如图11的时间表中所示那样，在德克萨斯仪器公司出版的TM S44C257部件（256K×4DRAM）的数据表中也讨论了静态列方式操作，在此援引作为参考。
这里虽然针对有4个 CAS输入的1兆位DRAM作了说明，但是，对于那些本技术领域中的熟练者来说，本发明的其它实施例是显而易见的。易失性和永久性存储器件可以构造成有多个 CAS输入插脚来单独控制各数据通道。尽管对于这里讨论的特定的用途，4的整数倍个 CAS输入将是最有用的，但是，本发明不限于此。在具有多个 CAS输入的模块中储存的数据也不只限于奇偶数据。当然，当奇偶数据储存在基于本发明的模块中时，它就不必储存在有多个 CAS输入管脚的专门的器件中。本发明的一个特征是提供了这样一种器件结构，这种器件结构当应用于存储器模块时，导致一种方便和成本-效益良好的装置来储存长度为9位的整数倍的数据串。
根据本发明，可以用具有多个 CAS输入管脚的更大的器件，例如256K×8、1M×4、1M×8、16M×8等等器件构成存储器模块。可以用一个类似于器件10的256K×4的器件与8个类似于器件52的1兆位×4的器件一起构成一个模块。用多 CAS输入器件构成的存储器模块可以构造成具有32位、64位或者更宽的数据I/O。这种模块也可以使之提供较小的字长。为了减少存取时间，器件可以构造成数据块，通过交错（交叉） RAS0和 RAS2信号，可以单独地访问各数据块。
虽然这里描述了本发明的某些较佳实施例，但是，应该认识到，对本发明可作出许多其它变化，而不超出由随后的权利要求所限定的本发明的保护范围。

Claims (9)

1、一种存储器模块，它由多个分立的存储器电路构成，用于满足人们提出的要求提供比安置在其中的诸单个存储器电路所提供的更高的存储密度的要求，其特征在于，它包括：
多个分立的数据存储器电路，每个电路组织成提供字长为4位的整数倍的单个数据串，所述多个电路安排成提供字长等于各单个数据串字长之和的组合数据串，每个电路包括一根信号线，它连接成控制各单个数据串的传送；
多个数据管脚，各个管脚与组合数据串所不同位相关，并连接成传送单个数据串之一的、来自一个存储器电路的数据以从所述模块输出该数据；
多个控制管脚，每根信号线连接到一个控制管脚，以接收一个用于启动来自一个存储器电路的一个单独数据串的传送的外部信号；和
一个附加的存储器电路，它具有多根附加的信号和多根附加的数据线，其中，第一根附加信号线与第一个数据存储器电路的信号线连在一起，当一个单独的数据串从第一存储器电路传出时，该附加信号线使所述附加电路对此作出响应，沿着附加数据线之一传送一位数据；第二根附加信号线与第二个数据存储器电路的信号线连在一起，当一个单独的数据串从第二存储器电路传出时，该附加信号线使所述附加存储器电路对此作出响应，沿着附加数据线之一传送一位数据。
2、如权利要求1所述的模块，其特征在于，所有存储器电路都是动态随机存取存储器电路，所述附加电路带有4根控制奇偶数据的传送的信号线。
3、如权利要求1所述的模块，其特征在于，分立的数据存储器电路在电气上安排成对，以提供一8位的整数倍的数据串字长，所述多个数据存储器电路还安排成提供一字长等于各单个数据串字长之和的组合数据串。
4、如权利要求1所述的模块，其特征在于，第一根附加信号线与第三个数据存储器电路的信号线连在一起，以提供字长为9位的整数倍的数据串，第二根单独的数据线与第四个数据存储器电路的信号线连在一起，以提供字长为9位的整数倍的数据串。
5、如权利要求1所述的模块，其特征在于，在附加存储器电路中有相同数量的附加信号线和附加数据线。
6、如权利要求1所述的模块，其特征在于，附加存储器电路中数据线的数量为4。
7、如权利要求1所述的模块，其特征在于，附加存储器电路中信号线的数量为4。
8、如权利要求1所述的模块，其特征在于，每根附加数据线连接成给组合数据串中每8位连上一第9数据位。
9、如权利要求1所述的模块，其特征在于，附加数据线连接成给组合数据字的每8位连上一位奇偶数据。
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C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C15 Extension of patent right duration from 15 to 20 years for appl. with date before 31.12.1992 and still valid on 11.12.2001 (patent law change 1993)
OR01 Other related matters
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee