CN1143318C - 具有辅助存储器的半导体存储装置 - Google Patents

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CN1143318C CNB971185859A CN97118585A CN1143318C CN 1143318 C CN1143318 C CN 1143318C CN B971185859 A CNB971185859 A CN B971185859A CN 97118585 A CN97118585 A CN 97118585A CN 1143318 C CN1143318 C CN 1143318C
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Abstract

一种半导体存储器，包括：一个存储单元阵列，该阵列包括被配置成一个矩阵的多个存储单元，所述存储单元能够被写入数据和读出数据；一个读/写装置；被串联配置的多个辅助数据存储装置，其中的第一装置被连接到存储单元阵列，所述辅助数据存储装置的每个存储存储单元阵列中的部分数据；多个数据输出装置，其每个被连接到辅助数据存储装置的一个上；多个外部数据总线，其每个被连接到数据输出装置中的一个上；所述数据输出装置的每个能够单独地向相应的外部数据总线输出存储在辅助数据存储装置中的数据。

Description

具有辅助存储器的半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别涉及一种具有能够以高速向外部单元输出所存储数据并由动态随机存取存储器(DRAM)构成的一个主存储器的半导体存储装置。
背景技术
为了改善对存储装置进行访问的效率，可以考虑为主存储装置的DRAM增加一个由寄存器等构成的附加存储装置，一旦存储在主存储装置中的数据被传输给该辅助存储装置，该数据即被从所述辅助存储装置传输给一个外部单元。
这种半导体存储装置主要被用于存储计算机图形中的图象数据。近年来，不仅在计算机辅助设计、而且在图象生成和视频游戏方面，两维计算机图形被迅速地演变成三维计算机图形。现在需要生成具有较大真实性图象的能力。改善图形表示真实性的一种方法是结构映象，它根据目标来描绘图形或图案。无论在哪种情况下，都需要具有较高性能和较低价格的计算机图形系统。
为了实现上述目的，在三维计算机图形系统中，使用装备有用于能够灵活和有效使用绘图数据、与隐藏面处理相关的Z-坐标数据和结构数据的辅助存储装置的高速和高性能存储装置，并通过并行处理实现高速性能。
图1的方框图示出了用于实现上述目的相关技术存储装置的一个例子。在图1中，标号101表示一个读/写缓冲器(RWBUF)，102表示一个主存储器，例如由一个DRAM构成的存储单元阵列，103表示一个辅助存储器(AUXMEM)，104表示一个读出缓冲器(RBUF)。读/写缓冲器101将来自外部电路的输入数据传输给存储单元阵列102或将存储在存储单元阵列102中的数据输出给外部电路。存储单元阵列102存储从读/写缓冲器101传送的数据并将所存储的数据通过读/写缓冲器101输出给外部电路，或将所述数据通过读出放大器和传输门(图1未示出)传输给辅助存储器。图1中的标号S10是一个用于控制存储在存储单元阵列中部分数据、例如是存储在存储单元阵列102中数据行宽向辅助存储器103传输的控制信号。辅助存储器103一次存储通过读出放大器来自存储单元阵列102的数据并响应来自外部电路的读出请求经过读出缓冲器104输出所存储的数据给外部电路。在这个例子中，辅助存储器103的容量等于存储单元阵列102的一行和例如由寄存器或高速缓存构成。读出缓冲器104响应来自外部的请求将存储在辅助存储器103中的数据输出给外部电路。
在图1所示的存储装置中，数据的读和写通常是通过读/写缓冲器101执行的。例如由行译码器选择的数据行宽的部分数据被从辅助存储器103的存储单元阵列102中传输并经过读出缓冲器104输出给外部。
图2示出了存储单元阵列102和辅助存储器103部分电路构成的例子。在图2中，标号102a表示图1所示存储单元阵列102的一部分，这里例如是具有由被连接到4个字线W0、W1、W2和W3、8个位线B00、B01、B11、B10、B20、B21、B30和B31的16个存储单元形成并被配置成一个矩阵所形成的折线位线的存储单元阵列，101表示读/写缓冲器(RWBUF)，103表示一个辅助存储器(AUXMEM)，104表示一个读出缓冲器(RBUF)，105表示一个读出放大电路(S/A)，106表示一个传输门(TG)。S20和S21表示读出放大电路105的驱动信号线，M20和M21表示辅助存储装置103的驱动信号线，DD0和DD1表示读/写缓冲器101的输入/输出数据线，C20表示传输门106的控制信号线，DA0和DA1表示辅助存储器103的输出数据线，AD0、AD1、AD2和AD3表示存储单元阵列102a的数据输入/输出控制信号线，和AA0、AA1、AA2和AA3分别表示辅助存储器103的数据输出控制信号线。
下面，解释数据输入和输出、数据向辅助存储装置103的传输以及根据图2所示辅助存储装置103的数据输出操作。在这个例子中，存储在存储单元阵列102中的数据、例如是数据的行宽通过保持一个高电平的行地址被选择。通过在关闭传输门106的同时操作读出放大电路105，被选择的数据将被锁存在读出放大电路105中。然后，传输门106被打开和锁存在读出放大电路105中的一个行宽被传输给辅助存储装置103。此后，通过再次关闭传输门106，从存储单元阵列102a到辅助存储器103的一个行宽的传输被完成。在数据传输之后，存储单元阵列102a和辅助存储器103能够独立工作。例如，在三维图象数据中，通过将结构数据传输给辅助存储器103和单独从绘图数据中访问它或处理Z-坐标数据，所述存储器可以被高速和高效应用。
在上述的存储装置中，只提供了一个辅助存储器103，所以只能够存储存储单元阵列102a的一个行宽数据，这样限制了数据传输速度的改善，当希望提供多个辅助存储器以实现高速数据传输时，由于设计方案的限制，提供与读出放大器数量相同的辅助存储单元是很困难的，通常，首先布置列选择器，然后，与多个读出放大器相一致地配置寄存器。数据传输数量的增加和被传输位数量的减少导致存储器访问效率方面的退化。
发明内容
本发明的一个目的是提供一个具有用于通过配置多个辅助存储器实现高存储器访问效率和使存储器芯片的尺寸最小化的辅助存储器的半导体存储装置。
根据本发明的第一个方面，提供了一种半导体存储装置，包括：一个存储单元阵列，该阵列包括多个能够被写入和读出数据并被配置成一个阵列的存储单元；读/写装置，用于相对于所选择的阵列读出和写入数据；串联配置的多个辅助数据存储装置，所述多个辅助数据存储装置的第一装置被连接到存储单元阵列，和多个辅助数据存储装置中的每一个存储在存储单元阵列中存储的部分数据；多个传输装置，使存储在主存储器中的数据经过所述传输装置传输给辅助存储器并被辅助存储器一次存储；多个数据输出装置，所述数据输出装置中的每一个分别被连接到辅助数据存储装置中的一个上；和多个外部数据总线，所述外部数据总线中的每一个分别被连接到数据输出装置中的一个上；其中，数据输出装置中的每一个能够单独输出在相应辅助数据存储装置中存储的数据给相应的数据总线。
根据本发明的第二个方面，提供了一种半导体存储装置，包括：一个存储单元阵列，该阵列包括能够被写入和读出数据并被配置成多个字线和多个位线阵列的多个存储单元；读/写装置，用于读和写由所选择字线和所选择位线寻址的所选择存储单元的数据；多个串联配置的辅助数据锁存器，所述多个辅助数据锁存器中的第一辅助数据锁存器被连接到存储单元阵列上，和辅助数据锁存器中的每一个存储所选择存储单元阵列字线区段的数据；多个传输装置，其中向下一个锁存器传输所存储的数据是通过相应的传输装置执行的；多个数据输出装置，其中的每一个输出装置分别被连接到相应的辅助数据锁存器上；和多个外部数据总线，其中的每一个外部数据总线分别被连接到相应的数据输出装置上；其中，每一个数据输出装置能够单独地向相应的外部数据总线输出存储在相应辅助数据锁存器中的数据。
根据本发明，存储在主存储器中的数据被经过例如所述传输装置传输给辅助存储器并被辅助存储器一次存储。另外，存储在辅助存储器中的数据被经过例如数据输出缓冲器输出给外部单元。利用这种方式，在抑制存储器芯片尺寸增加的同时，数据传输速率和数据访问效率可以被增加，半导体存储装置的性能可以被改善。
通过下面结合附图对本发明最佳实施例的描述，本发明上述和其它的目的和特性将会变得更加清楚。
附图说明
图1的方框图示出了相关技术半导体存储装置的结构；
图2的电路图示出了图1所示存储装置的一个例子；
图3示出了根据本发明第一实施例的半导体存储装置结构；
图4的电路图示出了图3所示存储装置的一个例子；
图5A到5I示出了图4所示存储装置数据传输的时序曲线；
图6示出了根据本发明第二实施例的半导体存储装置结构；
图7示出了根据本发明第三实施例的半导体存储装置结构。
具体实施方式
第一实施例
图3示出了根据本发明第一实施例的半导体存储装置结构。在图3中，标号101表示一个读/写缓冲器(RWBUF)，标号102表示一个由DRAM构成的存储单元阵列，标号103a和标号103b表示辅助存储器(AUXMEM0、AUXMEM1)，104a和104b表示读出缓冲器(RBUF0、RBUF1)。存储单元阵列102存储从外部电路经过读/写缓冲器101输入的数据，并将所存储的数据经过读/写缓冲器101输出给所述外部电路。另外，存储在存储单元阵列102中的数据经过读出放大器(未示出)被传送给辅助存储器103a。
辅助存储器103a一次存储从读出放大器传送的数据，并经过读出缓冲器104a输出所存储的数据，和将所存储的数据传送给辅助存储器103b。辅助存储器103b一次存储从辅助存储器103a传送的数据，和经过读出缓冲器104b将所存储的数据输出给外部电路。在上述的存储装置中，数据经过读/写缓冲器101写入存储单元102并从存储单元102读出。然后，响应经过这里未示出的读出放大器和数据传输门传送的一个数据传送控制信号S20a，存储在存储单元阵列102中的数据被传送给辅助存储器103a，并一次存储在辅助存储器103a中。响应经过这里未示出的传输门所传送的数据传送控制信号S20b，存储在辅助存储器103a中的数据被输出到外部并由辅助存储器103b一次存储。存储在辅助存储器103b中的数据经过读出缓冲器104b被输出到外部。
利用这种方式配置辅助存储器103a和103b。存储在存储单元阵列102中的部分数据以这个顺序被传送给这些辅助存储器并暂时存储在这些辅助存储器中。存储在这些辅助存储器中的数据被读出缓冲器104a和104b单独地传送给外部电路，以改善数据输出速度。另外，在存储在存储单元阵列102中的数据被传送给辅助存储器之后，存储单元阵列102和辅助存储器103a和103b可以各自单独工作，所以，可以改善存储器的使用效率。
图4的电路图示出了存储单元阵列102的部分结构和辅助存储器103a和103b的结构例子。在图4中，标号101表示一个读/写缓冲器，102a表示存储单元阵列102的一部分，103a和103b表示辅助存储器，104a和104b表示读出缓冲器，105表示读出放大电路(S/A)，和106a和106b表示传输门(TG0、TG1)。另外，W0、W1、W2和W3表示字线，B00、B01、B10、B11、B20、B21、B30、B31、B00a、B01a、B10a、B11a、B20a、B21a、B30a、B31a、B00b、B01b、B10b、B11b、B20b、B21b、B30b和B31b表示位线，S20和S21表示读出放大电路105的驱动信号线，M20a和M21a表示辅助存储器103a的驱动信号线，M20b和M21b表示辅助存储器103b的驱动信号线，DD0和DD1表示读/写缓冲器101的输入/输出数据线，C20a表示传输门106a的控制信号线，C20b表示传输门106b的控制信号线，DA0a和DA1a表示辅助存储器103a的数据输出线，DA0b和DA1b表示辅助存储器103b的数据输出线，AD0、AD1、AD2和AD3表示存储单元阵列102的数据输入/输出线，AA0a、AA1a、AA2a和AA3a表示辅助存储器103a的数据输出控制信号线，和AA0b、AA1b、AA2b和AA3b表示辅助存储器104b的数据输出控制信号线。
如图4所示，形成主存储装置的DRAM存储单元阵列102由折叠对线组成。在存储单元阵列102a中，字线W0、W1、W2和W3和位线B00、B01、B10、B11、B20、B21、B30和B31被设置得彼此交叉，存储单元被设置在交叉点上。例如，存储单元M00被设置在字线W0和位线B01的交叉点上，存储单元M10被设置在字线W1和位线B00的交叉点上，存储单元M20被设置在字线W2和位线B01的交叉点上，和存储单元M30被设置在字线W3和位线B00的交叉点上。这里，存储单元M00、M10、M20和M30是由分别作为开关元件和电容器的NMOS晶体管构成的。类似的，其它的存储单元分别被设置在字线W0、W1、W2和W3和位线B10、B11、B20、B21、B30和B31的交叉点上。
位线B00、B01、B10、B11、B20、B21、B30和B31被连接到形成读出放大电路105的读出放大器SA0、SA1、SA2和SA3上。存储在存储单元阵列102中的数据被读出放大器锁存并在被放大之后输出。形成读出放大电路105的读出放大器SA0、SA1、SA2和SA3由触发器构成。如图4所示，读出放大器SA0是由一个由PMOS晶体管PS0和NMOS晶体管NS0构成的反相器和一个由PMOS晶体管PS1和NMOS晶体管NS1构成的反相器构成的。PMOS晶体管PS0的源极被连接到驱动信号线S21上，其漏极被连接到结点ND0，同时，NMOS晶体管NS0的源极被连接到驱动信号线S20上，其漏极被连接到结点ND0。结点ND0构成了由这些晶体管形成的反相器的一个输出端。
PMOS晶体管PS1的源极被连接到驱动信号线S21上，其漏极被连接到结点ND1上，同时，NMOS晶体管NS1的源极被连接到驱动信号线S20上，其漏极被连接到结点ND1上。结点ND1构成由这些晶体管形成的反相器的一个输出端。PMOS晶体管PS0和NMOS晶体管NS0的栅极被共同连接到结点ND1和PMOS晶体管PS1和NMOS晶体管NS1的栅极被共同连接到结点ND0。结点ND0被连接到位线B00上，结点ND1被连接到位线B01上。
在读出放大器SA0工作期间，驱动信号线S21被保持在例如电源电压VCC的电平，驱动信号线S20被保持在例如地GND的电平。对于构成读出放大电路105的其它读出放大器SA1、SA2和SA3也是如此。读/写缓冲器101被连接到位线B00、B01、B10、B11、B20、B21、B30和B31上。读/写缓冲器例如由多个NMOS晶体管构成，这些NMOS晶体管具有一个被连接到多个位线的扩散区域并具有被连接到数据输入/输出线DD0和DD1的其它扩散区域，并且，它们的栅极被分别连接到数据输入/输出控制信号线AD0、AD1、AD2和AD3上。连接到位线B00和B01上的读/写缓冲器由NMOS晶体管N00和N01构成。NMOS晶体管N00的一个扩散区域被连接到位线B00上，其它扩散区域被连接到数据输入/输出线DD1上，同时，NMOS晶体管N01的一个扩散区域被连接到位线B01上，其它的扩散区域被连接到数据输入/输出线DD0上。NMOS晶体管N00和N01的栅极被共同连接到数据输入/输出控制信号线AD0上。在读或写操作期间，通过连续将输入/输出控制信号线AD0、AD1、AD2和AD3设置成例如电源电压VCC电平的激活状态，缓冲器被保持在接通状态和输入给输入/输出线DD0和DD1的数据被连续写入所选择的存储单元或存储在所选择存储单元中的数据被连续读出给输入/输出线DD0和DD1。位线B00、B01、B10、B11、B20、B21、B30和B31经过传输门106a分别连接到位线B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a，同时，位线B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a经过传输门106b分别被连接到位线B00b、B01b、B10b、B11b、B20b、B21b、B30b和B31b。
例如，NMOS晶体管NTa00被连接在位线B00和位线B00a之间，NMOS晶体管NTa01被连接在位线B01和位线B01a之间。NMOS晶体管NTa00和NTa01的栅极被连接到传输门106a的控制信号线C20。形成辅助存储器103a的辅助存储器单元MAa0、MAa1、MAa2和MAa3分别被连接到位线B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a，同时，形成辅助存储器103b的辅助存储单元MAb0、MAb1、MAb2和MAb3分别被连接到位线B00b、B01b、B10b、B11b、B20b、B21B、B30b和B31b。
例如，连接到位线B00a和B01a的辅助存储单元MAa0是一个由晶体管PAa0、NAa0、PAa1和NAa1构成的触发器。其它的辅助存储单元MAa1、MAa2和MAa3具有与辅助存储单元MAa0类似的结构。连接到位线B00b和B01b的辅助存储单元MAb0是一个由晶体管PAb0、NAb0、PAb1和NAb1构成的触发器。其它的辅助存储单元MAb1、MAb2和MAb3具有与辅助存储单元Mab0类似的结构。
位线B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a经过读出缓冲器104a分别被连接到数据输出线DA0a和DA1a。读出缓冲器104a是由具有被连接到位线的一个扩散区域和连接到数据输出线DA0a和DA1a的其它扩散区域的NMOS晶体管构成的，且这些晶体管的栅极分别被连接到数据输出控制信号线AA0a、AA1a、AA2a和AA3a。连接到位线B00a和B01a的缓冲器是由NMOS晶体管Na00和Na01所构成的。NMOS晶体管Na00的一个扩散区域被连接到位线B00a，其它扩散区域被连接到数据输入/输出线DA1a。NMOS晶体管Na01的一个扩散区域被连接到位线B01a，其它扩散区域被连接到数据输出线DA0a。NMOS晶体管Na00和Na01的栅极被共同连接到数据输出控制信号线AA0a。构成读出缓冲器104a的其它缓冲器具有类似的结构。
在读操作期间，通过连续地将数据输出控制信号线AA0a、AA1a、AA2a和AA3a设置成激活状态，例如是电源电压VCC的电平，缓冲器被连续地设置成接通状态，存储在辅助存储单元MAa0、MAa1、MAa2和MAa3中的数据被连续地输出给数据输出线DA0a和DA1a。
位线B00b、B01b、B10b、B11b、B20b、B21b、B30b和B31B被经过读出缓冲器104b分别连接到数据输出线DA0b和DA1b。读出缓冲器104b是由具有连接到位线的一个扩散区域和连接到数据输出线DA0b和DA1b的其它扩散区域的多个NMOS晶体管构成的，且所述NMOS晶体管的栅极分别被连接到数据输出控制信号线AA0b、AA1b、AA2b和AA3b。
连接到位线B00b和B01b的缓冲器是由NMOS晶体管Nb00和Nb01构成的。NMOS晶体管Nb00的一个扩散区域被连接到位线B00b，其它的扩散区域被连接到数据输出线DA1b，同时，NMOS晶体管Nb01的一个扩散区域被连接到位线B01b和其它的扩散区域被连接到数据输出线DA0b。NMOS晶体管Nb00和Nb01的栅极被共同连接到数据输出控制信号线AA0b。构成读出缓冲器104b的其它缓冲器具有类似的结构。在读出操作期间，通过将数据输出控制信号线AA0b、AA1b、AA2b和AA3b连续地设置成例如是电源电压VCC的电平的激活状态，缓冲器被连续地设置成接通状态和存储在辅助存储单元MAb0、MAb1、MAb2和MAb3中的数据被输出给数据输出线DA0b和DA1b。下面，描述具有上述结构的存储装置的操作。
在存储器访问期间，通过选择某个字线，可以选择连接到该字线的所有存储单元。数据被经过读/写缓冲器101输入给所选择的存储单元或从该存储单元中输出。存储在存储单元阵列102中的数据被经过传输门106a和106b连续地传送给辅助存储器103a和103b，并一次存储在这些辅助存储器中，并响应一个读出控制信号将这些数据传送给外部电路。
特别是，在存储在存储单元阵列102a中的数据当中，由一个输入地址选择的数据的一个行宽被传送给辅助存储器103。在数据传送期间，传输门106a例如是关闭的。某个字线被选择并上升，响应于此，被选择存储单元线数据的一个行宽被输出给位线B00、B01、B10、B11、B20、B21、B30和B31并被读出放大电路105锁存。接着，例如是电源电压VCC电平的传输控制信号被输入给数据传输控制信号线C20a，构成传输门106a的晶体管保持导通状态，输出给位线B00、B01、B10、B11、B20、B21、B30和B31的数据被传输给位线B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a并由辅助存储器103a一次保持。存储在辅助存储器103a中的数据被经过传输门106b传送给辅助存储器103b，并被辅助存储器103b保持。例如，当低电平的传输控制信号S20a被输入给数据传输控制信号线C20a时，传输门106a被保持在关闭状态，电源电压VCC电平的传输控制信号S20b被输入给数据传输控制信号线C20b，传输门106b保持在打开状态，输出给位线B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a的数据，即被辅助存储器103a一次保持的数据被传输给位线B00b、B01b、B10b、B11b、B20b、B21b、B30b和B31b并被辅助存储器103b一次保持。所保持的数据经过读出缓冲器104b输出给就输出线DA0b和DA1b。
图5A到5I的时序图示出了在这个实施例中存储装置的数据传输。下面，结合图4和图5A到5I解释所述存储装置。在图5A到5I的时序中，示出了当执行命令ST1和ST2时的操作。这里，ST1例如是一个用于从用做主存储器的存储单元阵列102向辅助存储器103a传输一个数据行宽的命令，ST2是一个用于在数据从辅助存储器103a传输给103b之后从存储单元阵列102向辅助存储器103a传输一个数据行宽的命令。如所示，在时钟信号CLK的周期C1期间，存储装置接收ST1命令，并依此进行工作。同时，输入用于指定存储单元阵列102的行的行地址，并根据所指定的行将高电平读出电压输入给一个字线。例如，这里解释当接收ST2命令时的数据传输操作。首先，在C2周期的定时处，用于均衡辅助存储器103b的控制信号SbEQ上升。响应这个信号上升，形成辅助存储器103b的存储单元MAb0-MAb3被均衡。在与控制信号SbEQ相同的时间处，用于驱动辅助存储器103b的控制信号SbDR下降。响应这个下降，辅助存储器103b的驱动信号线M20b和M21b分别保持在地电平GND和电源电压VCC的电平。然后，在时钟信号CLK的周期C3的定时处，控制信号S20b被输入给控制信号线C20b。响应这个输入，传输门16b被保持在接通状态，一次存储在辅助存储器103a中的数据被传输给辅助存储器103b。下面，在定时C5处，用于均衡辅助存储器103的控制信号上升。响应这个上升，形成辅助存储器103a的存储单元MAa0-MAa3被均衡。在与控制信号SaEQ相同的时间处，用于驱动辅助存储器103a的控制信号SaDR上升。响应这个上升，辅助存储器103a的驱动信号线M20a和M21a被分别保持在地电平GND和电源电压VCC的电平。然后，在时钟信号CLK周期C6的定时处，控制信号S2a被输入给控制信号线C20a。响应这个输入，传输门106a保持在接通状态，存储单元阵列102中由行地址RADR指定的一个行的数据被传输给辅助存储器103a。上面描述了当执行命令ST2时的工作定时。在执行命令ST1的情况下，不执行与辅助存储器103b相关控制信号，即没有数据从辅助存储器103a向辅助存储器103b传输。在用做主存储器的存储单元阵列102中，由行地址RADR指定的一个行的数据只被传输给辅助存储器103a。
如同上面所解释的，根据这个实施例，通过读/写缓冲器101执行对存储单元阵列102的访问。从外部输入的数据被存储在存储单元阵列102中，响应传输控制信号S20a，所存储的数据被经过传输门传输给辅助存储器103a，并响应传输控制信号S20b进一步经过传输门传输给辅助存储器103b和被这些存储器一次存储。由于存储在辅助存储器103a中的数据被经过读出缓冲器104a单独输出和存储在辅助存储器103b中的数据被经过读出缓冲器104b单独输出，所以，数据传输的速率和效率能够得到改善且可以使芯片尺寸最小。
第二实施例
图6示出了根据本发明第二实施例存储装置的结构。如图6所示，在这个实施例的存储装置中，辅助存储器103c和103d以及读出缓冲器104c和104d被加到图3所示的第一实施例中。
下面解释这个实施例与第一实施例的不同之处。响应传输控制信号S20a，存储在存储单元阵列102中的数据经过一个未示出的传输门传输给辅助存储器103a，并一次保持在辅助存储器103a中。所保持的数据响应传输控制信号S20b经过未示出的传输门传输给辅助存储器103b和一次被保持在辅助存储器103b中。
另外，保持在辅助存储器103B中的数据响应传输控制信号S20c经过未示出的一个传输门传输给辅助存储器103c并一次保持在辅助存储器103c中。保持在辅助存储器103c中的数据响应传输控制信号S20d经过一个未示出的传输门传输给辅助存储器103d并一次保持在辅助存储器103d中。
如上所述，存储在存储单元阵列102中的数据分别响应传输控制信号S20a、S20b、S20c和S20d被连续传输给辅助存储器103a、103b、103c和103d，和被这些辅助存储器所保持。然后，保持在辅助存储器103a、103b、103c和103d中的数据被分别经过读出缓冲器104a、104b、104c和104d单独输出给外部电路。根据这些，在限制芯片尺寸增加的同时，与第一实施例相比，数据传输速率可以被进一步改善和传输效率可以最大。当希望改变部分辅助存储器的数据时，例如是改变辅助存储器103b的数据时，首先，写入数据被从存储单元阵列102传输给辅助存储器103a，然后，将该数据从辅助存储器103a传输给辅助存储器103b。此后，通过将原来的数据再次传输给辅助存储器103a，利用对存储单元阵列102的两次访问、这里是两次数据读出操作，能够改变部分辅助存储器、这里是辅助存储器103a的数据。
如上所述，根据这个实施例，响应传输控制信号S20a、S20b、S20c和S20d，存储在存储单元阵列102中的数据被连续传输给辅助存储器103a、103b、103c和103d，和一次被这些辅助存储器所保持。由于保持在这些辅助存储器中的数据分别经过读出缓冲器104a、104b、104c和104d输出给外部电路，所以，可以实现数据传输的高速度和高效率并改善存储装置的性能，同时使存储器芯片的尺寸最小。
第三实施例
图7示出了根据本发明第三实施例的存储装置的结构。在存储装置的这个实施例中，两个读出缓冲器104a0和104a1被连接到辅助缓冲器103a上，和两个读出缓冲器104b0和104b1被连接到辅助存储器103b上。
下面解释这个实施例和第一实施例之间的区别。响应传输控制信号S20a，存储在存储单元阵列102中的数据经过一个未示出的传输门被传输给辅助存储器103a并被辅助存储器103a一次保持。另外，响应传输控制信号S20b，保持在辅助存储器103a中的数据经过一个未示出的传输门传输给辅助存储器103b并被辅助存储器103b一次保持。
保持在辅助存储器103a中的数据经过两个读出缓冲器104a0和104a1并行地输出给外部电路。类似的，保持在辅助存储器103b中的数据经过读出缓冲器104b0和104b1并行地输出给外部电路。根据这一点，由于保持在辅助存储器103a和103b中的数据可以经过读出缓冲器并行地输出给外部，所以，可以改善数据输出速率。例如，在三维计算机图形系统中，多串结构数据可以被同时读出，并且，所述的结构数据可以被存储在空区域中，借此以形成一个高灵活性结构和使能相对低成本的高速结构。
如上所述，根据这个实施例，响应传输控制信号S20a和S20b，存储在存储单元阵列102中的数据被连续地传输给辅助存储器103a和103b并被这些辅助存储器一次保持。由于保持在辅助存储器103a和103b中的数据经过辅助缓冲器104a0和104a1被并行输出，和类似的，保持在辅助存储器103b中的数据经过读出缓冲器104b0和104b1被并行输出，所以，可以低成本地改善数据存储器的读出速度和灵活性并能够实现高速访问。

Claims (10)

1.一种半导体存储装置，包括：
存储单元阵列，包括能够从中读出和向其写入被设置成一个矩阵的数据的多个存储单元；
读/写装置，用于相对于所选择的存储单元读出和写入数据；
多个串联配置的辅助数据存储装置，所述多个串联配置的辅助数据存储装置中的第一个装置被连接到所述存储单元阵列，和辅助数据存储装置中的每一个存储部分存储在所述存储单元阵列中的数据；
多个传输装置，使存储在主存储器中的数据经过所述传输装置传输给辅助存储器并被辅助存储器一次存储；
多个数据输出装置，所述数据输出装置中的每一个分别被连接到辅助数据存储装置的一个上；和
多个外部数据总线，所述外部数据总线中的每一个分别被连接到数据输出装置的一个上；其中
数据输出装置的每一个能够单独地向相应的外部数据总线输出存储在相应辅助数据存储装置中的数据。
2.如权利要求1所述的半导体存储装置，其特征是除最后一个装置以外的所述辅助数据存储装置中的每一个都能够将所存储的数据传输给下一个辅助数据存储装置。
3.如权利要求1所述的半导体存储装置，其特征是所述多个辅助数据存储装置存储用于一个计算机图形的结构映象数据。
4.如权利要求1所述的半导体存储装置，其特征是所述数据输出装置中的每一个具有至少两个能够并行输出数据的子输出缓冲器。
5.一种半导体存储装置，包括：
一个存储单元阵列，包括多个能够被写入和读出被配置成多个字线和多个位线组成的一个矩阵的数据的存储单元阵列；
读/写装置，用于读出和写入由所选择字线和所选择位线寻址的所选择存储单元的数据；
多个串联配置的辅助数据锁存器，所述多个辅助数据锁存器的第一个辅助数据锁存器被连接到所述存储单元阵列，所述辅助数据锁存器中的每一个存储所选择存储单元阵列字线区段的数据；
多个传输装置，其中向下一个锁存器传输所存储的数据是通过相应的传输装置执行的；
多个数据输出装置，所述数据输出装置中的每一个分别被连接到相应的辅助数据锁存器；和
多个外部数据总线，所述外部数据总线中的每一个分别被连接到相应的数据输出装置上；其中
数据输出装置中的每一个能够单独地向相应的外部数据总线输出存储在相应辅助数据锁存器中的数据。
6.如权利要求5所述的半导体存储装置，其特征是除最后一个锁存器以外，所述多个辅助数据锁存器中的每一个都能够向下一个辅助数据锁存器传输所存储的数据。
7.如权利要求6所述的半导体存储装置，其特征是每个所述的传输装置是由多个传输门形成的，所述传输门的每一个包括至少一个对应于字线区段中存储单元的晶体管并响应一个控制信号的施加被设置成接通状态。
8.如权利要求7所述的半导体存储装置，其特征是所述的存储单元阵列具有一个折叠位线电路和所述传输门的每一个包括一对与每个相邻位线对对应的晶体管。
9.如权利要求5所述的半导体存储装置，其特征是所述多个辅助数据锁存器存储用于一个计算机图形的结构映象数据。
10.如权利要求5所述的半导体存储装置，其特征是所述数据输出装置包括至少一个能够并行输出数据的子输出缓冲器。
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