KR102591119B1 - 폴딩회로 및 이를 포함하는 불휘발성 메모리 소자 - Google Patents

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Abstract

불휘발성 메모리 소자는, 불휘발성 메모리 셀과, 센싱회로와, 그리고 폴딩회로를 포함한다. 센싱회로는, 센싱입력라인을 통해 입력되는 센싱입력신호에 따라 불휘발성 메모리 셀의 상태를 센싱하기 위한 센싱출력신호를 센싱출력라인으로 출력시킨다. 폴딩회로는, 불휘발성 메모리 셀의 비트라인에 결합되어 비트라인 전압에 따라 센싱출력신호로 그라운드 전압 또는 비트라인 전압에 가까운 전압을 센싱입력라인으로 출력한다.

Description

폴딩회로 및 이를 포함하는 불휘발성 메모리 소자{Folding circuit and nonvolatile memory device having the folding circuit}
본 개시의 여러 실시예들은 일반적으로 불휘발성 메모리 소자에 관한 것으로서, 특히 리드 동작시 넓은 동작범위를 가지면서 트랜지스터 특성 변화에 둔감한 불휘발성 메모리 소자에 관한 것이다.
반도체 메모리 소자는 휘발성에 따라 RAM(Random Access Memory) 소자와 ROM(Read Only Memory) 소자로 분류될 수 있다. RAM 소자는 휘발성으로 이진 정보가 쓰여진 메모리 셀의 전압이 전원 전압이 존재할 때만 회로에 의해 유지되고 전원이 제거되면 모두 방전된다. ROM 소자는 불휘발성으로서 전원이 제거되더라도 정보가 제거되지 않는다. 사용자측에서 데이터를 입력하는 것이 가능한지의 여부에 따라 분류될 수 있다. PROM(Programmable ROM) 소자는, 쓰임새에 따라 제조시 데이터가 프로그램되지 않은 상태로 판매되어 사용자가 직접 필요한 정보를 현장에서 프로그램하여 쓸 수 있다. 마스크 ROM 소자는, 제조시 사용자의 주문에 의한 데이터를 미리 프로그램하여 판매된다. PROM 소자는 입력방식에 따라서 OTPROM(One Time PROM), EPROM(Erasable PROM), EEPROM(Electrically Erasable PROM) 등이 있다. 이중 OTPROM 소자는 프로그램 동작이 이루어진 후에는 데이터를 변경할 수 없다.
불휘발성 메모리 소자, 예컨대 OTP ROM 소자의 셀 트랜지스터로 N채널 트랜지스터 구조가 사용될 수 있으며, 또한 P채널 트랜지스터가 사용될 수도 있다. 셀 트랜지스터로 P채널 트랜지스터가 사용되는 경우, P채널 트랜지스터는 턴 오프 상태인 오프 셀 상태의 초기 상태를 갖지만, 프로그램되면 턴 온 상태인 온 셀 상태가 된다. 이와 같은 P채널 트랜지스터에 대한 리드(read) 동작은, 공급전압라인과 비트라인 사이의 부하 저항과, P채널 트랜지스터의 등가 저항의 저항비에 따른 비트라인 전압을 센싱함으로써 수행될 수 있다.
본 출원이 해결하고자 하는 과제는, 리드 동작시 넓은 동작범위를 가지면서 트랜지스터 특성 변화에 둔감한 불휘발성 메모리 소자를 제공하는 것이다.
본 개시의 일 예에 따른 불휘발성 메모리 소자는, 불휘발성 메모리 셀과, 센싱회로와, 그리고 폴딩회로를 포함한다. 센싱회로는, 센싱입력라인을 통해 입력되는 센싱입력신호에 따라 불휘발성 메모리 셀의 상태를 센싱하기 위한 센싱출력신호를 센싱출력라인으로 출력시킨다. 폴딩회로는, 불휘발성 메모리 셀의 비트라인에 결합되어 비트라인 전압에 따라 센싱출력신호로 그라운드 전압 또는 비트라인 전압에 가까운 전압을 센싱입력라인으로 출력한다.
여러 실시예들에 따르면, 비트라인 전압에 따라 센싱회로의 센싱입력신호로 그라운드 전압 또는 비트라인 전압이 설정되도록 하는 폴딩 회로를 채용함으로써 불휘발성 메모리 소자의 리드 동작시 넓은 동작범위를 가지면서 트랜지스터 특성 변화에 둔감하도록 할 수 있다는 이점이 제공된다.
도 1은 일반적인 불휘발성 메모리 소자의 일 예를 나타내 보인 회로도이다.
도 2는 일반적인 불휘발성 메모리 소자의 다른 예를 나타내 보인 회로도이다.
도 3은 본 개시의 일 예에 따른 불휘발성 메모리 소자를 나타내 보인 회로도이다.
도 4는 도 3의 불휘발성 메모리 소자의 프로그램된 셀 트랜지스터에 대한 리드 동작시의 신호 변화를 나타내 보인 타이밍도이다.
도 5는 도 3의 불휘발성 메모리 소자의 프로그램된 셀 트랜지스터에 대한 리드 동작을 설명하기 위해 나타내 보인 회로도이다.
도 6은 도 3의 불휘발성 메모리 소자의 초기상태의 셀 트랜지스터에 대한 리드 동작시의 신호 변화를 나타내 보인 타이밍도이다.
도 7은 도 3의 불휘발성 메모리 소자의 초기상태의 셀 트랜지스터에 대한 리드 동작을 설명하기 위해 나타내 보인 회로도이다.
도 8은 본 개시의 다른 예에 따른 불휘발성 메모리 소자를 나타내 보인 회로도이다.
도 9는 본 개시의 또 다른 예에 따른 불휘발성 메모리 소자를 나타내 보인 회로도이다.
도 10은 도 9의 불휘발성 메모리 소자의 프로그램된 셀 트랜지스터에 대한 리드 동작을 설명하기 위해 나타내 보인 회로도이다.
도 11은 도 9의 불휘발성 메모리 소자의 초기상태의 셀 트랜지스터에 대한 리드 동작을 설명하기 위해 나타내 보인 회로도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일반적인 불휘발성 메모리 소자의 일 예를 나타내 보인 회로도이다. 도 1을 참조하면, 불휘발성 메모리 소자(100)는, 불휘발성 메모리 셀(110)과, 저항성 로드부(120)와, 그리고 센싱 회로(130)를 포함하여 구성된다. 불휘발성 메모리 셀(110)은, 비트라인(BL)과 그라운드 사이에서 직렬로 배치되는 선택 트랜지스터 및 셀 트랜지스터를 포함할 수 있다. 셀 트랜지스터는 제1 P채널 트랜지스터(PM11)로 구성될 수 있다. 선택 트랜지스터는 제2 P채널 트랜지스터(PM12)로 구성될 수 잇다. 제1 P채널 트랜지스터(PM11)의 게이트는 플로팅게이트이며, 드레인은 그라운드에 결합된다. 제1 P채널 트랜지스터(PM11)의 소스는 제2 P채널 트랜지스터(PM12)의 드레인에 직접 결합된다. 제2 P채널 트랜지스터(PM12)의 게이트로는 선택인에이블신호(SELEN)가 입력된다. 제2 P채널 트랜지스터(PM12)의 소스는 비트라인(BL)을 통해 제1 노드(node_A)에 결합된다.
저항성 로드부(120)는, 공급전압라인(101)과 제1 노드(node_A) 사이에 배치되는 저항성 부하를 포함한다. 일 예에서 저항성 부하는 제3 P채널 트랜지스터(PM13)로 구성될 수 있다. 제3 P채널 트랜지스터(PM13)의 게이트에는 인에이블 신호(SAENB)가 입력된다.인에이블 신호(SAENB)는 센스앰프인에이블 신호가 인버팅된 신호일 수 있다. 제3 P채널 트랜지스터(PM13)의 소스 및 드레인은, 각각 공급전압라인(101) 및 제1 노드(node_A)(즉, 비트라인(BL))에 결합된다. 제3 P채널 트랜지스터(PM13)가 턴 온 되면, 제3 P채널 트랜지스터(PM13)는 공급전압라인(101)과 제1 노드(node_A) 사이의 저항 성분으로 작용할 수 있다.
센싱 회로(130)는, 제1 N채널 트랜지스터(NM11) 및 제4 P채널 트랜지스터(PM14)로 구성되는 시모스 인버터(CMOS inverter) 구조를 갖는다. 제1 N채널 트랜지스터(NM11)의 게이트 및 제4 P채널 트랜지스터(PM14)의 게이트는, 센싱입력라인(102)을 통해 입력되는 센싱입력신호(SA_IN)를 입력받는다. 센싱입력라인(102)은 제1 노드(node_A)에 결합된다. 제1 N채널 트랜지스터(NM11)의 소스는 그라운드에 결합된다. 제1 N채널 트랜지스터(NM11)의 드레인은 제4 P채널 트랜지스터(PM14)의 드레인에 결합된다. 제4 P채널 트랜지스터(PM14)의 소스는 공급전압라인(101)에 결합된다. 제1 N채널 트랜지스터(NM11)의 드레인 및 제4 P채널 트랜지스터(PM14)의 드레인은 센싱출력라인(103)에 결합된다. 센싱출력라인(103)을 통해 센싱출력신호(SA_OUT)가 출력될 수 있다.
불휘발성 메모리 셀(110)의 셀 트랜지스터인 제1 P채널 트랜지스터(PM11)는 초기 상태(initial status)이거나 프로그램된 상태(programmed status)일 수 있다. 본 개시의 여러 예들에 있어서, 초기 상태는 제1 P채널 트랜지스터(PM11)가 턴 오프 상태인 오프 셀 상태인 것을 의미한다. 그리고 프로그램된 상태는 제1 P채널 트랜지스터(PM11)가 턴 온 상태인 온 셀 상태인 것을 의미한다. 그러나 이는 하나의 예로서, 반대의 경우, 즉 초기 상태는 제1 P채널 트랜지스터(PM11)가 턴 온 상태인 온 셀 상태이고, 프로그램된 상태는 제1 P채널 트랜지스터(PM11)가 턴 오프 상태인 오프 셀 상태인 것을 의미할 수도 있으며, 이 경우에도 본 개시의 여러 실시예들을 동일하게 적용할 수 있다.
제1 P채널 트랜지스터(PM11)의 상태를 리드하기 위해, 제2 P채널 트랜지스터(PM12)의 게이트에 로우 레벨의 선택인에이블 신호(SELEN)를 인가하여 제2 P채널 트랜지스터(PM12)를 턴 온 시킨다. 그리고 센스앰프인에이블 신호를 로우 레벨에서 하이 레벨로 전환시킨다. 제3 P채널 트랜지스터(PM13)의 게이트에는 센스앰프인에이블 신호가 인버팅된 로우 레벨의 인에이블 신호(SAENB)가 인가되며, 이에 따라 제3 P채널 트랜지스터(PM13)가 턴 온 된다. 이 경우, 공급전압(VDD)이 공급전압라인(101)에 인가되면, 제1 노드(node_A)에서의 비트라인전압은, 공급전압라인(101)을 통해 인가되는 공급전압(VDD)에서 턴 온된 제3 P채널 트랜지스터(PM13)의 저항성분에 의한 전압강하값을 뺀 크기를 갖는다. 이 비트라인전압은 센싱입력신호(SA_IN)를 구성한다. 센싱입력신호(SA_IN)는 센싱입력라인(102)을 통해 센싱회로(130)에 입력된다.
제1 P채널 트랜지스터(PM11)가 오프 셀의 초기 상태인 경우, 제1 노드(node_A)와 그라운드 사이에는, 이상적인 경우, 무한대의 저항을 나타낸다. 그러나 실질적으로는 무한대의 저항은 아니지만, 턴 온된 제3 P채널 트랜지스터(PM13)의 저항에 비하여 매우 큰 저항을 나타낸다. 따라서 제1 노드(node_A)에서의 전압, 즉 센싱입력신호(SA_IN)는 실질적으로 공급전압(VDD)이 된다. 공급전압(VDD)의 센싱입력신호(SA_IN)가 센싱회로(130)에 입력되면, 제1 N채널 트랜지스터(NM11)는 턴 온 되는 반면, 제4 P채널 트랜지스터(PM14)는 턴 온 되지 않는다. 제1 N채널 트랜지스터(NM11)만 턴 온 됨에 따라 센싱출력신호(SA_OUT)로 그라운드전압, 예컨대 0V가 출력된다. 이와 같이 센싱회로(130)의 센싱출력신호(SA_OUT)로 그라운드전압이 출력되는 경우, 셀 트랜지스터인 제1 P채널 트랜지스터(PM11)가 초기 상태인 것으로 판독할 수 있다.
제1 P채널 트랜지스터(PM11)가 온 셀의 프로그램된 상태인 경우, 제1 노드(node_A)와 그라운드 사이에는, 이상적인 경우, 0의 저항을 나타낸다. 그러나 실질적으로는 0의 저항은 아니지만, 턴 온된 제3 P채널 트랜지스터(PM13)의 저항에 비하여 매우 작은 저항을 나타낸다. 따라서 제1 노드(node_A)에서의 전압, 즉 센싱입력신호(SA_IN)는 실질적으로 그라운드전압, 예컨대 0V가 된다. 0V의 센싱입력신호(SA_IN)가 센싱회로(130)에 입력되면, 제4 P채널 트랜지스터(PM14)는 턴 온 되는 반면, 제1 N채널 트랜지스터(NM11)는 턴 온 되지 않는다. 제4 P채널 트랜지스터(PM14)만 턴 온 됨에 따라 센싱출력신호(SA_OUT)로 공급전압(VDD)이 출력된다. 이와 같이 센싱회로(130)의 센싱출력신호(SA_OUT)로 공급전압(VDD)이 출력되는 경우, 셀 트랜지스터인 제1 P채널 트랜지스터(PM11)가 프로그램된 상태인 것으로 판독할 수 있다.
이와 같은 리드 동작을 수행하는데 있어서, 셀 트랜지스터인 제1 P채널 트랜지스터(PM11)가 초기 상태인 경우, 제1 노드(node_A), 즉 비트라인(BL)에는 공급전압(VDD)에 가까운 비트라인전압이 인가된다. 이 비트라인전압은, 제1 P채널 트랜지스터(PM11)에 대한 리드 동작이 이루어지는 동안에 제1 P채널 트랜지스터(PM11)에 계속적으로 인가되어 스트레스(stress)를 가한다. 공급전압(VDD)의 크기가 클수록 이 비트라인전압에 의해 제1 P채널 트랜지스터(PM11)의 특성이 변화될 수 있으며, 경우에 따라서 제1 P채널 트랜지스터(PM11)를 통해 그라운드로 전류가 흐르는 리드 디스터브(read disturb) 현상이 발생될 수 있다.
도 2는 일반적인 불휘발성 메모리 소자의 다른 예를 나타내 보인 회로도이다. 도 2를 참조하면, 본 예에 따른 불휘발성 메모리 소자(200)는, 불휘발성 메모리 셀(210)과, 저항성 로드부(220)와, 센싱회로(230)와, 그리고 리드디스터브 억제부(240)를 포함하여 구성된다. 불휘발성 메모리 셀(210)은, 셀 트랜지스터인 제1 P채널 트랜지스터(PM21)와 선택 트랜지스터인 제2 P채널 트랜지스터(PM22)로 구성된다. 제1 P채널 트랜지스터(PM21)의 게이트는 플로팅게이트이며, 드레인은 그라운드에 결합된다. 제1 P채널 트랜지스터(PM21)의 소스는 제2 P채널 트랜지스터(PM22)의 드레인에 직접 결합된다. 제2 P채널 트랜지스터(PM22)의 게이트로는 선택인에이블 신호(SELEN)가 입력된다. 제2 P채널 트랜지스터(PM22)의 소스는 비트라인(BL)에 결합된다.
저항성 로드부(220)는, 공급전압라인(201)과 제1 노드(node_B) 사이에 배치되는 저항성 부하를 포함한다. 일 예에서 저항성 부하는 제3 P채널 트랜지스터(PM23)로 구성될 수 있다. 제3 P채널 트랜지스터(PM23)의 게이트에는 센스앰프인에이블 신호(SAEN)가 인버팅된 인에이블 신호(SAENB)가 입력된다. 제3 P채널 트랜지스터(PM23)의 소스 및 드레인은, 각각 공급전압라인(201) 및 제1 노드(node_B)에 결합된다. 제3 P채널 트랜지스터(PM23)가 턴 온 되면, 제3 P채널 트랜지스터(PM23)는 공급전압라인(201)과 제1 노드(node_B) 사이의 저항 성분으로 작용할 수 있다.
센싱 회로(230)는, 제1 N채널 트랜지스터(NM21) 및 제4 P채널 트랜지스터(PM24)로 구성되는 시모스 인버터 구조를 갖는다. 제1 N채널 트랜지스터(NM21)의 게이트 및 제4 P채널 트랜지스터(PM24)의 게이트는, 센싱입력라인(202)을 통해 입력되는 센싱입력신호(SA_IN)를 입력받는다. 센싱입력라인(202)은, 비트라인(BL)이 아닌 제1 노드(node_B)에 결합된다. 제1 N채널 트랜지스터(NM21)의 소스는 그라운드에 결합된다. 제1 N채널 트랜지스터(NM21)의 드레인은 제4 P채널 트랜지스터(PM24)의 드레인에 결합된다. 제4 P채널 트랜지스터(PM24)의 소스는 공급전압라인(201)에 결합된다. 제1 N채널 트랜지스터(NM21)의 드레인 및 제4 P채널 트랜지스터(PM24)의 드레인은 센싱출력라인(203)에 결합된다. 센싱회로(230)는, 센싱출력라인(203)을 통해 센싱출력신호(SA_OUT)를 출력할 수 있다.
리드디스터브 억제부(240)는 제2 N채널 트랜지스터(NM22)로 구성될 수 있다. 제2 N채널 트랜지스터(NM22)의 게이트에는 센스앰프인에이블 신호(SAEN)가 입력된다. 제2 N채널 트랜지스터(NM22)의 드레인 및 소스는 각각 제1 노드(node_B) 및 비트라인(BL)에 결합된다. 이에 따라, 센싱입력라인(202)과 비트라인(BL)은 제1 노드(node_B)로부터 분지되어 서로 분리되고, 제1 노드(node_B) 및 비트라인(BL) 사이에 제2 N채널 트랜지스터(NM22)가 결합된다.
셀 트랜지스터인 제1 P채널 트랜지스터(PM21)에 대한 리드 동작을 위해, 센스앰프인에이블 신호(SAEN)가 로우 레벨에서 하이 레벨로 전환되며, 센스앰프인에이블 신호(SAEN)가 인버팅된 인에이블 신호(SAENB)는 로우 레벨이 된다. 로우 레벨의 인에이블신호(SAENB) 및 하이 레벨의 센스앰프인에이블 신호(SAEN)가 각각 제3 P채널 트랜지스터(PM23)의 게이트 및 제2 N채널 트랜지스터(NM22)의 게이트에 입력되면, 제3 P채널 트랜지스터(PM23) 및 제2 N채널 트랜지스터(NM22)가 모두 턴 온 된다. 센싱입력라인(202)에 결합되는 제1 노드(node_B)에서의 전압은, 공급전압(VDD)에서 제3 P채널 트랜지스터(PM23)의 저항성분에 의한 전압강하값을 뺀 크기를 갖는다. 이 제1 노드(node_B)에서의 전압으로 구성되는 센싱입력신호(SA_IN)에 의한 센싱회로(230)의 동작은, 도 1을 참조하여 설명한 바와 동일하다.
본 예에 따른 불휘발성 메모리 소자(200)의 경우, 비트라인(BL)에 인가되는 전압은, 제1 노드(node_B)에서의 전압에서 제2 N채널 트랜지스터(NM22)의 문턱전압값을 뺀 크기를 갖는다. 즉 센싱입력라인(202)에 결합되는 제1 노드(node_B)와 비트라인(BL) 사이에 제2 N채널 트랜지스터(NM22)를 배치시킴으로써, 비트라인전압을 제1 노드(node_B)에서의 전압에서 제2 N채널 트랜지스터(NM22)의 문턱전압값만큼 그 크기를 감소시킬 수 있다. 따라서 리드 동작이 이루어지는 동안 비트라인전압에 의해 초기 상태의 제1 P채널 트랜지스터(PM21)의 특성이 변화되는 리드 디스터브 현상을 억제할 수 있다. 그러나 이 경우 센싱입력라인(202)에 결합되는 제1 노드(node_B)에서의 전압은 제1 노드(node_B) 및 비트라인(BL) 사이에 결합된 제2 N채널 트랜지스터(NM22)의 전압강하 때문에 도 1의 제1 노드(node_A)에서의 전압보다 높을 수 있다. 따라서, 제1 P채널 트랜지스터(PM21)가 프로그램된 상태를 갖고 공급전압(VDD)이 감소하는 경우에, 센싱회로(230)의 제4 P채널 트랜지스터(PM24)를 충분히 턴온시키기가 어려울 수 있다. 이는 낮은 공급전압(VDD)에서의 리드 마진을 감소시킬 수 있다.
또한 불휘발성 메모리 셀(210)의 선택 트랜지스터를 구성하는 제2 P채널 트랜지스터(PM22)와, 센싱회로(230)의 풀업 트랜지스터를 구성하는 제4 P채널 트랜지스터(PM24) 및 센싱회로(230)의 풀다운 트랜지스터를 구성하는 제1 N채널 트랜지스터(NM21)는 온도에 의해 문턱전압값이 변경될 수 있다. 제2 P채널 트랜지스터(PM22)의 경우 온도가 낮아질수록 문턱전압의 절대값이 상승되며, 이에 따라 낮은 공급전압(VDD)에서의 불휘발성 메모리 셀(210)의 리드 마진을 더욱 더 감소시킬 수 있다. 제4 P채널 트랜지스터(PM24) 및 제1 N채널 트랜지스터(NM21)의 경우 온도에 따라 문턱전압값이 변경되면, 안정적인 리드 동작에 요구되는 마진을 감소시킨다. 이와 같은 트랜지스터들의 문턱전압값의 변동은, 온도 외에도 제조공정 과정에서의 불균일에 의해 유발될 수도 있다.
도 3은 본 개시의 일 예에 따른 불휘발성 메모리 소자를 나타내 보인 회로도이다. 도 3을 참조하면, 본 예에 따른 불휘발성 메모리 소자(300)는, 불휘발성 메모리 셀(310)과, 저항성 로드부(320)와, 센싱회로(330)와, 그리고 폴딩회로(folding circuit)(340)를 포함하여 구성될 수 있다. 불휘발성 메모리 셀(310)은, 비트라인(BL) 및 그라운드 사이에서 직렬로 배치되는 선택 트랜지스터 및 셀 트랜지스터를 포함한다. 셀 트랜지스터는, 제1 P채널 트랜지스터(PM31)로 구성될 수 있다. 선택 트랜지스터는, 제2 P채널 트랜지스터(PM32)로 구성될 수 있다. 제1 P채널 트랜지스터(PM31)는 플로팅 상태의 게이트를 갖는다. 제1 P채널 트랜지스터(PM31)의 소스 및 드레인은, 각각 제2 P채널 트랜지스터(PM32)의 드레인 및 그라운드에 결합된다. 제2 P채널 트랜지스터(PM32)는 선택인에이블 신호(SELEN)가 입력되는 게이트를 갖는다. 제2 P채널 트랜지스터(PM32)의 소스는 비트라인(BL)을 통해 제1 노드(node_C)에 결합된다. 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)는 초기 상태이거나 프로그램된 상태일 수 있다. 일 예에서 초기 상태는 제1 P채널 트랜지스터(PM31)가 턴 오프 상태인 오프 셀 상태인 것을 의미며, 프로그램된 상태는 제1 P채널 트랜지스터(PM31)가 턴 온 상태인 온 셀 상태인 것을 의미할 수 있다.
저항성 로드부(320)는, 공급전압(VDD)이 공급되는 공급전압라인(301)과 제1 노드(node_C) 사이에 배치된다. 저항성 로드부(320)는 제3 P채널 트랜지스터(PM33)로 구성될 수 있다. 제3 P채널 트랜지스터(PM33)는 인에이블 신호(SAENB)가 입력되는 게이트를 갖는다. 일 예에서 인에이블 신호(SAENB)는, 센스앰프인에이블 신호(SAEN)가 인버팅된 신호일 수 있다. 제3 P채널 트랜지스터(PM33)의 소스 및 드레인은, 각각 공급전압라인(301) 및 제1 노드(node_C)에 각각 결합된다. 제3 P채널 트랜지스터(PM33)가 턴 온 되면, 제3 P채널 트랜지스터(PM33)는 공급전압라인(301)과 제1 노드(node_C) 사이에서 저항성 부하로 작용한다.
센싱회로(330)는, 센싱입력라인(302)을 통해 입력되는 센싱입력신호(SA_IN)에 따라 제1 P채널 트랜지스터(PM31)의 상태를 센싱하기 위한 센싱출력신호(SA_OUT)을 센싱출력라인(303)으로 출력시킨다. 센싱회로(330)는, 공급전압라인(301)과 그라운드 사이에서 직렬 연결된 제4 P채널 트랜지스터(PM34) 및 제1 N채널 트랜지스터(NM31)를 포함하도록 구성될 수 있다.
제4 P채널 트랜지스터(PM34)의 게이트에는 인에이블 신호(SAENB)가 입력된다. 즉 인에이블 신호(SAENB)는, 저항성 로드부(320)를 구성하는 제3 P채널 트랜지스터(PM33)의 게이트와, 센싱회로(330)의 풀업 트랜지스터를 구성하는 제4 P채널 트랜지스터(PM34)의 게이트에 공통으로 입력된다. 제4 P채널 트랜지스터(PM34)의 소스 및 드레인은, 각각 공급전압라인(301) 및 제2 노드(node_D)에 결합된다. 제2 노드(node_D)는 센싱출력라인(303)에 결합된다. 제1 N채널 트랜지스터(NM31)의 게이트는 센싱입력라인(302)에 결합된다. 따라서 제1 N채널 트랜지스터(NM31)의 게이트로는 센싱입력신호(SA_IN)가 입력될 수 있다. 제1 N채널 트랜지스터(NM31)의 드레인 및 소스는, 각각 제2 노드(node_D) 및 그라운드에 각각 결합된다.
제1 N채널 트랜지스터(NM31)는 제4 P채널 트랜지스터(PM34)보다 큰 트랜스컨덕턴스(gm; transconductance)를 갖는다. 이를 위해 제1 N채널 트랜지스터(NM31)는 제4 P채널 트랜지스터(PM34)보다 짧은 채널길이 및/또는 넓은 채널폭을 가질 수 있다. 이는 제1 N채널 트랜지스터(NM31)와 제4 P채널 트랜지스터(PM34)가 모두 턴 온 되는 경우, 제1 N채널 트랜지스터(NM31)의 등가 저항값이 제4 P채널 트랜지스터(PM34)의 등가저항값보다 작다는 것을 의미한다. 따라서 제1 N채널 트랜지스터(NM31)와 제4 P채널 트랜지스터(PM34)가 모두 턴 온 되는 경우, 센싱출력신호(SA_OUT)는 로우 레벨의 크기를 갖는다.
폴딩회로(340)는, 비트라인(BL) 및 그라운드 전압 사이에 결합되어 비트라인 전압(VBL)에 따라 센싱입력신호(SA_IN)로서 그라운드 전압 또는 비트라인 전압(VBL)에 가까운 크기의 전압을 센싱입력라인(302)으로 출력한다. 폴딩회로(340)는 비트라인(BL)과 그라운드 사이에서 직렬로 배치되는 제5 P채널 트랜지스터(PM35) 및 제2 N채널 트랜지스터(NM32)로 구성될 수 있다. 제5 P채널 트랜지스터(PM35)의 게이트에는 바이어스전압(Vbias)이 입력된다. 제5 P채널 트랜지스터(PM35)의 소스 및 드레인은, 각각 비트라인(BL) 및 제3 노드(node_E)에 결합된다. 제3 노드(node_E)는 센싱입력라인(302)에 결합된다. 제2 N채널 트랜지스터(NM32)의 게이트에는 센스앰프인에이블 신호(SAEN)가 입력된다. 제2 N채널 트랜지스터(NM32)의 드레인 및 소스는, 각각 제3 노드(node_E) 및 그라운드에 결합된다.
제5 P채널 트랜지스터(PM35)는 제2 N채널 트랜지스터(NM32)보다 큰 트랜스컨덕턴스(gm)를 갖는다. 이를 위해 제5 P채널 트랜지스터(PM35)는 제2 N채널 트랜지스터(NM32)보다 짧은 채널길이 및/또는 넓은 채널폭을 가질 수 있다. 이는 제5 P채널 트랜지스터(PM35)와 제2 N채널 트랜지스터(NM32)가 모두 턴 온 되는 경우, 제5 P채널 트랜지스터(PM35)의 등가 저항값이 제2 N채널 트랜지스터(NM32)의 등가저항값보다 작다는 것을 의미한다. 따라서 제5 P채널 트랜지스터(PM35)와 제2 N채널 트랜지스터(NM32)가 모두 턴 온 되는 경우, 제3 노드(node_E)로부터 출력되는 센싱입력신호(SA_IN)는 비트라인전압(VBL)에 가까운 크기를 갖는다.
제5 P채널 트랜지스터(PM35)의 게이트에 입력되는 바이어스전압(Vbias)은, 제1 P채널 트랜지스터(PM31)가 프로그램된 상태인 경우 제5 P채널 트랜지스터(PM35)가 턴 오프되도록 하고, 제1 P채널 트랜지스터(PM31)가 초기상태인 경우 제5 P채널형 트랜지스터(PM35)가 턴 온 되도록 하는 크기를 갖는다. 일 예에서 바이어스전압(Vbias)는, 제1 P채널 트랜지스터(PM31)가 프로그램된 상태인 경우에서의 비트라인(BL)에 인가되는 제1 비트라인전압에서 제5 P채널형 트랜지스터(PM35)의 문턱전압(Vth)의 절대값을 뺀 크기보다 높다. 또한 바이어스전압(Vbias)은, 제1 P채널 트랜지스터(PM31)가 초기상태인 경우에서의 비트라인(BL)에 인가되는 제2 비트라인전압에서 제5 P채널형 트랜지스터(PM35)의 문턱전압(Vth)의 절대값을 뺀 크기보다 같거나 작은 크기를 갖는다. 이를 수학식으로 나타내면 아래와 같다.
Figure 112016037627602-pat00001
수학식 1에서 VBL(program)은 제1 P채널 트랜지스터(PM31)가 프로그램된 상태인 경우에서의 비트라인(BL)에 인가되는 제1 비트라인전압을 나타내고, VBL(initial)은 제1 P채널 트랜지스터(PM31)가 초기상태인 경우에서의 비트라인(BL)에 인가되는 제2 비트라인전압을 나타내고, |Vth|은 제5 P채널형 트랜지스터(PM35)의 문턱전압(Vth)의 절대값을 나타낸다.
도 4는 도 3의 불휘발성 메모리 소자의 프로그램된 셀 트랜지스터에 대한 리드 동작시의 신호 변화를 나타내 보인 타이밍도이다. 그리고 도 5는 도 3의 불휘발성 메모리 소자의 프로그램된 셀 트랜지스터에 대한 리드 동작을 설명하기 위해 나타내 보인 회로도이다. 도 5에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 4 및 도 5를 참조하면, 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)에 대한 리드 동작을 수행하기 위해, 먼저 제2 P채널 트랜지스터(PM32)의 게이트에 인가되는 선택인에이블 신호(SELEN)의 레벨을 하이 신호(High)에서 로우 신호(Low)로 전환시킨다. 그리고 제2 P채널 트랜지스터(PM32)의 게이트에 인가되는 센스앰프인에이블 신호(SAEN)의 레벨은 로우 신호(Low)에서 하이 신호(High)로 전환시킨다. 선택인에이블 신호(SELEN)가 로우 신호(Low)가 되는 시점은 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 되는 시점보다 앞설 수 있지만, 같을 수도 있다. 센스앰프인에이블 신호(SAEN)가 하이 신호(High)로 되면, 인에이블 신호(SAENB)는 로우 신호(Low)가 된다. 바이어스전압(Vbias)은 제1 바이어스전압(Vbias1)을 유지하고 있다가, 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 되면 제2 바이어스전압(Vbias2)으로 그 크기가 변경된다. 제2 바이어스전압(Vbias2)은, 수학식 1의 조건을 만족하는 바이어스전압(Vbias)에 해당할 수 있다.
선택인에이블 신호(SELEN) 및 인에이블 신호(SAENB)가 로우 신호(Low)가 됨에 따라 제2 P채널 트랜지스터(PM32), 제3 P채널 트랜지스터(PM33), 및 제4 P채널 트랜지스터(PM34)가 모두 턴 온 된다. 그리고 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 됨에 따라 제2 N채널 트랜지스터(NM32)도 턴 온 된다. 제1 P채널 트랜지스터(PM31)가 프로그램된 상태, 즉 온 셀 상태인 경우, 제1 노드(node_C)에서의 전압, 즉 제1 비트라인 전압(VBL(p))은 공급전압(VDD)보다는 그라운드에 가까운 크기를 갖는다. 이때 제1 비트라인 전압(VBL(p))의 크기는, 공급전압(VDD)에 대한 제3 P채널 트랜지스터(PM33)의 제1 등가저항과 제1 및 제2 P채널 트랜지스터(PM31, PM32)의 제2 등가저항에 의한 전압분배에 의해 결정된다. 일 예에서 공급전압(VDD)이 +5V인 경우, 제1 비트라인 전압(VBL(p))은 +2V일 수 있다. 이 제1 비트라인 전압(VBL(p))은 제5 P채널 트랜지스터(PM35)의 소스에 인가된다.
수학식 1을 참조하여 설명한 바와 같이, 제2 바이어스 전압(Vbias2)은, 제1 비트라인 전압(VBL(p))에서 제5 P채널형 트랜지스터(PM35)의 문턱전압(Vth)의 절대값을 뺀 크기보다 큰 값을 갖는다. 제1 비트라인 전압(VBL(p))이 +2.0V이고, 제5 P채널 트랜지스터(PM35)의 문턱전압(Vth)이 -0.7V인 경우, 제2 바이어스 전압(Vbias2)은 +1.3V보다 큰 값을 갖는다. 일 예로 제2 바이어스 전압(Vbias2)이 +2V인 경우, 제5 P채널 트랜지스터(PM35)는 턴 오프된다. 따라서 제3 노드(node_E)에서의 전압은 그라운드 전압, 예컨대 0V가 되며, 이 전압은 센싱입력라인(302)을 통해 센싱회로(330)에 입력되는 센싱입력신호(SA_IN)를 구성한다.
센싱회로(320)에 입력되는 0V는 제1 N채널 트랜지스터(NM31)의 게이트에 인가된다. 따라서 제1 N채널 트랜지스터(NM31)는 턴 오프 된다. 센싱회로(320)를 구성하는 제4 P채널 트랜지스터(PM34) 및 제1 N채널 트랜지스터(NM31)가 각각 턴 온 및 턴 오프됨에 따라, 센싱출력라인(303)으로 출력되는 센싱출력신호(SA_OUT)는 하이 신호(High)가 된다. 즉 하이 신호(High)의 센싱출력신호(SA_OUT)를 센싱함으로써 불휘발성 메모리 셀(310)의 셀 트랜지스터를 구성하는 제1 P채널 트랜지스터(PM31)가 프로그램된 상태인 것을 판독할 수 있다.
프로그램된 상태의 제1 P채널 트랜지스터(PM31)에 대한 리드 동작을 수행하는 과정에서, 센싱회로(330)에 입력되는 센싱입력신호(SA_IN)는, 제2 N채널 트랜지스터(NM32)와 센싱회로(330)를 구성하는 제4 P채널 트랜지스터(PM34) 및 제1 N채널 트랜지스터(NM31)에 영향을 받지 않고, 그라운드 전압, 예컨대 0V로 설정될 수 있다. 즉 제2 N채널 트랜지스터(NM32)와 센싱회로(330)를 구성하는 제4 P채널 트랜지스터(PM34) 및 제1 N채널 트랜지스터(NM31)가 온도 또는 공정에 의한 변동(variation)이 존재하더라도, 프로그램된 상태의 제1 P채널 트랜지스터(PM31)에 대한 리드 동작이 영향을 받지 않는다.
도 6은 도 3의 불휘발성 메모리 소자의 초기상태의 셀 트랜지스터에 대한 리드 동작시의 신호 변화를 나타내 보인 타이밍도이다. 그리고 도 7은 도 3의 불휘발성 메모리 소자의 초기상태의 셀 트랜지스터에 대한 리드 동작을 설명하기 위해 나타내 보인 회로도이다. 도 7에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 6 및 도 7을 참조하면, 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)에 대한 리드 동작을 수행하기 위해, 먼저 선택인에이블 신호(SELEN)를 하이 신호(High)에서 로우 신호(Low)로 전환시킨다. 그리고 센스앰프인에이블 신호(SAEN)는 로우 신호(Low)에서 하이 신호(High)로 전환시킨다. 선택인에이블 신호(SELEN)가 로우 신호(Low)가 되는 시점은 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 되는 시점보다 앞설 수 있지만, 같을 수도 있다. 센스앰프인에이블 신호(SAEN)가 하이 신호(High)로 되면, 인에이블 신호(SAENB)는 로우 신호(Low)가 된다. 바이어스전압(Vbias)은 제1 바이어스전압(Vbias1)을 유지하고 있다가, 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 되면 제2 바이어스전압(Vbias2)으로 그 크기가 변경된다. 제2 바이어스전압(Vbias2)은, 수학식 1의 조건을 만족하는 크기를 갖는다.
선택인에이블 신호(SELEN) 및 인에이블 신호(SAENB)가 로우 신호(Low)가 됨에 따라 제2 P채널 트랜지스터(PM32), 제3 P채널 트랜지스터(PM33), 및 제4 P채널 트랜지스터(PM34)가 모두 턴 온 된다. 그리고 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 됨에 따라 제2 N채널 트랜지스터(NM32)도 턴 온 된다. 제1 P채널 트랜지스터(PM31)가 초기상태, 즉 오프 셀 상태인 경우, 제1 노드(node_C)에서의 전압, 즉 제2 비트라인 전압(VBL(i))은 그라운드 전압 보다는 공급전압(VDD)에 가까운 크기를 갖는다. 이때 제2 비트라인 전압(VBL(i))의 크기는, 공급전압(VDD)에 대한 제3 P채널 트랜지스터(PM33)의 제1 등가저항과 제1 및 제2 P채널 트랜지스터(PM31, PM32)의 제2 등가저항에 의한 전압분배에 의해 결정된다. 일 예에서 공급전압(VDD)이 +5V인 경우, 제2 비트라인 전압(VBL(i))은 +3.5V일 수 있다. 이 제2 비트라인 전압(VBL(i))은 제5 P채널 트랜지스터(PM35)의 소스에 인가된다.
수학식 1을 참조하여 설명한 바와 같이, 제2 바이어스 전압(Vbias2)은, 제2 비트라인 전압(VBL(i))에서 제5 P채널형 트랜지스터(PM35)의 게이트-소스간 문턱전압(Vth)의 절대값을 뺀 크기보다 같거나 작은 값을 갖는다. 제2 비트라인 전압(VBL(i))이 +3.5V이고, 제5 P채널 트랜지스터(PM35)의 문턱전압(Vth)이 -0.7V인 경우, 제2 바이어스 전압(Vbias2)은 +2.8V보다 같거나 작은 값을 갖는다. 프로그램된 상태의 제1 P채널 트랜지스터(PM31)에 대한 리드 동작과 동일하게 제2 바이어스 전압(Vbias2)이 +2V인 경우, 제5 P채널 트랜지스터(PM35)는 턴 온 된다. 제5 P채널 트랜지스터(PM35)의 등가저항값이 제2 N채널 트랜지스터(NM32)의 등가저항값에 비하여 상당히 작기 때문에, 제3 노드(node_E)에서의 전압은 제2 비트라인 전압(VBL(i))에 가까운 전압, 예컨대 +3.4V가 되며, 이 전압은 센싱입력라인(302)을 통해 센싱회로(330)에 입력되는 센싱입력신호(SA_IN)를 구성한다.
센싱회로(320)에 입력되는 +3.4V는 제1 N채널 트랜지스터(NM31)의 게이트에 인가된다. 따라서 제1 N채널 트랜지스터(NM31)는 턴 온 된다. 센싱회로(320)를 구성하는 제4 P채널 트랜지스터(PM34) 및 제1 N채널 트랜지스터(NM31)가 모두 턴 온 된 상태이지만, 제1 N채널 트랜지스터(NM31)의 등가저항값이 제4 P채널 트랜지스터(PM34)의 등가저항값보다 상당히 작으므로, 센싱출력라인(303)으로 출력되는 센싱출력신호(SA_OUT)는 로우 신호(Low)가 된다. 즉 로우 신호(Low)의 센싱출력신호(SA_OUT)를 센싱함으로써 불휘발성 메모리 셀(310)의 셀 트랜지스터를 구성하는 제1 P채널 트랜지스터(PM31)가 초기상태인 것을 판독할 수 있다.
초기상태의 제1 P채널 트랜지스터(PM31)에 대한 리드 동작을 수행하는 과정에서, 센싱회로(330)에 입력되는 센싱입력신호(SA_IN)는, 제2 N채널 트랜지스터(NM32)와 센싱회로(330)를 구성하는 제4 P채널 트랜지스터(PM34) 및 제1 N채널 트랜지스터(NM31)에 영향을 받지 않고, 제2 비트라인 전압(VBL(i))에 가까운 크기를 갖는 전압으로 설정될 수 있다. 즉 제2 N채널 트랜지스터(NM32)와 센싱회로(330)를 구성하는 제4 P채널 트랜지스터(PM34) 및 제1 N채널 트랜지스터(NM31)가 온도 또는 공정에 의한 변동(variation)이 존재하더라도, 초기상태의 제1 P채널 트랜지스터(PM31)에 대한 리드 동작이 영향을 받지 않는다. 더욱이 제5 P채널 트랜지스터(PM35)의 등가저항값이 매우 낮음에 따라, 공급전압라인(301)으로부터 비트라인(BL)을 향해 흐르는 전류는 불휘발성 메모리 셀(310)보다는 폴딩회로(340) 쪽으로 보다 많이 흐르게 된다. 따라서 제2 비트라인 전압(VBL(i))에 의해 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)가 스트레스받는 현상을 완화시킬 수 있다.
도 8은 본 개시의 다른 예에 따른 불휘발성 메모리 소자를 나타내 보인 회로도이다. 도 8에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타내며, 따라서 중복되는 설명은 생략하기로 한다. 도 8을 참조하면, 본 예에 따른 불휘발성 메모리 셀(400)은, 도 3을 참조하여 설명된 불휘발성 메모리 셀(310), 저항성 로드부(320), 센싱회로(330) 그리고 폴딩회로(folding circuit)(340)에 더하여 바이어스전압 생성부(350)를 더 포함한다. 바이어스전압 생성부(350)는 공급전압라인(301)과 그라운드 사이에 배치되며, 폴딩회로(340)를 구성하는 제5 P채널 트랜지스터(PM35)의 게이트에 인가되는 바이어스 전압(Vbias)을 출력시킨다. 바이어스전압 생성부(350)는, 전압공급라인(301)과 제4 노드(node_F) 사이에서 직렬로 배치되는 제6 P채널 트랜지스터(PM36) 및 제1 저항(R31)과, 제4 노드(node_F)와 그라운드 사이에서 직렬로 배치되는 제2 저항(R32) 및 제3 N채널 트랜지스터(NM33)로 구성될 수 있다. 제4 노드(node_F)는 바이어스전압 생성부(350)의 출력라인을 통해 제5 P채널 트랜지스터(PM35)의 게이트에 결합된다.
제6 P채널 트랜지스터(PM36)의 게이트는 그라운드에 결합된다. 제6 P채널 트랜지스터(PM36)의 소스 및 드레인은, 각각 공급전압라인(301) 및 제1 저항(R31)의 일 단자에 결합된다. 따라서 제6 P채널 트랜지스터(PM36)는, 리드 동작 여부와 관계없이, 턴 온 상태를 유지한다. 제1 저항(R31)의 다른 단자는 제4 노드(node_F)에 결합된다. 공급전압라인(301)과 제4 노드(node_F) 사이에는 제1 등가저항값을 갖는 제1 등가저항이 배치되는 것으로 해석될 수 있다. 제1 등가저항값은, 제6 P채널 트랜지스터(PM36)의 등가저항값과 제1 저항(R31)의 제1 저항값(R1)을 합한 값이다. 제3 N채널 트랜지스터(NM33)의 게이트에는 센스앰프인에이블 신호(SAEN)가 입력된다. 제3 N채널 트랜지스터(NM33)의 드레인 및 소스는, 각각 제2 저항(R32)의 일 단자 및 그라운드에 결합된다. 따라서 제3 N채널 트랜지스터(NM33)는, 센스앰프인에이블 신호(SAEN)가 하이 신호인 경우, 즉 리드 동작이 수행되는 경우에만 턴 온 된다. 제2 저항(R32)의 다른 단자는 제4 노드(node_F)에 결합된다. 제4 노드(node_F)와 그라운드 사이에는 제2 등가저항값을 갖는 제2 등가저항이 배치되는 것으로 해석될 수 있다. 제2 등가저항값은, 제2 저항(R32)의 제2 저항값(R2)과 턴 온 된 제3 N채널 트랜지스터(NM33)의 등가저항값을 합한 값이다. 바이어스전압 생성부(350)로부터 출력되는 바이어스전압(Vbias)은, 공급전압(VDD)에 대하여 제4 노드(node_F)에서 제1 등가저항값 및 제2 등가저항값에 의한 전압분배에 의해 그 크기가 결정된다. 이 바이어스전압(Vbias)의 크기는 수학식 1을 참조하여 설명한 바와 같이 일정 범위 내의 크기로 설정된다.
도 9는 본 개시의 또 다른 예에 따른 불휘발성 메모리 소자를 나타내 보인 회로도이다. 도 9를 참조하면, 본 예에 따른 불휘발성 메모리 소자(500)는, 불휘발성 메모리 셀(510)과, 저항성 로드부(520)와, 센싱회로(530)와, 그리고 폴딩회로(540)를 포함하여 구성될 수 있다. 불휘발성 메모리 셀(510)은, 비트라인(BL) 및 그라운드 사이에서 직렬로 배치되는 선택 트랜지스터 및 셀 트랜지스터를 포함한다. 셀 트랜지스터는, 제1 P채널 트랜지스터(PM51)로 구성될 수 있다. 선택 트랜지스터는, 제2 P채널 트랜지스터(PM52)로 구성될 수 있다. 제1 P채널 트랜지스터(PM31)는 플로팅 상태의 게이트를 갖는다. 제1 P채널 트랜지스터(PM51)의 소스 및 드레인은, 각각 제2 P채널 트랜지스터(PM52)의 드레인 및 그라운드에 결합된다. 제2 P채널 트랜지스터(PM52)는 선택인에이블 신호(SELEN)가 입력되는 게이트를 갖는다. 제2 P채널 트랜지스터(PM52)의 소스는 비트라인(BL)을 통해 제1 노드(node_G)에 결합된다. 셀 트랜지스터인 제1 P채널 트랜지스터(PM51)는 초기 상태이거나 프로그램된 상태일 수 있다. 일 예에서 초기 상태는 제1 P채널 트랜지스터(PM51)가 턴 오프 상태인 오프 셀 상태인 것을 의미며, 프로그램된 상태는 제1 P채널 트랜지스터(PM51)가 턴 온 상태인 온 셀 상태인 것을 의미할 수 있다.
저항성 로드부(520)는, 공급전압(VDD)이 공급되는 공급전압라인(501)과 제1 노드(node_G) 사이에 배치된다. 저항성 로드부(520)는 제3 P채널 트랜지스터(PM53)로 구성될 수 있다. 제3 P채널 트랜지스터(PM53)는 인에이블 신호(SAENB)가 입력되는 게이트를 갖는다. 일 예에서 인에이블 신호(SAENB)는, 센스앰프인에이블 신호(SAEN)가 인버팅된 신호일 수 있다. 제3 P채널 트랜지스터(PM53)의 소스 및 드레인은, 각각 공급전압라인(501) 및 제1 노드(node_G)에 각각 결합된다. 제3 P채널 트랜지스터(PM53)가 턴 온 되면, 제3 P채널 트랜지스터(PM53)는 공급전압라인(501)과 제1 노드(node_G) 사이에서 저항성 부하로 작용한다.
센싱회로(530)는, 센싱입력라인(502)을 통해 입력되는 센싱입력신호(SA_IN)에 따라 제1 P채널 트랜지스터(PM51)의 상태를 센싱하기 위한 센싱출력신호(SA_OUT)을 센싱출력라인(503)으로 출력시킨다. 센싱회로(530)는, 공급전압라인(501)과 그라운드 사이에서 직렬 연결되는 제4 P채널 트랜지스터(PM54) 및 제1 N채널 트랜지스터(NM51)로 구성된 CMOS 인버터를 이용하여 구현하될 수 있다.
제4 P채널 트랜지스터(PM54)의 게이트는 센싱입력신호(SA_IN)가 입력되는 센싱입력라인(502)에 결합된다. 제4 P채널 트랜지스터(PM54)의 소스 및 드레인은, 각각 공급전압라인(501) 및 제2 노드(node_H)에 결합된다. 제2 노드(node_H)는 센싱출력라인(503)에 결합된다. 제1 N채널 트랜지스터(NM51)의 게이트도 센싱입력신호(SA_IN)가 입력되는 센싱입력라인(502)에 결합된다. 따라서 센싱입력라인(502)을 통해 입력되는 센싱입력신호(SA_IN)는 제1 N채널 트랜지스터(NM51)의 게이트 및 제4 P채널 트랜지스터(PM54)의 게이트에 동시에 입력된다. 제1 N채널 트랜지스터(NM51)의 드레인 및 소스는, 각각 제2 노드(node_H) 및 그라운드에 각각 결합된다.
폴딩회로(540)는, 비트라인(BL) 및 그라운드 전압 사이에 결합되어 비트라인 전압(VBL)에 따라 센싱입력신호(SA_IN)로서 그라운드 전압 또는 비트라인 전압(VBL)에 가까운 크기의 전압을 센싱입력라인(502)으로 출력한다. 폴딩회로(540)는 비트라인(BL)과 그라운드 사이에서 직렬로 배치되는 제5 P채널 트랜지스터(PM55) 및 제2 N채널 트랜지스터(NM52)로 구성될 수 있다. 제5 P채널 트랜지스터(PM55)의 게이트에는 바이어스전압(Vbias)이 입력된다. 제5 P채널 트랜지스터(PM55)의 소스 및 드레인은, 각각 비트라인(BL) 및 제3 노드(node_I)에 결합된다. 제3 노드(node_I)는 센싱입력라인(502)에 결합된다. 제2 N채널 트랜지스터(NM52)의 게이트에는 센스앰프인에이블 신호(SAEN)가 입력된다. 제2 N채널 트랜지스터(NM52)의 드레인 및 소스는, 각각 제3 노드(node_I) 및 그라운드에 결합된다.
제5 P채널 트랜지스터(PM55)는 제2 N채널 트랜지스터(NM52)보다 큰 트랜스컨덕턴스(gm)를 갖는다. 이를 위해 제5 P채널 트랜지스터(PM55)는 제2 N채널 트랜지스터(NM52)보다 짧은 채널길이 및/또는 넓은 채널폭을 가질 수 있다. 이는 제5 P채널 트랜지스터(PM55)와 제2 N채널 트랜지스터(NM52)가 모두 턴 온 되는 경우, 제5 P채널 트랜지스터(PM55)의 등가 저항값이 제2 N채널 트랜지스터(NM52)의 등가저항값보다 작다는 것을 의미한다. 따라서 제5 P채널 트랜지스터(PM55)와 제2 N채널 트랜지스터(NM52)가 모두 턴 온 되는 경우, 제3 노드(node_I)로부터 출력되는 센싱입력신호(SA_IN)는 비트라인전압(VBL)에 가까운 크기를 갖는다.
제5 P채널 트랜지스터(PM55)의 게이트에 입력되는 바이어스전압(Vbias)은, 제1 P채널 트랜지스터(PM51)가 프로그램된 상태인 경우 제5 P채널 트랜지스터(PM55)가 턴 오프되도록 하고, 제1 P채널 트랜지스터(PM51)가 초기상태인 경우 제5 P채널형 트랜지스터(PM55)가 턴 온 되도록 하는 크기를 갖는다. 일 예에서 바이어스전압(Vbias)는, 제1 P채널 트랜지스터(PM51)가 프로그램된 상태인 경우에서의 비트라인(BL)에 인가되는 제1 비트라인전압에 제5 P채널형 트랜지스터(PM55)의 문턱전압(Vth)의 절대값을 뺀 크기보다 크다. 또한 바이어스전압(Vbias)은, 제1 P채널 트랜지스터(PM51)가 초기상태인 경우에서의 비트라인(BL)에 인가되는 제2 비트라인전압에 제5 P채널형 트랜지스터(PM55)의 문턱전압(Vth)의 절대값을 뺀 크기보다 같거나 작은 크기를 갖는다. 즉, 불휘발성 메모리 소자(500)는 도 8을 참조하여 설명된 바이어스전압 발생부(350)를 더 포함할 수 있으며, 이 경우에, 바이어스전압 발생부(350)의 제4 노드(node_F)는 제5 P채널형 트랜지스터(PM55)의 게이트에 결합될 수 있다.
도 10은 도 9의 불휘발성 메모리 소자의 프로그램된 셀 트랜지스터에 대한 리드 동작을 설명하기 위해 나타내 보인 회로도이다. 도 10에서 도 9와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 10을 참조하면, 셀 트랜지스터인 제1 P채널 트랜지스터(PM51)에 대한 리드 동작을 수행하기 위해, 먼저 선택인에이블 신호(SELEN) 및 센스앰프인에이블 신호(SAEN)를 각각 로우 신호(Low) 및 하이 신호(High)로 설정한다. 센스앰프인에이블 신호(SAEN)가 하이 신호(High)로 설정됨에 따라, 인에이블 신호(SAENB)는 로우 신호(Low)가 된다. 바이어스전압(Vbias)은, 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 됨에 따라, 제2 바이어스전압(Vbias2)이 된다. 제2 바이어스전압(Vbias2)은, 수학식 1의 조건을 만족하는 크기를 갖는다.
선택인에이블 신호(SELEN) 및 인에이블 신호(SAENB)가 로우 신호(Low)가 됨에 따라 제2 P채널 트랜지스터(PM52) 및 제3 P채널 트랜지스터(PM53)가 모두 턴 온 된다. 그리고 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 됨에 따라 제2 N채널 트랜지스터(NM52)도 턴 온 된다. 제1 P채널 트랜지스터(PM51)가 프로그램된 상태, 즉 온 셀 상태인 경우, 제1 노드(node_G)에서의 전압, 즉 제1 비트라인 전압(VBL(p))은 공급전압(VDD)보다는 그라운드에 가까운 크기를 갖는다. 이때 제1 비트라인 전압(VBL(p))의 크기는, 공급전압(VDD)에 대한 제3 P채널 트랜지스터(PM53)의 제1 등가저항과 제1 및 제2 P채널 트랜지스터(PM51, PM52)의 제2 등가저항에 의한 전압분배에 의해 결정된다. 일 예에서 공급전압(VDD)이 +5V인 경우, 제1 비트라인 전압(VBL(p))은 +2V일 수 있다. 이 제1 비트라인 전압(VBL(p))은 제5 P채널 트랜지스터(PM55)의 소스에 인가된다.
수학식 1을 참조하여 설명한 바와 같이, 제2 바이어스 전압(Vbias2)은, 제1 비트라인 전압(VBL(p))에서 제5 P채널형 트랜지스터(PM55)의 게이트-소스간 문턱전압(Vth)의 절대값을 뺀 크기보다 큰 값을 갖는다. 제1 비트라인 전압(VBL(p))이 +2.0V이고, 제5 P채널 트랜지스터(PM55)의 게이트-소스간 문턱전압(Vth)이 -0.7V인 경우, 제2 바이어스 전압(Vbias2)은 +1.3V보다 큰 값을 갖는다. 일 예로 제2 바이어스 전압(Vbias2)이 +2V인 경우, 제5 P채널 트랜지스터(PM55)는 턴 오프된다. 따라서 제3 노드(node_I)에서의 전압은 그라운드 전압, 예컨대 0V가 되며, 이 전압은 센싱입력라인(502)을 통해 센싱회로(530)에 입력되는 센싱입력신호(SA_IN)를 구성한다.
센싱회로(520)에 입력되는 0V는 제1 N채널 트랜지스터(NM51)의 게이트 및 제4 P채널 트랜지스터(PM54)의 게이트에 공통으로 인가된다. 따라서 제1 N채널 트랜지스터(NM51)는 턴 오프 되는 반면, 제4 P채널 트랜지스터(PM54)는 턴 온 된다. 센싱회로(520)를 구성하는 제4 P채널 트랜지스터(PM54) 및 제1 N채널 트랜지스터(NM51)가 각각 턴 온 및 턴 오프됨에 따라, 센싱출력라인(503)으로 출력되는 센싱출력신호(SA_OUT)는 하이 신호(High)가 된다. 즉 하이 신호(High)의 센싱출력신호(SA_OUT)를 센싱함으로써 불휘발성 메모리 셀(510)의 셀 트랜지스터를 구성하는 제1 P채널 트랜지스터(PM51)가 프로그램된 상태인 것을 판독할 수 있다.
프로그램된 상태의 제1 P채널 트랜지스터(PM51)에 대한 리드 동작을 수행하는 과정에서, 센싱회로(530)에 입력되는 센싱입력신호(SA_IN)는, 제2 N채널 트랜지스터(NM52)와 센싱회로(530)를 구성하는 제4 P채널 트랜지스터(PM54) 및 제1 N채널 트랜지스터(NM51)에 영향을 받지 않고, 그라운드 전압, 예컨대 0V로 설정될 수 있다. 즉 제2 N채널 트랜지스터(NM52)와 센싱회로(530)를 구성하는 제4 P채널 트랜지스터(PM54) 및 제1 N채널 트랜지스터(NM51)가 온도 또는 공정에 의한 변동(variation)이 존재하더라도, 프로그램된 상태의 제1 P채널 트랜지스터(PM51)에 대한 리드 동작이 영향을 받지 않는다.
도 11은 도 9의 불휘발성 메모리 소자의 초기상태의 셀 트랜지스터에 대한 리드 동작을 설명하기 위해 나타내 보인 회로도이다. 도 11에서 도 9와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 11을 참조하면, 셀 트랜지스터인 제1 P채널 트랜지스터(PM51)에 대한 리드 동작을 수행하기 위해, 먼저 선택인에이블 신호(SELEN) 및 센스앰프인에이블 신호(SAEN)를 각각 로우 신호(Low) 및 하이 신호(High)로 설정한다. 센스앰프인에이블 신호(SAEN)가 하이 신호(High)로 설정됨에 따라, 인에이블 신호(SAENB)는 로우 신호(Low)가 된다. 바이어스전압(Vbias)은, 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 됨에 따라, 제2 바이어스전압(Vbias2)이 된다. 제2 바이어스전압(Vbias2)은, 수학식 1의 조건을 만족하는 크기를 갖는다.
선택인에이블 신호(SELEN) 및 인에이블 신호(SAENB)가 로우 신호(Low)가 됨에 따라 제2 P채널 트랜지스터(PM52) 및 제3 P채널 트랜지스터(PM53)가 모두 턴 온 된다. 그리고 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 됨에 따라 제2 N채널 트랜지스터(NM52)도 턴 온 된다. 제1 P채널 트랜지스터(PM51)가 초기상태, 즉 오프 셀 상태인 경우, 제1 노드(node_G)에서의 전압, 즉 제2 비트라인 전압(VBL(i))은 그라운드 전압 보다는 공급전압(VDD)에 가까운 크기를 갖는다. 이때 제2 비트라인 전압(VBL(i))의 크기는, 공급전압(VDD)에 대한 제3 P채널 트랜지스터(PM53)의 제1 등가저항과 제1 및 제2 P채널 트랜지스터(PM51, PM52)의 제2 등가저항에 의한 전압분배에 의해 결정된다. 일 예에서 공급전압(VDD)이 +5V인 경우, 제2 비트라인 전압(VBL(i))은 +3.5V일 수 있다. 이 제2 비트라인 전압(VBL(i))은 제5 P채널 트랜지스터(PM55)의 소스에 인가된다.
수학식 1을 참조하여 설명한 바와 같이, 제2 바이어스 전압(Vbias2)은, 제2 비트라인 전압(VBL(i))에서 제5 P채널형 트랜지스터(PM55)의 게이트-소스간 문턱전압(Vth)의 절대값을 뺀 크기보다 같거나 작은 값을 갖는다. 제2 비트라인 전압(VBL(i))이 +3.5V이고, 제5 P채널 트랜지스터(PM55)의 게이트-소스간 문턱전압(Vth)이 -0.7V인 경우, 제2 바이어스 전압(Vbias2)은 +2.8V보다 같거나 작은 값을 갖는다. 프로그램된 상태의 제1 P채널 트랜지스터(PM51)에 대한 리드 동작과 동일하게 제2 바이어스 전압(Vbias2)이 +2V인 경우, 제5 P채널 트랜지스터(PM55)는 턴 온 된다. 제5 P채널 트랜지스터(PM55)의 등가저항값이 제2 N채널 트랜지스터(NM52)의 등가저항값에 비하여 상당히 작기 때문에, 제3 노드(node_I)에서의 전압은 제2 비트라인 전압(VBL(i))에 가까운 전압, 예컨대 +3.4V가 되며, 이 전압은 센싱입력라인(502)을 통해 센싱회로(530)에 입력되는 센싱입력신호(SA_IN)를 구성한다.
센싱회로(520)에 입력되는 +3.4V는 제1 N채널 트랜지스터(NM51)의 게이트및 제4 P채널 트랜지스터(PM45)의 게이트에 공통으로 인가된다. 따라서 제1 N채널 트랜지스터(NM31)는 턴 온 되는 반면, 제4 P채널 트랜지스터(PM45)는 턴 오프 된다. 센싱회로(520)를 구성하는 제4 P채널 트랜지스터(PM54) 및 제1 N채널 트랜지스터(NM51)가 각각 턴 오프 및 턴 온 됨에 따라, 센싱출력라인(503)으로 출력되는 센싱출력신호(SA_OUT)는 로우 신호(Low)가 된다. 즉 로우 신호(Low)의 센싱출력신호(SA_OUT)를 센싱함으로써 불휘발성 메모리 셀(510)의 셀 트랜지스터를 구성하는 제1 P채널 트랜지스터(PM51)가 초기상태인 것을 판독할 수 있다.
초기상태의 제1 P채널 트랜지스터(PM51)에 대한 리드 동작을 수행하는 과정에서, 센싱회로(530)에 입력되는 센싱입력신호(SA_IN)는, 제2 N채널 트랜지스터(NM52)와 센싱회로(530)를 구성하는 제4 P채널 트랜지스터(PM54) 및 제1 N채널 트랜지스터(NM51)에 영향을 받지 않고, 제2 비트라인 전압(VBL(i))에 가까운 크기를 갖는 전압으로 설정될 수 있다. 즉 제2 N채널 트랜지스터(NM52)와 센싱회로(530)를 구성하는 제4 P채널 트랜지스터(PM54) 및 제1 N채널 트랜지스터(NM51)가 온도 또는 공정에 의한 변동(variation)이 존재하더라도, 초기상태의 제1 P채널 트랜지스터(PM51)에 대한 리드 동작이 영향을 받지 않는다. 더욱이 제5 P채널 트랜지스터(PM55)의 등가저항값이 매우 낮음에 따라, 공급전압라인(501)으로부터 비트라인(BL)을 향해 흐르는 전류는 불휘발성 메모리 셀(510)보다는 폴딩회로(540) 쪽으로 보다 많이 흐르게 된다. 따라서 제2 비트라인 전압(VBL(i))에 의해 셀 트랜지스터인 제1 P채널 트랜지스터(PM51)가 스트레스받는 현상을 완화시킬 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
300...불휘발성 메모리 소자 301...공급전압라인
302...센싱입력라인 303...센싱출력라인
BL...비트라인 310...불휘발성 메모리 셀
320...저항성 로드부 330...센싱회로
340...폴딩회로(folding circuit) PM31...제1 P채널형 트랜지스터
PM32...제2 P채널형 트랜지스터 PM33...제3 P채널형 트랜지스터
PM34...제4 P채널형 트랜지스터 PM35...제5 P채널형 트랜지스터
NM31...제1 N채널형 트랜지스터 NM32...제2 N채널형 트랜지스터
SELEN...선택인에이블 신호 SAEN...센스앰프인에이블 신호
SAENB...인에이블 신호 Vbias...바이어스전압
SA_IN...센싱입력신호 SA_OUT...센싱출력신호

Claims (32)

  1. 비트라인에 결합되는 불휘발성 메모리 셀;
    센싱입력라인을 통해 입력되는 센싱입력신호에 따라 상기 불휘발성 메모리 셀의 상태를 센싱하기 위한 센싱출력신호를 센싱출력라인으로 출력시키는 센싱회로; 및
    상기 비트라인에 결합되어 상기 비트라인의 전압 레벨에 따라 로우 전압 레벨 또는 하이 전압 레벨을 갖는 상기 센싱입력신호를 출력하는 폴딩회로를 포함하되,
    상기 센싱회로는, 공급전압라인과 그라운드 사이에서 직렬로 배치되는 제4 P채널형 트랜지스터 및 제1 N채널형 트랜지스터로 구성되고,
    상기 제4 P채널형 트랜지스터는, 인에이블신호를 입력받는 게이트와, 상기 공급전압라인에 결합되는 소스와, 상기 센싱출력라인에 결합되는 드레인을 가지며, 그리고
    상기 제1 N채널형 트랜지스터는, 상기 센싱입력라인에 결합되는 게이트와, 상기 센싱출력라인에 결합되는 드레인과, 상기 그라운드에 결합되는 소스를 갖는 불휘발성 메모리 소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 로우 전압 레벨은 그라운드 전압 레벨이고, 상기 하이 전압 레벨은 상기 비트라인 전압 레벨인 불휘발성 메모리 소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 불휘발성 메모리 셀은, 플로팅게이트와, 상기 비트라인에 결합되는 소스와, 그라운드에 결합되는 드레인을 갖는 제1 P채널형 트랜지스터, 및 상기 비트라인과 상기 제1 P채널형 트랜지스터 사이에 배치되는 선택 트랜지스터를 포함하되,
    상기 선택트랜지스터는, 상기 비트라인에 결합되는 소스와, 상기 제1 P채널형 트랜지스터의 소스에 결합되는 드레인과, 선택인에이블신호가 입력되는 게이트를 갖는 제2 P채널형 트랜지스터로 구성되는 불휘발성 메모리 소자.
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  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 공급전압라인과 상기 비트라인 사이에 배치되는 저항성 로드부를 더 포함하되,
    상기 저항성 로드부는, 상기 인에이블 신호를 입력받는 게이트와, 상기 공급전압라인에 결합되는 소스와, 상기 비트라인에 결합되는 드레인을 갖는 제3 P채널형 트랜지스터를 포함하는 불휘발성 메모리 소자.
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  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 폴딩회로는, 상기 비트라인과 그라운드 사이에서 직렬로 배치되는 제5 P채널형 트랜지스터 및 제2 N채널형 트랜지스터를 포함하되,
    상기 제5 P채널형 트랜지스터는, 바이어스전압을 입력받는 게이트와, 상기 비트라인에 결합되는 소스와, 상기 센싱입력라인에 결합되는 드레인을 가지며,
    상기 제2 N채널형 트랜지스터는, 센스앰프인에이블 신호를 입력받는 게이트와, 상기 센싱입력라인에 결합되는 드레인과, 상기 그라운드에 결합되는 소스를 갖는 불휘발성 메모리 소자.
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 인에이블 신호는 상기 센스앰프인에이블 신호의 인버팅된 신호인 불휘발성 메모리 소자.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 바이어스전압은, 상기 불휘발성 메모리 셀이 프로그램된 상태인 경우 상기 제5 P채널형 트랜지스터가 턴 오프되도록 하고, 상기 불휘발성 메모리 셀이 초기상태인 경우 상기 제5 P채널형 트랜지스터가 턴 온 되도록 하는 크기를 갖는 불휘발성 메모리 소자.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 바이어스전압은, 상기 불휘발성 메모리 셀이 프로그램된 상태인 경우에서의 상기 비트라인에 인가되는 제1 비트라인전압에 상기 제5 P채널형 트랜지스터의 게이트-소스간 문턱전압의 절대값을 뺀 크기보다 크고, 상기 불휘발성 메모리 셀이 초기상태인 경우에서의 상기 비트라인에 인가되는 제2 비트라인전압에 상기 제5 P채널형 트랜지스터의 게이트-소스간 문턱전압의 절대값을 뺀 크기보다 같거나 작은 크기를 갖는 불휘발성 메모리 소자.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 공급전압라인과 그라운드 사이에 배치되어 상기 바이어스전압을 생성하는 바이어스전압 발생부를 더 포함하되,
    상기 바이어스전압 발생부는,
    상기 공급전압라인과 상기 제5 P채널형 트랜지스터의 상기 게이트 사이에서 직렬로 배치되는 제6 P채널형 트랜지스터 및 제1 레지스터와, 그리고
    상기 제5 P채널형 트랜지스터의 상기 게이트와 상기 그라운드 사이에서 직렬로 배치되는 제2 레지스터 및 제3 N채널형 트랜지스터를 포함하는 불휘발성 메모리 소자.
  15. 삭제
  16. 비트라인에 결합되는 불휘발성 메모리 셀;
    센싱입력라인을 통해 입력되는 센싱입력신호에 따라 상기 불휘발성 메모리 셀의 상태를 센싱하기 위한 센싱출력신호를 센싱출력라인으로 출력시키는 센싱회로; 및
    상기 비트라인에 결합되어 상기 비트라인의 전압 레벨에 따라 로우 전압 레벨 또는 하이 전압 레벨을 갖는 상기 센싱입력신호를 출력하는 폴딩회로를 포함하되,
    상기 센싱회로는, 공급전압라인과 그라운드 사이에서 직렬로 배치되는 제4 P채널형 트랜지스터 및 제1 N채널형 트랜지스터로 구성되고,
    상기 제4 P채널형 트랜지스터는, 상기 센싱입력라인에 결합되는 게이트와, 상기 공급전압라인에 결합되는 소스와, 상기 센싱출력라인에 결합되는 드레인을 가지며,
    상기 제1 N채널형 트랜지스터는, 상기 센싱입력라인에 결합되는 게이트와, 상기 센싱출력라인에 결합되는 드레인과, 상기 그라운드에 결합되는 소스를 갖는 불휘발성 메모리 소자.
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