KR102511902B1 - 리드 디스터브가 억제되는 불휘발성 메모리 소자 - Google Patents

리드 디스터브가 억제되는 불휘발성 메모리 소자 Download PDF

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Abstract

불휘발성 메모리 소자는, 불휘발성 메모리 셀과, 불휘발성 메모리 셀의 비트라인에 결합되는 센싱입력라인과 센싱출력라인 사이에 배치되는 센싱회로와, 센싱회로의 출력신호가 로우 레벨인 경우 출력신호를 로우 레벨로 고정시키는 센싱출력그라운딩부와, 그리고 센싱회로의 출력신호가 로우 레벨로 고정되는 경우 비트라인 전압을 그라운드전압으로 고정시키는 비트라인그라운딩부를 포함한다.

Description

리드 디스터브가 억제되는 불휘발성 메모리 소자{Nonvolatile memory device supressing read disturb}
본 개시의 여러 실시예들은 일반적으로 불휘발성 메모리 소자에 관한 것으로서, 특히 리드 디스터브가 억제되는 불휘발성 메모리 소자에 관한 것이다.
반도체 메모리 소자는 휘발성에 따라 RAM(Random Access Memory) 소자와 ROM(Read Only Memory) 소자로 분류될 수 있다. RAM 소자는 휘발성으로 이진 정보가 쓰여진 메모리 셀의 전압이 전원 전압이 존재할 때만 회로에 의해 유지되고 전원이 제거되면 모두 방전된다. ROM 소자는 불휘발성으로서 전원이 제거되더라도 정보가 제거되지 않는다. 사용자측에서 데이터를 입력하는 것이 가능한지의 여부에 따라 분류될 수 있다. PROM(Programmable ROM) 소자는, 쓰임새에 따라 제조시 데이터가 프로그램되지 않은 상태로 판매되어 사용자가 직접 필요한 정보를 현장에서 프로그램하여 쓸 수 있다. 마스크 ROM 소자는, 제조시 사용자의 주문에 의한 데이터를 미리 프로그램하여 판매된다. PROM 소자는 입력방식에 따라서 OTPROM(One Time PROM), EPROM(Erasable PROM), EEPROM(Electrically Erasable PROM) 등이 있다. 이중 OTPROM 소자는 프로그램 동작이 이루어진 후에는 데이터를 변경할 수 없다.
불휘발성 메모리 소자, 예컨대 OTP ROM 소자의 셀 트랜지스터로 N채널 트랜지스터 구조가 사용될 수 있으며, 또한 P채널 트랜지스터가 사용될 수도 있다. 셀 트랜지스터로 P채널 트랜지스터가 사용되는 경우, P채널 트랜지스터는 턴 오프 상태인 오프 셀 상태의 초기 상태를 갖지만, 프로그램되면 턴 온 상태인 온 셀 상태가 된다. 이와 같은 P채널 트랜지스터에 대한 리드(read) 동작은, 공급전압라인과 비트라인 사이의 부하 저항과, P채널 트랜지스터의 등가 저항의 저항비에 따른 비트라인 전압을 센싱함으로써 수행될 수 있다.
본 출원이 해결하고자 하는 과제는, 초기 상태의 셀 트랜지스터에 대한 리드 동작시 리드 디스터브가 억제되도록 할 수 있는 불휘발성 메모리 소자를 제공하는 것이다.
본 개시의 일 예에 따른 불휘발성 메모리 소자는, 불휘발성 메모리 셀과, 불휘발성 메모리 셀의 비트라인에 결합되는 센싱입력라인과 센싱출력라인 사이에 배치되는 센싱회로와, 센싱회로의 출력신호가 로우 레벨인 경우 출력신호를 로우 레벨로 고정시키는 센싱출력그라운딩부와, 그리고 센싱회로의 출력신호가 로우 레벨로 고정되는 경우 비트라인 전압을 그라운드전압으로 고정시키는 비트라인그라운딩부를 포함한다.
여러 실시예들에 따르면, 초기 상태의 셀 트랜지스터에 대한 리드 동작시, 셀 트랜지스터에 대한 판독이 이루어진 후에, 센싱출력전압을 유지하면서 비트라인 전압을 그라운드 전압으로 고정시킴으로서, 셀 트랜지스터가 리드 동작 시간이 모두 경과할 때가지 비트라인 전압에 의해 스트레스를 받지 않도록 할 수 있다는 이점이 제공된다.
도 1은 일반적인 불휘발성 메모리 소자의 일 예를 나타내 보인 회로도이다.
도 2는 일반적인 불휘발성 메모리 소자의 다른 예를 나타내 보인 회로도이다.
도 3은 본 개시의 일 예에 따른 불휘발성 메모리 소자를 나타내 보인 회로도이다.
도 4는 본 개시의 일 예에 따른 인에이블신호 발생부를 나타내 보인 회로도이다.
도 5는 도 3의 불휘발성 메모리 소자의 리드 동작 전의 인에이블신호 발생부의 동작을 설명하기 위해 나타내 보인 회로도이다.
도 6은 도 3의 불휘발성 메모리 소자의 리드 동작 전의 상태를 설명하기 위해 나타내 보인 회로도이다.
도 7은 도 3의 불휘발성 메모리 소자의 셀 트랜지스터에 대한 리드 동작이 시작된 후의 인에이블신호 발생부의 동작을 설명하기 위해 나타내 보인 회로도이다.
도 8은 도 3의 불휘발성 메모리 소자의 프로그램된 상태의 셀 트랜지스터에 대한 리드 동작이 시작된 후의 리드 동작을 설명하기 위해 나타내 보인 회로도이다.
도 9는 도 3의 불휘발성 메모리 소자의 초기상태의 셀 트랜지스터에 대한 리드 동작이 시작된 후의 리드 동작을 설명하기 위해 나타내 보인 회로도이다.
도 10은 도 3의 불휘발성 메모리 소자의 초기 상태의 셀 트랜지스터에 대한 리드 동작에 의한 판독이 이루어진 후의 인에이블신호 발생부의 동작을 설명하기 위해 나타내 보인 회로도이다.
도 11은 도 3의 불휘발성 메모리 소자의 초기상태의 셀 트랜지스터에 대한 리드 동작에 의한 판독이 이루어진 후의 동작을 설명하기 위해 나타내 보인 회로도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일반적인 불휘발성 메모리 소자의 일 예를 나타내 보인 회로도이다. 도 1을 참조하면, 불휘발성 메모리 소자(100)는, 불휘발성 메모리 셀(110)과, 저항성 로드부(120)와, 그리고 센싱 회로(130)를 포함하여 구성된다. 불휘발성 메모리 셀(110)은, 셀 트랜지스터인 제1 P채널 트랜지스터(PM01)와 선택 트랜지스터인 제2 P채널 트랜지스터(PM02)로 구성된다. 제1 P채널 트랜지스터(PM01)의 게이트는 플로팅게이트이며, 드레인은 그라운드에 결합된다. 제1 P채널 트랜지스터(PM01)의 소스는 제2 P채널 트랜지스터(PM02)의 드레인에 직접 결합된다. 제2 P채널 트랜지스터(PM02)의 게이트로는 선택인에이블신호(SELEN)가 입력된다. 제2 P채널 트랜지스터(PM02)의 소스는 비트라인(BL)을 통해 제1 노드(node_A)에 결합된다.
저항성 로드부(120)는, 공급전압라인(101)과 제1 노드(node_A) 사이에 배치되는 저항성 부하를 포함한다. 일 예에서 저항성 부하는 제3 P채널 트랜지스터(PM03)로 구성될 수 있다. 제3 P채널 트랜지스터(PM03)의 게이트에는 센스앰프인에이블신호(SAEN)가 입력된다. 제3 P채널 트랜지스터(PM03)의 소스 및 드레인은, 각각 공급전압라인(101) 및 제1 노드(node_A)에 결합된다. 제3 P채널 트랜지스터(PM03)가 턴 온 되면, 제3 P채널 트랜지스터(PM03)는 공급전압라인(101)과 제1 노드(node_A) 사이의 저항 성분으로 작용할 수 있다.
센싱 회로(130)는, 제1 N채널 트랜지스터(NM01) 및 제4 P채널 트랜지스터(PM04)로 구성되는 시모스 인버터(CMOS inverter) 구조를 갖는다. 제1 N채널 트랜지스터(NM01)의 게이트 및 제4 P채널 트랜지스터(PM04)의 게이트는, 센싱입력라인(102)을 통해 입력되는 센싱입력신호(SA_IN)를 입력받는다. 센싱입력라인(102)은 제1 노드(node_A)에 결합된다. 제1 N채널 트랜지스터(NM01)의 소스는 그라운드에 결합된다. 제1 N채널 트랜지스터(NM01)의 드레인은 제4 P채널 트랜지스터(PM04)의 드레인에 결합된다. 제4 P채널 트랜지스터(PM04)의 소스는 공급전압(VDD)이 인가되는 공급전압라인(101)에 결합된다. 제1 N채널 트랜지스터(NM01)의 드레인 및 제4 P채널 트랜지스터(PM04)의 드레인은 센싱출력라인(103)에 결합된다. 센싱출력라인(103)을 통해 센싱출력신호(SA_OUT)가 출력될 수 있다.
셀 트랜지스터인 제1 P채널 트랜지스터(PM01)는 초기 상태(initial status)이거나 프로그램된 상태(programmed status)일 수 있다. 본 개시의 여러 예들에 있어서, 초기 상태는 제1 P채널 트랜지스터(PM01)가 턴 오프 상태인 오프 셀 상태인 것을 의미한다. 그리고 프로그램된 상태는 제1 P채널 트랜지스터(PM01)가 턴 온 상태인 온 셀 상태인 것을 의미한다. 그러나 이는 하나의 예로서, 반대의 경우, 즉 초기 상태는 제1 P채널 트랜지스터(PM01)가 턴 온 상태인 온 셀 상태이고, 프로그램된 상태는 제1 P채널 트랜지스터(PM01)가 턴 오프 상태인 오프 셀 상태인 것을 의미할 수도 있으며, 이 경우에도 본 개시의 여러 실시예들을 동일하게 적용할 수 있다. 제1 P채널 트랜지스터(PM01)의 상태를 리드하기 위해, 로우 레벨의 선택인에이블 신호(SELEN)를 인가하여 제2 P채널 트랜지스터(PM02)를 턴 온 시킨다. 그리고 로우 레벨의 센스엠프인에이블 신호(SAEN)를 인가하여 제3 P채널 트랜지스터(PM03)를 턴 온 시킨다. 제1 노드(node_A)에서의 비트라인전압은, 공급전압라인(101)을 통해 인가되는 공급전압(VDD)에서 턴 온된 제3 P채널 트랜지스터(PM03)의 저항성분에 의한 전압강하값을 뺀 크기를 갖는다. 이 비트라인전압은 센싱입력신호(SA_IN)를 구성한다. 센싱입력신호(SA_IN)는 센싱회로(130)에 입력된다.
제1 P채널 트랜지스터(PM01)가 오프 셀의 초기 상태인 경우, 제1 노드(node_A)와 그라운드 사이의 저항은, 이상적인 경우, 무한대의 값을 나타낸다. 그러나 실질적으로는 무한대의 저항은 아니지만, 턴 온된 제3 P채널 트랜지스터(PM03)의 저항에 비하여 매우 큰 저항을 나타낸다. 따라서 제1 노드(node_A)에서의 전압, 즉 센싱입력신호(SA_IN)는 실질적으로 공급전압(VDD)의 크기를 갖게 된다. 공급전압(VDD)의 센싱입력신호(SA_IN)가 센싱회로(130)에 입력되면, 제1 N채널 트랜지스터(NM01)는 턴 온 되는 반면, 제4 P채널 트랜지스터(PM04)는 턴 온 되지 않는다. 제1 N채널 트랜지스터(NM01)만 턴 온 됨에 따라 센싱출력신호(SA_OUT)로 그라운드전압, 예컨대 0V가 출력된다. 이와 같이 센싱회로(130)의 센싱출력신호(SA_OUT)로 그라운드전압이 출력되는 경우, 셀 트랜지스터인 제1 P채널 트랜지스터(PM01)가 초기 상태인 것으로 판독할 수 있다.
제1 P채널 트랜지스터(PM01)가 온 셀의 프로그램된 상태인 경우, 제1 노드(node_A)와 그라운드 사이에는, 이상적인 경우, 0의 저항을 나타낸다. 그러나 실질적으로는 0의 저항은 아니지만, 턴 온된 제3 P채널 트랜지스터(PM03)의 저항에 비하여 매우 작은 저항을 나타낸다. 따라서 제1 노드(node_A)에서의 전압, 즉 센싱입력신호(SA_IN)는 실질적으로 그라운드전압, 예컨대 0V가 된다. 0V의 센싱입력신호(SA_IN)가 센싱회로(130)에 입력되면, 제4 P채널 트랜지스터(PM04)는 턴 온 되는 반면, 제1 N채널 트랜지스터(NM01)는 턴 온 되지 않는다. 제4 P채널 트랜지스터(PM04)만 턴 온 됨에 따라 센싱출력신호(SA_OUT)로 공급전압(VDD)이 출력된다. 이와 같이 센싱회로(130)의 센싱출력신호(SA_OUT)로 공급전압(VDD)이 출력되는 경우, 셀 트랜지스터인 제1 P채널 트랜지스터(PM01)가 프로그램된 상태인 것으로 판독할 수 있다.
셀 트랜지스터인 제1 P채널 트랜지스터(PM01)가 초기 상태인 경우, 제1 P채널 트랜지스터(PM01)에 대한 리드 동작을 위해 제3 P채널 트랜지스터(PM03)가 턴 온 되면, 제1 노드(node_A)에는 공급전압(VDD)에 가까운 비트라인전압이 인가된다. 이 비트라인전압은, 제1 P채널 트랜지스터(PM01)에 대한 리드 동작이 이루어지는 동안에 셀 트랜지스터인 제1 P채널 트랜지스터(PM01)에 계속 인가된다. 공급전압(VDD)의 크기가 클수록 이 비트라인전압에 의해 제1 P채널 트랜지스터(PM01)의 특성이 변화될 수 있으며, 경우에 따라서 제1 P채널 트랜지스터(PM01)를 통해 그라운드로 전류가 흐르는 리드 디스터브(read disturb) 현상이 발생될 수 있다.
도 2는 일반적인 불휘발성 메모리 소자의 다른 예를 나타내 보인 회로도이다. 도 2를 참조하면, 본 예에 따른 불휘발성 메모리 소자(200)는, 불휘발성 메모리 셀(210)과, 저항성 로드부(220)와, 리드디스터브 억제부(230)와, 그리고 센싱 회로(240)를 포함하여 구성된다. 불휘발성 메모리 셀(210)은, 셀 트랜지스터인 제1 P채널 트랜지스터(PM11)와 선택 트랜지스터인 제2 P채널 트랜지스터(PM12)로 구성된다. 제1 P채널 트랜지스터(PM11)의 게이트는 플로팅게이트이며, 드레인은 그라운드에 결합된다. 제1 P채널 트랜지스터(PM11)의 소스는 제2 P채널 트랜지스터(PM12)의 드레인에 직접 결합된다. 제2 P채널 트랜지스터(PM12)의 게이트로는 선택인에이블 신호(SELEN)가 입력된다. 제2 P채널 트랜지스터(PM12)의 소스는 비트라인(BL)에 결합된다.
저항성 로드부(220)는, 공급전압라인(201)과 제1 노드(node_B) 사이에 배치되는 저항성 부하를 포함한다. 일 예에서 저항성 부하는 제3 P채널 트랜지스터(PM13)로 구성될 수 있다. 제3 P채널 트랜지스터(PM13)의 게이트에는 제1 센스앰프인에이블 신호(SAEN1)가 입력된다. 제3 P채널 트랜지스터(PM13)의 소스 및 드레인은, 각각 공급전압라인(201) 및 제1 노드(node_B)에 결합된다. 제3 P채널 트랜지스터(PM13)가 턴 온 되면, 제3 P채널 트랜지스터(PM13)는 공급전압라인(201)과 제1 노드(node_B) 사이의 저항 성분으로 작용할 수 있다.
리드디스터브 억제부(230)는 제1 N채널 트랜지스터(NM11)로 구성될 수 있다. 제1 N채널 트랜지스터(NM11)의 게이트에는 제2 센스앰프인에이블 신호(SAEN2)가 입력된다. 일 예에서 제2 센스앰프인에이블 신호(SAEN2)는 제1 센스앰프인에이블 신호(SAEN1)가 인버팅(inverting)된 크기를 가질 수 있다. 제1 N채널 트랜지스터(NM11)의 드레인 및 소스는 각각 제1 노드(node_B) 및 비트라인(BL)에 결합된다. 이에 따라 제1 노드(node_B)에서 분지되는 센싱입력라인(202)과 비트라인(BL)은 제1 N채널 트랜지스터(NM11)에 의해 분리된다.
센싱 회로(240)는, 제2 N채널 트랜지스터(NM12) 및 제4 P채널 트랜지스터(PM14)로 구성되는 시모스 인버터 구조를 갖는다. 제2 N채널 트랜지스터(NM12)의 게이트 및 제4 P채널 트랜지스터(PM14)의 게이트는, 센싱입력라인(202)을 통해 입력되는 센싱입력신호(SA_IN)를 입력받는다. 센싱입력라인(202)은 제1 노드(node_B)에 결합된다. 제2 N채널 트랜지스터(NM12)의 소스는 그라운드에 결합된다. 제2 N채널 트랜지스터(NM12)의 드레인은 제4 P채널 트랜지스터(PM14)의 드레인에 결합된다. 제4 P채널 트랜지스터(PM14)의 소스는 공급전압(VDD)이 인가되는 공급전압라인(201)에 결합된다. 제2 N채널 트랜지스터(NM12)의 드레인 및 제4 P채널 트랜지스터(PM14)의 드레인은 센싱출력라인(203)에 결합된다. 센싱출력라인(203)을 통해 센싱출력신호(SA_OUT)가 출력될 수 있다.
셀 트랜지스터인 제1 P채널 트랜지스터(PM11)에 대한 리드 동작을 위해, 로우 레벨의 제1 센스앰프인에이블신호(SAEN1) 및 하이 레벨의 제2 센스앰프인에이블 신호(SAEN2)가 각각 제3 P채널 트랜지스터(PM13)의 게이트 및 제1 N채널 트랜지스터(NM11)의 게이트에 입력되면, 센싱입력라인(202)에 결합되는 제1 노드(node_B)에서의 전압은, 공급전압(VDD)에서 제3 P채널 트랜지스터(PM13)의 저항성분에 의한 전압강하값을 뺀 크기를 갖는다. 비트라인(BL)에 인가되는 전압은, 제1 노드(node_B)에서의 전압에서 제1 N채널 트랜지스터(NM11)의 문턱전압값을 뺀 크기를 갖는다. 이와 같이 제1 N채널 트랜지스터(NM11)를 배치시킴으로써 비트라인전압을 제1 노드(node_B)에서의 전압에서 제1 N채널 트랜지스터(NM11)의 문턱전압값만큼 그 크기를 감소시킬 수 있으며, 이에 따라 리드 동작이 이루어지는 동안 비트라인전압에 의해 초기 상태의 제1 P채널 트랜지스터(PM11)의 특성이 변화되는 현상을 억제할 수 있다. 그러나 센싱입력라인(202)에 결합되는 제1 노드(node_B)에서의 전압이 제1 N채널 트랜지스터(NM11)를 턴 온 시키는데 필요한 크기를 가질 것이 요구되며, 이는 낮은 공급전압(VDD)에서의 리드 마진을 감소시킬 수 있다.
도 3은 본 개시의 일 예에 따른 불휘발성 메모리 소자를 나타내 보인 회로도이다. 도 3을 참조하면, 본 개시의 일 예에 따른 불휘발성 메모리 소자(300)는, 불휘발성 메모리 셀(310)과, 센싱회로(320)와, 제1 스위칭부(330)와, 센싱출력그라운딩부(340)와, 저항성 로드/제2 스위칭부(350)와, 그리고 비트라인그라운딩부(360)를 포함하여 구성된다. 불휘발성 메모리 셀(310)은 제1 노드(node_C)와 그라운드 사이에 배치된다. 불휘발성 메모리 셀(310)의 비트라인(BL)은 제1 노드(node_C)에 결합된다. 센싱회로(320)는 제1 노드(node_C)에 결합되는 센싱입력라인(302)과 센싱출력라인(303) 사이에 배치된다. 제1 스위칭부(330)는 공급전압라인(301)과 센싱회로(320) 사이에 배치된다. 센싱출력그라운딩부(340)는 센싱출력라인(303)과 그라운드 사이에 배치된다. 저항성 로드/제2 스위칭부(350)는 공급전압라인(301)과 제1 노드(node_C) 사이에 배치된다. 비트라인그라운딩부(360)는 센싱입력라인(302)과 그라운드 사이에 배치된다.
불휘발성 메모리 셀(310)은, 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)와 선택 트랜지스터인 제2 P채널 트랜지스터(PM32)로 구성된다. 제1 P채널 트랜지스터(PM31)의 게이트는 플로팅게이트이며, 드레인은 그라운드에 결합된다. 제1 P채널 트랜지스터(PM31)의 소스는 제2 P채널 트랜지스터(PM32)의 드레인에 직접 결합된다. 제2 P채널 트랜지스터(PM32)의 게이트로는 선택인에이블 신호(SELEN)가 입력된다. 제2 P채널 트랜지스터(PM32)의 소스는 비트라인(BL)을 통해 제1 노드(node_C)에 결합된다.
센싱 회로(320)는, 제1 N채널 트랜지스터(NM31) 및 제3 P채널 트랜지스터(PM33)로 구성되는 시모스 인버터 구조를 갖는다. 제1 N채널 트랜지스터(NM31)의 게이트 및 제3 P채널 트랜지스터(PM33)의 게이트는, 센싱입력라인(302)에 공통으로 결합된다. 센싱입력라인(302)은 센싱입력신호(SA_IN)를 전달한다. 센싱입력라인(302)은 제1 노드(node_C)에 결합된다. 제1 N채널 트랜지스터(NM31)의 소스는 그라운드에 결합된다. 제1 N채널 트랜지스터(NM31)의 드레인은 제3 P채널 트랜지스터(PM33)의 드레인에 결합된다. 제3 P채널 트랜지스터(PM33)의 소스는 제1 스위칭부(330)를 통해 공급전압라인(301)에 결합된다. 제1 N채널 트랜지스터(NM31)의 드레인 및 제3 P채널 트랜지스터(PM33의 드레인 사이의 제2 노드(node_D)는 센싱출력라인(303)에 결합된다. 센싱출력라인(303)을 통해 센싱출력신호(SA_OUT)가 출력될 수 있다.
제1 스위칭부(330)는, 공급전압라인(301)과 센싱회로(320)를 구성하는 제3 P채널 트랜지스터(PM33)의 소스 사이에 배치되는 제4 P채널 트랜지스터(PM34)로 구성된다. 제4 P채널 트랜지스터(PM34)의 소스는 공급전압라인(301)에 결합되고, 드레인은 제3 P채널 트랜지스터(PM33)의 소스에 결합된다. 제4 P채널 트랜지스터(PM34)의 게이트에는 제1 인에이블신호(EN1)가 입력된다. 제4 P채널 트랜지스터(PM34)가 턴 오프되면, 센싱회로(320)를 구성하는 제3 P채널 트랜지스터(PM33)도 함께 턴 오프된다.
센싱출력그라운딩부(340)는, 센싱출력라인(303)과 그라운드 사이에 배치되는 제2 N채널 트랜지스터(NM32)로 구성될 수 있다. 제2 N채널 트랜지스터(NM32)의 드레인 및 소스는 각각 센싱출력라인(303) 및 그라운드에 결합된다. 제2 N채널 트랜지스터(NM32)의 게이트에는 제2 인에이블신호(EN2)가 입력된다. 하이 레벨의 제2 인에이블신호(EN2)가 제2 N채널 트랜지스터(NM32)의 게이트에 인가되면, 제2 N채널 트랜지스터(NM32)는 턴 온 된다. 이 경우 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)가 초기상태이고, 제3 P채널 트랜지스터(PM33) 및 제4 P채널 트랜지스터(PM34)가 모두 턴 오프되는 조건에서 센싱출력라인(303)은 그라운드 전압, 즉 로우 레벨의 출력신호로 고정된다.
저항성 로드/제2 스위칭부(350)는, 공급전압라인(301)과 제1 노드(node_C) 사이에 배치되는 저항성 부하를 포함한다. 일 예에서 저항성 부하는 제5 P채널 트랜지스터(PM35)로 구성될 수 있다. 제5 P채널 트랜지스터(PM35)는 저항성 부하로 기능하면서, 스위칭 소자로도 기능할 수 있다. 제5 P채널 트랜지스터(PM35)의 게이트에는 제3 인에이블 신호(EN3)가 입력된다. 제5 P채널 트랜지스터(PM35)의 소스 및 드레인은, 각각 공급전압라인(301) 및 제1 노드(node_C)에 결합된다. 제5 P채널 트랜지스터(PM35)가 턴 온 되면, 제5 P채널 트랜지스터(PM35)는 공급전압라인(301)과 제1 노드(node_C) 사이의 저항 성분으로 작용할 수 있다. 제5 P채널 트랜지스터(PM35)가 턴 오프 되면, 공급전압라인(301)과 제1 노드(node_C)는 개방(open)된다.
비트라인그라운딩부(360)는, 센싱입력라인(302)과 그라운드 사이에 배치되는 제3 N채널 트랜지스터(NM33)로 구성될 수 있다. 제3 N채널 트랜지스터(NM33)의 드레인 및 소스는 각각 센싱입력라인(302) 및 그라운드에 결합된다. 제3 N채널 트랜지스터(NM33)의 게이트에는 제4 인에이블신호(EN4)가 입력된다. 하이 레벨의 제4 인에이블신호(EN4)가 제3 N채널 트랜지스터(NM33)의 게이트에 인가되면, 제3 N채널 트랜지스터(NM33)는 턴 온 된다. 이 경우 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)가 초기상태이고, 제2 P채널 트랜지스터(PM32) 및 제5 P채널 트랜지스터(PM35)가 각각 턴 온 및 턴 오프되는 조건에서 센싱입력라인(302), 즉 비트라인(BL)은 그라운드 전압으로 고정된다.
본 예에 따른 불휘발성 메모리 소자(300)의 제4 P채널 트랜지스터(PM34)의 게이트, 제2 N채널 트랜지스터(NM32)의 게이트, 제5 P채널 트랜지스터(PM35)의 게이트, 및 제3 N채널 트랜지스터(NM33)의 게이트에 각각 입력되는 제1 인에이블신호(EN1), 제2 인에이블신호(EN2), 제3 인에이블신호(EN3), 및 제4 인에이블신호(EN4)는 인에이블신호 발생부에 의해 출력된다. 인에이블신호 발생부로부터 출력되는 인에이블신호들은, 제1 인에이블신호(EN1), 제2 인에이블신호(EN2), 제3 인에이블신호(EN3), 및 제4 인에이블신호(EN4)의 순서대로 출력된다. 이에 따라 제4 P채널 트랜지스터(PM34)의 스위칭 동작과, 제2 N채널 트랜지스터(NM32)의 스위칭 동작과, 제5 P채널 트랜지스터(PM35)의 스위칭 동작과, 그리고 제3 N채널 트랜지스터(NM33)의 스위칭 동작은 순차적으로 이루어진다.
도 4는 본 개시의 일 예에 따른 인에이블신호 발생부를 나타내 보인 회로도이다. 도 4를 참조하면, 인에이블신호 발생부(400)는, 센싱출력신호(SA_OUT)와 센스앰프인에이블 신호(SAEN)를 입력받고, 제1 인에이블신호(EN1), 제2 인에이블신호(EN2), 제3 인에이블신호(EN3), 및 제4 인에이블신호(EN4)를 출력한다. 제1 인에이블신호(EN1), 제2 인에이블신호(EN2), 제3 인에이블신호(EN3), 및 제4 인에이블신호(EN4)는 순차적으로 출력된다. 인에이블신호 발생부(400)는, 센싱출력신호(SA_OUT)를 입력받는 제1 인버터(401)를 포함한다. 제1 인버터(401)의 출력은, 센스앰프인에이블 신호(SAEN)와 함게 제1 낸드(NAND) 게이트(411)에 입력된다. 제1 낸드 게이트(411)의 출력은 제2 인버터(402)에 입력된다. 제2 인버터(402)의 출력은 제1 인에이블 신호(EN1)를 구성한다.
제2 인버터(402)의 출력은, 센스앰프인에이블 신호(SAEN)와 함게 제2 낸드 게이트(412)에 입력된다. 제2 낸드 게이트(412)의 출력은 제3 인버터(403)에 입력된다. 제3 인버터(403)의 출력은 제2 인에이블 신호(EN2)를 구성한다. 제2 낸드 게이트(412)의 출력은, 센스앰프인에이블 신호(SAEN)와 함게 제3 낸드 게이트(413)에 입력된다. 제3 낸드 게이트(413)의 출력은 제3 인에이블 신호(EN3)를 구성한다. 제3 낸드 게이트(413)의 출력은 제4 인버터(404)에 입력된다. 제4 인버터(404)의 출력은 제5 인버터(405)에 입력된다. 제5 인버터(405)의 출력은 제4 인에이블 신호(EN4)를 구성한다.
도 5는 도 3의 불휘발성 메모리 소자의 리드 동작 전의 인에이블신호 발생부의 동작을 설명하기 위해 나타내 보인 회로도이다. 그리고 도 6은 도 3의 불휘발성 메모리 소자의 리드 동작 전의 상태를 설명하기 위해 나타내 보인 회로도이다. 도 5 및 도 6에서 도 4 및 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 5 및 도 6을 참조하면, 센스앰프인에이블 신호(SAEN)가 로우 신호(Low)인 경우 센싱출력신호(SA_OUT)는 하이 신호(High)가 되도록 설정한다. 리드 동작을 수행하기 전이므로, 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)는 프로그램된 셀인지 초기상태의 셀인지의 여부가 판독되지 않은 상태다. 센스앰프인에이블 신호(SAEN)는 로우 신호(Low)를 유지한다. 도 5에 나타낸 바와 같이, 하이 신호(High)의 센싱출력신호(SA_OUT)와 로우 신호(Low)의 센스엠프인에이블 신호(SAEN)가 인에이블신호 발생부에 입력된다. 제1 인버터(401)는 로우 신호(Low)를 출력한다. 이 로우 신호(Low)와 센스앰프인에이블 신호(SAEN)의 로우 신호(Low)를 입력받은 제1 낸드 게이트(411)는 하이 신호(High)를 출력하여 제2 인버터(402)에 입력시킨다. 로우 신호(Low)의 센스앰프인에이블 신호(SAEN)를 입력받는 제1 낸드 게이트(411)는 센싱출력신호(SA_OUT)의 신호 레벨에 관계없이 하이 신호(High)를 출력한다. 제2 인버터(402)는 로우 신호(Low)를 출력한다. 제2 인버터(402)의 출력은 로우 신호(Low)의 제1 인에이블 신호(EN1)를 구성한다.
제2 인버터(402)의 출력인 로우 신호(Low)와 센스앰프인에이블 신호(SAEN)의 로우 신호(Low)를 입력받은 제2 낸드 게이트(412)는 하이 신호(High)를 출력하여 제3 인버터(403)에 입력시킨다. 로우 신호(Low)의 센스앰프인에이블 신호(SAEN)를 입력받는 제2 낸드 게이트(412)는 제2 인버터(402)의 출력 신호 레벨에 관계없이 하이 신호(High)를 출력한다. 제3 인버터(403)는 로우 신호(Low)를 출력한다. 제3 인버터(403)의 출력은 로우 신호(Low)의 제2 인에이블 신호(EN2)를 구성한다. 제2 낸드 게이트(412)의 출력인 하이 신호(High)와 센스앰프인에이블 신호(SAEN)의 로우 신호(Low)를 입력받은 제3 낸드 게이트(413)는 하이 신호(High)를 출력한다. 로우 신호(Low)의 센스앰프인에이블 신호(SAEN)를 입력받는 제3 낸드 게이트(413)는 제2 낸드 게이트(412)의 출력 신호 레벨에 관계없이 하이 신호(High)를 출력한다. 제3 낸드 게이트(413)의 출력은 하이 신호(High)의 제3 인에이블 신호(EN3)를 구성한다. 제3 낸드 게이트(413)의 출력인 하이 신호(High)는 제4 인버터(404)에 입력된다. 제4 인버터(404)는 로우 신호(Low)를 출력하여 제5 인버터(405)에 입력시킨다. 제5 인버터(405)의 출력은 하이 신호(High)의 제4 인에이블 신호(EN4)를 구성한다.
이와 같이 로우 신호(Low)의 제1 인에이블 신호(EN1), 로우 신호(Low)인 제2 인에이블 신호(EN2), 하이 신호(High)인 제3 인에이블 신호(EN3), 및 하이 신호(High)인 제4 인에이블 신호(EN4)가 순차적으로 출력되면, 도 6에 나타낸 바와 같이, 제1 스위칭부(330)의 제4 P채널 트랜지스터(PM34)는 턴 온 된다. 센싱출력그라운딩부(340)의 제2 N채널 트랜지스터(NM32)는 턴 오프 된다. 저항성 로드/제1 스위칭부(350)의 제5 P채널 트랜지스터(PM35)는 턴 오프된다. 그리고 비트라인그라운딩부(360)의 제3 N채널 트랜지스터(NM33)는 턴 온 된다. 제5 P채널 트랜지스터(PM35)가 턴 오프되고, 제3 N채널 트랜지스터(NM33)가 턴 온 됨에 따라, 제1 노드(node_C), 즉 비트라인(BL) 및 센싱입력라인(302)에는 그라운드 포텐셜이 인가된다. 제2 N채널 트랜지스터(NM32)가 턴 오프되고, 센싱입력라인(302)으로 로우 레벨의 신호가 인가됨에 따라, 센싱회로(320)의 제1 N채널 트랜지스터(NM31)는 턴 오프 되는 반면, 제3 P채널 트랜지스터(PM33)는 턴 온된다. 따라서 센싱출력신호(SA_OUT)는 하이 레벨의 출력 신호를 유지한다.
도 7은 도 3의 불휘발성 메모리 소자의 셀 트랜지스터에 대한 리드 동작이 시작된 후의 인에이블신호 발생부의 동작을 설명하기 위해 나타내 보인 회로도이다. 도 7에서 도 4와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 7을 참조하면, 리드 동작이 수행되면, 센스앰프인에이블 신호(SAEN)는 로우 신호(Low)에서 하이 신호(High)로 변경된다. 센스앰프인에이블 신호(SAEN)가 하이 신호(High)가 됨에 따라, 셀 트랜지스터에 대한 리드 동작이 이루어진다. 센스앰프인에이블 신호(SAEN)가 로우 신호(Low)에서 하이 신호(High)로 변경되면, 인에이블신호 발생부는 새로운 인에이블신호들을 발생시킨다. 구체적으로 도 7에 나타낸 바와 같이, 하이 신호(High)의 센싱출력신호(SA_OUT)와 하이 신호(High)의 센스엠프인에이블 신호(SAEN)가 인에이블신호 발생부에 입력된다. 제1 인버터(401)는 로우 신호(Low)를 출력한다. 이 로우 신호(Low)와 센스앰프인에이블 신호(SAEN)의 하이 신호(High)를 입력받은 제1 낸드 게이트(411)는 하이 신호(High)를 출력하여 제2 인버터(402)에 입력시킨다. 제2 인버터(402)는 로우 신호(Low)를 출력한다. 제2 인버터(402)의 출력은 로우 신호(Low)의 제1 인에이블 신호(EN1)를 구성한다.
제2 인버터(402)의 출력인 로우 신호(Low)와 센스앰프인에이블 신호(SAEN)의 하이 신호(High)를 입력받은 제2 낸드 게이트(412)는 하이 신호(High)를 출력하여 제3 인버터(403)에 입력시킨다. 제3 인버터(403)는 로우 신호(Low)를 출력한다. 제3 인버터(403)의 출력은 로우 신호(Low)의 제2 인에이블 신호(EN2)를 구성한다. 제2 낸드 게이트(412)의 출력인 하이 신호(High)와 센스앰프인에이블 신호(SAEN)의 하이 신호(High)를 입력받은 제3 낸드 게이트(413)는 로우 신호(Low)를 출력한다. 제3 낸드 게이트(413)의 출력은 로우 신호(Low)의 제3 인에이블 신호(EN3)를 구성한다. 제3 낸드 게이트(413)의 출력인 로우 신호(Low)는 제4 인버터(404)에 입력된다. 제4 인버터(404)는 하이 신호(High)를 출력하여 제5 인버터(405)에 입력시킨다. 제5 인버터(405)의 출력은 로우 신호(Low)의 제4 인에이블 신호(EN4)를 구성한다.
도 8은 도 3의 불휘발성 메모리 소자의 프로그램된 상태의 셀 트랜지스터에 대한 리드 동작이 시작된 후의 리드 동작을 설명하기 위해 나타내 보인 회로도이다. 도 8에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 8을 참조하면, 제1 인에이블신호(EN1)가 로우 신호(Low)를 유지함에 따라, 제1 스위칭부(330)의 제4 P채널 트랜지스터(PM34)는 턴 온 상태를 유지한다. 또한 제2 인에이블 신호(EN2)가 로우 신호(Low)를 유지함에 따라, 센싱출력그라운딩부(340)의 제2 N채널 트랜지스터(NM32)는 턴 오프 상태를 유지한다. 따라서 센싱회로(320)는 제2 노드(node_D)에서의 전압을 센싱출력신호(SA_OUT)로 출력시킨다. 제3 인에이블신호(EN3)는 하이 신호(High)에서 로우 신호(Low)로 전환됨에 따라, 저항성 로드/제1 스위칭부(350)의 제5 P채널 트랜지스터(PM35)는 턴 온 된다. 제4 인에이블신호(EN4) 또한 하이 신호(High)에서 로우 신호(Low)로 전환됨에 따라, 제3 N채널 트랜지스터(NM33)는 턴 오프 된다.
제1 P채널 트랜지스터(PM31)가 프로그램된 상태의 셀인 경우, 센싱입력신호(SA_IN), 즉 제1 노드(node_C)에 인가되는 전압은 로우 신호(Low)가 된다. 이에 따라 센싱회로(320)를 구성하는 제1 N채널 트랜지스터(NM31)는 턴 오프 되는 반면, 제3 P채널 트랜지스터(PM33)는 턴 온 된다. 제2 N채널 트랜지스터(NM32)가 턴 오프 상태를 유지하고, 제4 P채널 트랜지스터(PM34)가 턴 온 상태를 유지하고 있으므로, 센싱출력라인(303)으로는 하이 신호(High)의 센싱출력신호(SA_OUT)이 유지된다. 이와 같이 일정 시간 동안 하이 신호(High)의 센싱출력신호(SA_OUT)가 센싱되면, 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)가 프로그램된 상태의 셀이라는 것을 판독할 수 있다. 프로그램된 상태의 제1 P채널 트랜지스터(PM31)에 대한 리드 동작이 이루어지는 동안, 비트라인(BL) 전압은 그라운드 전압에 가까운 전압을 유지하므로, 제1 P채널 트랜지스터(PM31)가 비트라인(BL) 전압에 의해 스트레스받는 현상은 발생되지 않는다.
도 9는 도 3의 불휘발성 메모리 소자의 초기상태의 셀 트랜지스터에 대한 리드 동작이 시작된 후의 리드 동작을 설명하기 위해 나타내 보인 회로도이다. 도 9에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 9를 참조하면, 제1 인에이블신호(EN1)가 로우 신호(Low)를 유지함에 따라, 제1 스위칭부(330)의 제4 P채널 트랜지스터(PM34)는 턴 온 상태를 유지한다. 또한 제2 인에이블 신호(EN2)가 로우 신호(Low)를 유지함에 따라, 센싱출력그라운딩부(340)의 제2 N채널 트랜지스터(NM32)는 턴 오프 상태를 유지한다. 따라서 센싱회로(320)는 제2 노드(node_D)에서의 전압을 센싱출력신호(SA_OUT)로 출력시킨다. 제3 인에이블신호(EN3)는 하이 신호(High)에서 로우 신호(Low)로 전환됨에 따라, 저항성 로드/제1 스위칭부(350)의 제5 P채널 트랜지스터(PM35)는 턴 온 된다. 제4 인에이블신호(EN4) 또한 하이 신호(High)에서 로우 신호(Low)로 전환됨에 따라, 제3 N채널 트랜지스터(NM33)는 턴 오프 된다.
제1 P채널 트랜지스터(PM31)가 초기상태의 셀인 경우, 센싱입력신호(SA_IN)는 로우 신호(Low) 신호에서 하이 신호(High)로 변경된다. 이에 따라 센싱회로(320)를 구성하는 제1 N채널 트랜지스터(NM31)는 턴 온 되는 반면, 제3 P채널 트랜지스터(PM33)는 턴 오프 된다. 제2 N채널 트랜지스터(NM32)가 턴 오프 상태를 유지하고 있으므로, 센싱출력라인(303)으로 출력되는 센싱출력신호(SA_OUT)는 하이 신호(High)에서 로우 신호(Low)로 전환된다. 로우 신호(Low)의 센싱출력신호(SA_OUT)를 센싱함으로써 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)가 초기상태의 셀이라는 것을 판독할 수 있다. 제1 P채널 트랜지스터(PM31)에 대한 판독이 이루어지면, 즉 로우 신호(Low)의 센싱출력신호(SA_OUT)가 출력되면, 로우 신호(Low)의 센싱출력신호(SA_OUT)를 유지하면서 비트라인(BL)에 그라운드 포텐셜이 인가되도록 함으로써 불휘발성 메모리 셀(310)이 비트라인(BL) 전압에 의해 스트레스(stress) 받는 것을 억제한다.
도 10은 도 3의 불휘발성 메모리 소자의 초기 상태의 셀 트랜지스터에 대한 리드 동작에 의한 판독이 이루어진 후의 인에이블신호 발생부의 동작을 설명하기 위해 나타내 보인 회로도이다. 도 10에서 도 4와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 10을 참조하면, 초기 상태의 셀 트랜지스터에 대한 판독이 이루어진 후, 즉 센싱출력신호(SA_OUT)가 하이 신호(High)에서 로우 신호(Low)로 변경되면, 인에이블신호 발생부는 새로운 인에이블신호들을 발생시킨다. 구체적으로 로우 신호(Low)의 센싱출력신호(SA_OUT)와 하이 신호(High)의 센스엠프인에이블 신호(SAEN)가 인에이블신호 발생부에 입력된다. 제1 인버터(401)는 하이 신호(High)를 출력한다. 이 하이 신호(High)와 센스앰프인에이블 신호(SAEN)의 하이 신호(High)를 입력받은 제1 낸드 게이트(411)는 로우 신호(Low)를 출력하여 제2 인버터(402)에 입력시킨다. 제2 인버터(402)는 하이 신호(High)를 출력한다. 제2 인버터(402)의 출력은 하이 신호(High)의 제1 인에이블 신호(EN1)를 구성한다.
제2 인버터(402)의 출력인 하이 신호(High)와 센스앰프인에이블 신호(SAEN)의 하이 신호(High)를 입력받은 제2 낸드 게이트(412)는 로우 신호(Low)를 출력하여 제3 인버터(403)에 입력시킨다. 제3 인버터(403)는 하이 신호(High)를 출력한다. 제3 인버터(403)의 출력은 하이 신호(High)의 제2 인에이블 신호(EN2)를 구성한다. 제2 낸드 게이트(412)의 출력인 로우 신호(Low)와 센스앰프인에이블 신호(SAEN)의 하이 신호(High)를 입력받은 제3 낸드 게이트(413)는 하이 신호(High)를 출력한다. 제3 낸드 게이트(413)의 출력은 하이 신호(High)의 제3 인에이블 신호(EN3)를 구성한다. 제3 낸드 게이트(413)의 출력인 하이 신호(High)는 제4 인버터(404)에 입력된다. 제4 인버터(404)는 로우 신호(Low)를 출력하여 제5 인버터(405)에 입력시킨다. 제5 인버터(405)의 출력은 하이 신호(High)의 제4 인에이블 신호(EN4)를 구성한다. 이와 같이 센싱출력신호(SA_OUT)가 하이 신호(High)에서 로우 신호(Low)로 전환되면, 인에이블신호 발생부는 하이 신호(High)인 제1 내지 제4 인에이블 신호들(EN1, EN2, EN3, EN4)을 발생시킨다.
도 11은 도 3의 불휘발성 메모리 소자의 초기상태의 셀 트랜지스터에 대한 리드 동작에 의한 판독이 이루어진 후의 동작을 설명하기 위해 나타내 보인 회로도이다. 도 11에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 11을 참조하면, 제1 인에이블신호(EN1)가 로우 신호(Low)에서 하이 신호(High)로 전환됨에 따라, 제1 스위칭부(330)의 제4 P채널 트랜지스터(PM34)는 턴 오프 된다. 따라서 공급전압라인(301)과 센싱회로(320) 사이의 연결은 개방 상태가 된다. 제2 인에이블 신호(EN2)가 로우 신호(Low)에서 하이 신호(High)로 전환됨에 따라, 센싱출력그라운딩부(340)의 제2 N채널 트랜지스터(NM32)는 턴 온 된다. 따라서 센싱출력라인(303)은 그라운드 포텐셜이 유지되고, 센싱출력신호(SA_OUT)는 로우 신호(Low)를 유지한다. 제3 인에이블신호(EN3)가 로우 신호(Low)에서 하이 신호(High)로 전환됨에 따라, 저항성 로드/제1 스위칭부(350)의 제5 P채널 트랜지스터(PM35)는 턴 오프 된다. 따라서 공급전압라인(301)과 비트라인(BL) 사이의 연결은 개방 상태가 된다. 제4 인에이블신호(EN4)가 로우 상태(Low)에서 하이 신호(High)로 전환됨에 따라, 제3 N채널 트랜지스터(NM33)는 턴 온 된다. 따라서 제1 노드(node_C), 즉 비트라인(BL) 및 센싱입력라인(302)에는 그라운드 포텐셜이 인가된다. 즉 셀 트랜지스터인 제1 P채널 트랜지스터(PM31)는, 모든 리드 동작 시간이 종료될 때가지 비트라인(BL) 전압에 의한 스트레스를 더 이상 받지 않는다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
300...불휘발성 메모리 소자 310...불휘발성 메모리 셀
320...센싱회로 330...제1 스위칭부
340...센싱출력그라운딩부 350...저항성 로드/제2 스위칭부
360...비트라인그라운딩부 239...센싱회로
301...공급전압라인 302...센싱입력라인
303...센싱출력라인 BL...비트라인
PM31...제1 P채널 트랜지스터 PM32...제2 P채널 트랜지스터
PM33...제3 P채널 트랜지스터 PM34...제4 P채널 트랜지스터
PM35...제5 P채널 트랜지스터 NM31...제1 N채널 트랜지스터
NM32...제2 N채널 트랜지스터 NM33...제3 N채널 트랜지스터

Claims (21)

  1. 불휘발성 메모리 셀;
    상기 불휘발성 메모리 셀의 비트라인에 결합되는 센싱입력라인과 센싱출력라인 사이에 배치되는 센싱회로;
    상기 센싱회로의 센싱출력신호가 로우 레벨인 경우 상기 센싱출력신호를 로우 레벨로 고정시키는 센싱출력그라운딩부;
    상기 센싱회로의 상기 센싱출력신호가 로우 레벨로 고정되는 경우 상기 비트라인 전압을 그라운드전압으로 고정시키는 비트라인그라운딩부; 및
    상기 센싱출력라인으로부터의 상기 센싱출력신호와 센스앰프인에이블신호를 입력받고, 제1, 제2, 제3, 및 제4 인에이블신호를 발생시키는 인에이블신호 발생부를 포함하는 불휘발성 메모리 소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 불휘발성 메모리 셀은, 플로팅게이트 및 소스와, 그라운드에 결합되는 드레인을 갖는 제1 P채널형 트랜지스터로 구성되는 불휘발성 메모리 소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 불휘발성 메모리 셀은, 상기 비트라인 및 상기 제1 P채널형 트랜지스터 사이에 배치되는 선택 트랜지스터를 더 포함하는 불휘발성 메모리 소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 선택 트랜지스터는, 상기 비트라인에 결합되는 소스와, 상기 제1 P채널형 트랜지스터의 소스에 결합되는 드레인과, 선택인에이블신호라인에 결합되는 게이트를 갖는 제2 P채널형 트랜지스터로 구성되는 불휘발성 메모리 소자.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 센싱회로는,
    공급전압라인에 결합되는 제3 P채널 트랜지스터 및 그라운드에 결합되는 제1 N채널 트랜지스터를 포함하는 시모스 인버터로 구성되는 불휘발성 메모리 소자.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제3 P채널 트랜지스터의 게이트 및 제1 N채널 트랜지스터의 게이트는 상기 센싱입력라인에 결합되고, 상기 제3 P채널 트랜지스터의 드레인 및 제1 N채널 트랜지스터의 드레인은 상기 센싱출력라인에 결합되는 불휘발성 메모리 소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 공급전압라인과 상기 센싱회로 사이에 배치되는 제1 스위칭부를 더 포함하는 불휘발성 메모리 소자.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 스위칭부는, 상기 제1 인에이블 신호가 입력되는 게이트와, 상기 공급전압라인에 결합되는 소스와, 상기 제3 P채널 트랜지스터의 소스에 결합되는 드레인을 갖는 제4 P채널 트랜지스터를 포함하는 불휘발성 메모리 소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 센싱출력그라운딩부는, 상기 센싱출력라인과 그라운드 사이에 배치되는 불휘발성 메모리 소자.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 센싱출력그라운딩부는, 상기 제2 인에이블 신호가 입력되는 게이트와, 상기 센싱출력라인에 결합되는 드레인과, 상기 그라운드에 결합되는 소스를 갖는 제2 N채널 트랜지스터를 포함하는 불휘발성 메모리 소자.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 공급전압라인과 상기 비트라인 사이에 배치되는 저항성 로드/제2 스위칭부를 더 포함하는 불휘발성 메모리 소자.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 저항성 로드/제2 스위칭부는, 상기 제3 인에이블 신호를 입력받는 게이트와, 상기 공급전압라인에 결합되는 소스와, 상기 비트라인에 결합되는 드레인을 갖는 제5 P채널 트랜지스터를 포함하는 불휘발성 메모리 소자.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 비트라인그라운딩부는, 상기 센싱입력라인과 그라운드 사이에 배치되는 불휘발성 메모리 소자.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 비트라인그라운딩부는, 상기 제4 인에이블신호가 입력되는 게이트와, 상기 센싱입력라인에 결합되는 드레인과, 그라운드에 결합되는 소스를 갖는 제3 N채널 트랜지스터를 포함하는 불휘발성 메모리 소자.
  15. 삭제
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서, 상기 인에이블신호 발생부는,
    상기 센싱출력신호를 입력받는 제1 인버터;
    상기 제1 인버터의 출력 및 상기 센스엠프인에이블신호를 입력받는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력을 입력받아 상기 제1 인에이블 신호를 출력하는 제2 인버터;
    상기 제2 인버터의 출력과 상기 센스앰프인에이블 신호를 입력받는 제2 낸드 게이트;
    상기 제2 낸드 게이트의 출력을 입력받아 상기 제2 인에이블 신호를 출력하는 제3 인버터;
    상기 제2 낸드 게이트의 출력과 상기 센스앰프인에이블 신호를 입력받아 상기 제3 인에이블 신호를 출력하는 제3 낸드 게이트;
    상기 제3 낸드 게이트의 출력을 입력받는 제4 인버터; 및
    상기 제4 인버터의 출력을 입력받아 상기 제4 인에이블 신호를 출력하는 제5 인버터를 포함하는 불휘발성 메모리 소자.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 불휘발성 메모리 셀에 대한 리드 동작이 이루어지기 전에 상기 센싱출력신호가 하이 신호로 설정되도록 하는 불휘발성 메모리 소자.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 불휘발성 메모리 셀에 대한 리드 동작이 이루어지기 전에, 로우 신호의 제1 및 제2 인에이블 신호를 공급하고, 하이 신호의 제3 및 제4 인에이블 신호를 공급하는 불휘발성 메모리 소자.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 불휘발성 메모리 셀에 대한 리드 동작이 이루어지면, 로우 신호의 제1 내지 제4 인에이블 신호를 공급하는 불휘발성 메모리 소자.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 불휘발성 메모리 셀에 대한 리드 동작 중 상기 센싱출력신호가 하이 신호에서 로우 신호로 전환되면, 하이 신호의 제1 내지 제4 인에이블 신호를 공급하는 불휘발성 메모리 소자.
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