TW201732816A - 雙位元３ｔ高密度ｍｔｐｒｏｍ陣列 - Google Patents

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Abstract

本發明提供一種多次可程式設計記憶體(MTPM)記憶體單元及其操作方法。各MTPM位元單元包括：第一FET電晶體與第二FET電晶體具有第一共同連接，且第二FET電晶體與第三FET電晶體具有第二共同連接，第一與第二相連的FET電晶體可程式設計以儲存第一位元值，且第二FET與第三相連的FET電晶體可程式設計以儲存第二位元值，其中，第一FET電晶體呈現低閾值電壓值(LVT)，第二FET電晶體呈現高閾值電壓值HVT以及第三FET電晶體呈現低於HVT的閾值LVT。MTPM單元使兩位元資訊能夠被儲存為類似電熔絲的默認位元值。為儲存相反的位元值，程式設計LVT電晶體以使其閾值高於HVT的閾值。

Description

雙位元3T高密度MTPROM陣列
本發明通常係關於電子電路，例如多次可程式設計(multi-time programmable；MTP)型非揮發性記憶體電路，尤係關於MTP記憶體(MTPM)單元架構以及操作方法。
在高密度記憶體系統中，典型的非揮發性記憶體單元可包括金屬氧化物半導體(MOS)FET電晶體，其具有參數例如電晶體裝置閾值電壓，例如，通過向浮置閘極或閘極氧化物注入電荷可改變該參數以儲存想要的資訊。因此，在確定偏壓狀態時該記憶體單元所灌電流依據該記憶體單元中所儲存的資訊而變化。例如，為在典型的雙電晶體記憶體單元中儲存資訊，針對該單元設置兩個不同的閾值電壓值，每個不同的閾值電壓值與不同的邏輯或位元值關聯。
現有的雙單元多次可程式設計(MTP)記憶體架構使用兩個電晶體來儲存1位元資訊，每個單元使用一個局部參考電晶體。在MTP記憶體開放位元線架構中使用雙單元提供約每位元(Bit)1個電晶體(T)的最高密度，但 遭遇感測裕度(sensing margin)問題。該MTP記憶體開放位元線架構(open bitline architecture；OBA)(1位元1T單元)還需要全域參考字元線(wordline；WL)。
第1A圖顯示示例非揮發性記憶體CMOS薄氧化物多次可程式設計記憶體(MTPM)雙單元陣列結構10，其可為記憶體裝置或記憶體系統的部分。MTPM雙單元陣列結構10由被佈置為2維矩陣(例如m列及n行)的多個記憶體單元11組成。為簡單起見，第1A圖顯示具有兩列(m=i，以及m=j)的兩行(行n=“k”，n=“1”)，每列及每行都具有兩個記憶體單元11，不過實際的記憶體陣列由明顯更多的單元11組成。
各該多個雙電晶體記憶體單元11包括第一及第二電晶體15A、15B以儲存單個資訊位元。它們分別具有第一終端，該第一終端與共同節點13連接，與在網格中延伸(水準及垂直)並與陣列10中的其它單元耦接的源線(source line；SL)耦接。在此例中，SL可與高電壓(高源線(elevated source line；ESL))或0V(接地源線(grounded source line；GSL))耦接。第一電晶體15A的另一終端14與真位元線(例如行k中的BLkT)耦接，且第二電晶體15B的另一終端16與補位元線(例如行k中的BLkC)耦接。BLkT與BLkC線分別被顯示為垂直延伸，且分別與陣列10中的同一行中的雙單元耦接。
針對相鄰的行“1”顯示相同的架構。這裡，BL1T與BL1C分別被顯示為垂直延伸，且分別與陣列 10中的同一行中的雙單元耦接。
第1A圖中所顯示的MTPM陣列10還包括第一及第二電晶體15A、15B的相應兩個閘極電極20A、20B，該兩個閘極電極與共同字元線(WL)導體50連接，該字元線水準延伸並與陣列10中同一列的其它單元耦接。例如，對於陣列10的列i，雙單元電晶體電極20A、20B與字元線WLi連接，且對於列j，雙單元電晶體電極與字元線WLj連接。
如第1圖中所示，為儲存位元值，通過增加雙電晶體15A及15B的其中一個的電晶體閾值電壓(Vt)來程式設計單元11。更具體地說，該電晶體於被程式設計時經歷Vt漂移。例如，當意圖程式設計15A電晶體時，使其經受幾毫秒的高閘極或WL電壓(例如約2.0至2.2V)，以及高SL電壓(例如約1.5V至1.8V)，BLT接地(例如BLKt=0V)。這因BTI(bias temperature instability；偏壓溫度不穩定性)及HCI(hot carrier injection；熱載流子注入)效應而誘發Vt從其名義值漂移至較高值。在此例中，第一電晶體例如裝置15A被顯示為呈現第一閾值電壓(Vt)，例如其本征Vt或初始值，且第二電晶體例如裝置15B經程式設計以呈現誘發的第二閾值電壓，例如Vt+漂移(增加)電壓。不過，該第一及第二電晶體的VT狀態可互換。
如第2圖中所示，以類似第1圖的雙單元架構配置記憶體單元，但該雙單元中的電晶體具有兩個不同的Vt類型(LVT及HVT)。這確保在該單元中構建預設狀 態。為儲存相反的位元值，具有較低Vt(LVT)的電晶體經程式設計以提升其Vt高於該HVT電晶體的Vt。此雙單元中的該HVT電晶體充當局部參考。
多個記憶體單元可通過SL、BL以及閘極線互連，以形成記憶體陣列。通過以如第1B圖中所示的電壓水準開啟適當的WL及BL來進行讀/寫的單元選擇。如此，每個單元對可經獨立程式設計而具有誘發於該雙單元的真或補電晶體中的Vt漂移。
如已知的那樣，閾值電壓Vt是開啟電晶體所需施加的最小閘極電壓。該電晶體在被程式設計時經歷Vt漂移。典型的Vt值可為約0.25V至0.3V。當該電晶體經受幾毫秒的高閘極電壓(例如約2.0V至2.2V)，以及高SL電壓(例如~1.5V-1.8V)，BL接地時(也就是當它被程式設計時)，它的Vt因BTI(偏壓溫度不穩定性)及HCI(熱載流子注入)效應而從其名義值漂移至較高值(例如約0.45V至0.5V)。
對於程式設計操作，輸入數位資料信號Din表示將要通過控制針對單元電晶體15A、15B的WL電壓、BLT電壓、BLC電壓以及SL電壓的施加而寫入目標記憶體單元10的可程式設計位元值。也就是說，寫入電路驅動器可經實施以針對真位元線(BLT)及補位元線(BLC)導體產生並施加程式設計電壓，從而向單元15A、15B寫入位元電壓值。例如，通過在與該記憶體單元的一列對應的字元線WL 50上所設置的電壓來存取該目標單元，並通過向與 目標記憶體單元10的被選擇行(互補線)對應的BLT及BLC終端施加適當的電壓來向T或C單元寫入位元單元電壓值。例如，向WL、BLT、SL及BLC施加所產生的目標多次可程式設計位元單元程式設計電壓。
當沒有WL信號施加時，或者施加於WL的電壓為0V時，MOS電晶體15A、15B不導通，從而保持其程式設計後的狀態。可向記憶體單元10的第一終端、第二終端及閘極終端施加電壓組合，以程式設計、禁止程式設計、讀取以及抹除該MOS電晶體所儲存的邏輯狀態。
第1B圖顯示表35，其解釋第1A圖的多次可程式設計記憶體陣列10的不同操作模式，包括單元電晶體15A、15B的終端的示例電壓，以提供包括待機、寫入(程式設計)、讀取以及抹除(重置)操作的單元狀態。
這些是：1)待機狀態，伴隨0.0V的字元線WL被施加於雙單元15B、15A中的各電晶體的閘極，相應BLT及BLC終端14、16浮置時；2)寫入狀態，例如伴隨約2.2V的字元線WL被施加於各電晶體15B、15A的閘極以及1.7V的SL電壓的情況下，相應BLT終端14處於0V且BLC終端16處於約1.7V時；不過，BLT及BLC上的電壓可交換以在該單元中儲存不同的邏輯值；3)讀取狀態，當各相應BLT終端及BLC終端電壓值導致BLT與BLC之間的電壓增量與該單元中的Vt漂移成比例，且在該雙單元的各電晶體15B、15A的閘極施加1.0V(VDD)的字元線WL並施加1V的SL時；以及4)抹除狀態，例如，伴隨約-1.0V 的字元線WL被施加於各互補電晶體15B、15A的閘極，相應BLT終端14為1.7V且BLC終端16為0.0V時，如第1A及1B圖中所示。
請參照第1A圖，通常，在具有此類位元記憶體陣列10的電子電路中，提供感測放大器電路(未顯示)來獲得所儲存的位元值，也就是執行記憶體讀取操作。典型地，該感測放大器感測T(真)或C(補)電晶體是否被程式設計(Vt漂移)。針對通過所施加的WL電壓所選擇的單元以及由用以通過相應的選擇信號和/或互補信號的選擇信號來選擇相應的目標單元的相應行選擇電晶體(未顯示)所選擇的單元，此類感測放大器電路讀取相應BLT終端14及BLC終端16導體的所選位元單元BLT電壓以及BLC電壓值。該行選擇信號對於一對BLT及BLC導體是相同的。
在該讀取操作中，利用感測放大器將BLT與BLC之間的差分電壓放大至適當的邏輯水準。例如，BLC約0.5V(500mV)的讀取狀態(15A本征狀態，或者沒有Vt漂移狀態)，以及BLT約0.3V(300mV)的讀取狀態(15B程式設計後狀態，或者Vt漂移狀態)。這導致在BLT與BLC之間形成0.2V(200mV)差分電壓，如第1B圖中的36所示，以感測BLT程式設計後狀態。
已針對非揮發性記憶體提出如第1A圖中所示的用以儲存單個資訊位元的雙電晶體單元的使用，以降低對裝置變化的敏感性。
對於具有寫入及有效抹除條件的非揮發性 雙單元記憶體，容易實現多個寫入週期。
不過，極其想要提供一種記憶體單元解決方案，以改進此類非揮發性記憶體的密度。
在一個態樣中，本發明提供一種記憶體單元架構，其具有三個相連的電晶體以儲存兩位元資訊。
在一個態樣中，提供一種多次可程式設計位元單元，其包括：第一FET電晶體與第二FET電晶體具有第一共同連接，且該第二FET電晶體與第三FET電晶體具有第二共同連接，該第一與第二相連的FET電晶體可程式設計以儲存第一位元值，且該第二FET電晶體與該第三相連的FET電晶體可程式設計以儲存第二位元值，其中，該第一FET電晶體呈現本征閾值開啟值(LVT)，以高閾值電壓值HVT偏壓該第二FET電晶體，以及該第三FET電晶體呈現低於HVT的本征閾值LVT。
在另一個態樣中，提供一種操作多次可程式設計(multi-time programmable；MTP)位元單元的方法。該方法包括：選擇MTP位元單元來寫入初始位元值以儲存於所選擇的位元單元，該MTP位元記憶體單元包括：第一FET電晶體與第二FET電晶體具有第一共同連接，且該第二FET電晶體與第三FET電晶體具有第二共同連接，該第一與第二相連的FET電晶體可程式設計以儲存第一位元值，且該第二FET與該第三相連的FET電晶體可程式設計以儲存第二位元值，其中，該第一FET電晶體呈現低閾值 電壓(LVT)，該第二FET電晶體呈現高閾值電壓值(HVT)以及該第三FET電晶體呈現低於HVT的低閾值LVT，其中，該第一FET電晶體的第一終端與通過第一行寫入開關裝置耦接的第一(真)位元線導體連接，該第三FET電晶體的第二終端與通過第四行寫入開關裝置耦接的第二(真)位元線導體連接；該第二共同連接由該第二FET電晶體的第二終端與該第三FET電晶體的第一終端之間的連接形成，第三開關裝置用以將該第二共同連接選擇性連接至第一補位元線導體；以及該第一共同連接由該第一FET電晶體的第二終端與該第二FET電晶體的第一終端之間的連接形成，且第二開關裝置用以將該第一共同連接選擇性連接至第二補位元線導體；以及另一開關裝置，用以通過第一源線(SL)導體將該第二共同連接選擇性連接至供應電壓源，該供應電壓源用以在該第一FET電晶體及第二FET電晶體中寫入該第一儲存位元時偏壓該第二共同連接；以及通過以下方式寫入第一位元資訊以儲存於所選擇MTP單元的該第一FET電晶體及第二FET電晶體：啟動該另一開關以利用該SL供應電壓源偏壓該第二共同連接；以及啟動程式設計開關裝置以在該第一(真)位元線導體上切換程式設計位元電壓供應連接，同時該第一行寫入開關裝置停用；以及利用該程式設計位元電壓供應在該第一(真)位元線導體施加程式設計電壓於該第一FET電晶體及第二FET電晶體裝置，以在其處儲存位元值。
在另一個態樣中，提供一種記憶體單元陣 列。該陣列包括：多個多次可程式設計(MTP)位元記憶體單元，各MTP位元單元包括：第一FET電晶體與第二FET電晶體具有第一共同連接，且該第二FET電晶體與第三FET電晶體具有第二共同連接，該第一與第二相連的FET電晶體可程式設計以儲存第一位元值，且該第二FET電晶體與該第三相連的FET電晶體可程式設計以儲存第二位元值，其中，該第一FET電晶體呈現低閾值電壓值(LVT)，該第二FET電晶體呈現高閾值電壓值(HVT)以及該第三FET電晶體呈現低於HVT的低閾值LVT。
另外，針對此態樣，在該MTP位元單元陣列中，各該MTP位元記憶體單元的各該第一、第二及第三FET電晶體包括相應的閘極終端以與為啟動該單元而配置的字元線導體元件連接，且該陣列的各單元還包括：該第一FET電晶體的第一終端與通過第一行寫入開關裝置耦接的第一(真)位元線導體連接，該第三FET電晶體的第二終端與通過第四行寫入開關裝置耦接的第二(真)位元線導體連接，其中：該第二共同連接由該第二FET電晶體的第二終端與該第三FET電晶體的第一終端之間的連接形成，第三開關裝置用以將該第二共同連接選擇性連接至第一補位元線導體；以及該第一共同連接由該第一FET電晶體的第二終端與該第二FET電晶體的第一終端之間的連接形成，且第二開關裝置用以將該第一共同連接選擇性連接至第二補位元線導體。
另外，針對該態樣，在該MTP位元單元陣 列中，各該第一開關、第二開關、第三開關及第四開關提供與感測放大器的相應切換連接，以感測該位元單元的位元值，該第一開關及第三開關分別將該第一(真)位元線導體及第一補位元線導體選擇性連接至該感測放大器，以感測該單元的第一儲存位元值；或者該第四開關及第二開關分別將該第二(真)位元線導體及第二補位元線導體選擇性連接至該感測放大器，以感測該單元的第二儲存位元值。
而且，針對該MTP位元單元陣列，還提供：另一開關裝置，用以通過第一源線(source line；SL)導體將該第二共同連接選擇性連接至供應電壓源，該供應電壓源用以在該第一FET電晶體及第二FET電晶體中寫入該第一儲存位元時偏壓該第二共同連接；以及另一開關，通過第二源線導體連接該第一共同連接與該供應電壓源，該供應電壓源用以在該第二FET電晶體及該第三FET電晶體中寫入該第二儲存位元時偏壓該第一共同連接。
在又一個態樣中，提供一種記憶體系統。該記憶體系統包括：多次可程式設計(MTP)位元單元陣列，該陣列的各多次可程式設計位元單元包括：第一FET電晶體與第二FET電晶體具有第一共同連接，且該第二FET電晶體與第三FET電晶體具有第二共同連接，該第一與第二相連的FET電晶體可程式設計以儲存第一位元值，且該第二FET電晶體與該第三相連的FET電晶體可程式設計以儲存第二位元值，其中，該第一FET電晶體呈現本征閾值開啟電壓值(LVT)，以高閾值電壓值(HVT)偏壓該第二 FET電晶體，以及該第三FET電晶體呈現低於HVT的本征閾值LVT，其中，各MTP位元單元還包括：該第一FET電晶體的第一終端與通過第一行寫入開關裝置耦接的第一(真)位元線(BLT0)導體連接；該第三FET電晶體的第二終端與通過第四行寫入開關裝置耦接的第二(真)位元線(BLT1)導體連接；該第二共同連接由該第二FET電晶體的第二終端與該第三FET電晶體的第一終端形成，第三開關裝置用以將該第二共同連接選擇性連接至第一補位元線導體(BLC0)，以及另一開關用以通過第一源線(SL)導體將該第二共同連接選擇性連接至供應電壓源；該第一共同連接由該第一FET電晶體的第二終端與該第二FET電晶體的第一終端形成，且第二開關裝置用以將該第一共同連接選擇性連接至第二補位元線導體(BLC1)，以及另一開關通過第二源線導體連接該第一共同連接與該供應電壓源；字元線導體(WL)，可程式設計以啟動MTP位元記憶體單元，各該MTP位元記憶體單元的各該第一、第二及第三FET電晶體包括相應的閘極終端以與該字元線導體(WL)元件連接；感測放大器，用以感測接收電壓值；多工器，用以自許多資料輸出信號中選出一個，該多工器回應控制信號以啟動該第一開關裝置及第三開關裝置，從而能夠通過該感測放大器感測表示該第一(真)位元線導體及第一補位元線導體上的第一儲存資訊位元的電壓值，或者回應控制信號以啟動該第二開關裝置及第四開關裝置，從而能夠通過該感測放大器感測表示該第二(真)位元線導體及第二補位元線導體 上的第二儲存資訊位元的電壓值。
10‧‧‧多次可程式設計記憶體雙單元陣列結構、MTPM雙單元陣列結構、陣列、目標記憶體單元
11‧‧‧記憶體單元、單元
13‧‧‧共同節點
14‧‧‧終端
15A‧‧‧第一電晶體
15B‧‧‧第二電晶體
16‧‧‧終端
20A、20B、130A、130B、130C‧‧‧閘極電極、電晶體電極
35‧‧‧表
50‧‧‧共同字元線(WL)導體、字元線WL
100‧‧‧MTPM單元記憶體結構、記憶體單元結構、MTPM陣列、陣列
101‧‧‧三電晶體(3T)記憶體單元、三電晶體(3T)單元、單元
102A‧‧‧第一電晶體、電晶體、LVT電晶體
102B‧‧‧第二電晶體、電晶體、HVT電晶體
102C‧‧‧第三電晶體、電晶體、LVT電晶體
110、120‧‧‧共同節點
113‧‧‧源線、SL
123‧‧‧源線
150‧‧‧共同字元線(WL)導體
200‧‧‧單元陣列、位元單元、記憶體單元
201‧‧‧3T單元結構、單元
202‧‧‧3T單元結構、第二單元、單元
300‧‧‧多工器裝置、多工器
302、304、306、308‧‧‧程式設計電晶體
350‧‧‧多工線、多工器線路、感測線
375‧‧‧多工線、多工器線路、線
400‧‧‧感測放大器、放大器
500‧‧‧表格
502‧‧‧寫入操作
504‧‧‧感測操作
506‧‧‧抹除操作
通過結合附圖閱讀下面有關本發明的示例實施例的詳細說明，本發明的這些及其它目的、特徵及優點將變得清楚，附圖中：第1A圖顯示由雙電晶體記憶體單元11組成的多次可程式設計記憶體陣列10，其中，如傳統已知的那樣，源線SL是與電壓源耦接的獨立線；第1B圖顯示第1A圖的多次可程式設計記憶體單元11的可變操作模式表；第2圖顯示以預設狀態程式設計的現有MTPM雙單元記憶體結構；第3圖顯示依據一個實施例的MTPM單元記憶體結構100，其包括具有相連的第一電晶體102A、第二電晶體102B及第三電晶體102C的三電晶體(3T)記憶體單元；第4圖顯示依據一個實施例配置有4X1行多工器裝置300的另一個單元陣列200；以及第5圖顯示用以執行MTPM單元記憶體結構100的寫入、讀取或抹除操作的信號值的表格500。
記憶體單元架構具有三個電晶體以儲存兩位元資訊。
第3圖顯示記憶體單元結構100，其中，三 個電晶體經程式設計以儲存兩位元資訊，每位元包括真位元線及補位元線電壓，也就是每個使用每位元(bit)1.5個電晶體。
第3圖中，各該多個三電晶體(3T)記憶體單元101包括第一電晶體102A、第二電晶體102B以及第三電晶體102C。第一電晶體102A具有與位元線導體例如第一儲存位元(BLT0)的真位元線連接的第一終端，例如FET汲極終端，以及與另一位元線導體例如第二儲存位元(BLC1)的補位元線連接的另一終端，例如源極終端。第二電晶體102B具有與位元線導體例如第一儲存位元(BLC1)的補位元線連接的第一終端，例如FET汲極終端，以及與另一位元線導體例如第一儲存位元(BLC0)的補位元線連接的另一終端，例如源極終端。如此，第一及第二電晶體102A、102B具有與位元線導體BLC1耦接的共同節點110，該位元線導體也充當垂直延伸並與該陣列中同一行的其它單元耦接的源線113(SL)。第三電晶體102C具有與第一儲存位元(BLC0)的補位元線導體連接的第一終端，例如FET汲極終端，以及與另一位元線導體例如第二儲存位元(BLC1)的真位元線連接的另一終端，例如源極終端。如此，第二及第三電晶體102B、102C具有與位元線導體BLC0耦接的共同節點120，該位元線導體也充當垂直延伸並與該陣列中同一行的其它單元耦接的源線123(SL)。
第3圖中所示的MTPM陣列100的三電晶體(3T)單元101架構還包括各電晶體102A、102B及102C 的相應三個閘極電極130A、130B及130C，該閘極電極與共同字元線(WL)導體150連接，該字元線導體水準延伸並與陣列100中的同一列中的其它單元耦接。例如，對於陣列100的列i，三單元電晶體電極130A至130C與字元線WLi連接，且對於列j，該三電晶體單元閘極電極與字元線WLj連接。
在第3圖所示的實施例中，該三個電晶體中的兩個用以有效儲存各位元值。例如，針對單元101，電晶體102A及電晶體102B有效儲存第一位元值，且電晶體102C及電晶體102B有效儲存第二位元值。這裡，針對單元101的第一及第二儲存位元，同等共用各第二電晶體120B。電晶體102B充當102A及102C兩個電晶體的局部參考。在此實施例中，對該三個電晶體可分別配置閾值電壓Vt狀態，以實現預設位元狀態值，例如一或零，以避免於操作時需要額外程式設計週期來實現。
在一個實施例中，單元101被配置於預設狀態，例如，各電晶體具有預定閾值電壓Vt值。例如，在所示實施例中，電晶體102A具有Vt或初始值LVT(低閾值電壓)，且第二電晶體例如裝置102B呈現較高閾值電壓狀態HVT，以及第三電晶體裝置102C呈現LVT狀態。在一個實施例中，該第一及第三電晶體的LVT狀態可相同且可在約0.2V至0.25V之間的範圍。典型的HVT可在約0.35V至0.45V的範圍內。
在此所示實施例中，例如，針對單元101， LVT電晶體102A及HVT電晶體102B有效儲存零(“0”)位元值作為預設第一位元狀態；且LVT電晶體102C及HVT電晶體102B有效儲存零(“0”)位元值作為預設第二位元狀態。這裡，針對單元101的第一及第二儲存位元，同等共用電晶體102B。
如此，該相連的LVT-HVT-LVT裝置配置儲存兩位元資訊。另外，這也提供類似電熔絲的該兩位元的預設狀態。為儲存相反的兩位元值，LVT裝置單元經程式設計而使得其閾值電壓漂移超過HVT電晶體的Vt。如此，HVT電晶體裝置充當此3電晶體(3T)單元中的兩個LVT電晶體的局部參考。
第4圖顯示配置有4x1行多工器裝置300的另一個單元陣列200。如第4圖中所示，兩個3T單元結構201、202經配置以儲存四個資訊位元B0、B1、B2及B3。位元B0可通過相連的位元線對BLT-0及BLC0存取，位元B1可通過相連的位元線對BLT-1及相應的BLC-1存取，位元B2可通過相連的位元線對BLT-2及相應的BLC-2存取，以及位元B3可通過相連的位元線對BLT-3及相應的BLC-3存取。基於所選擇的字元線WL及所選擇的匹配真位元線及補位元線對，這些位元線對值通過多工器裝置300被多工至感測放大器400以供讀取操作。
在此所示實施例中，當充當源線時，單元201的導體BLC0於一端通過選擇電晶體SLSEL1及VPRTP電晶體被連接至電壓源SL。類似地，單元201電晶體的導 體BLC1於一端通過選擇電晶體SLSEL0及VPRTP電晶體被連接至電壓源SL。所施加的VPRTP電壓信號及VPRTN電壓信號與相應閘極連接的所示電晶體被用作保護裝置。
當結合啟動BLT0處的相連保護VPRTN電晶體而被選擇時，第一儲存位元B0的位元線導體BLT0通過程式設計電晶體302的閘極處的信號於程式設計期間被置為0V。單元201的位元線導體BLT0通過相連的保護電晶體VPRTN及選擇電晶體SEL0進一步作為第一輸入被連接至4X1多工器裝置300的多工線350作為感測放大器400的選擇輸入。
另外，在所示實施例中，當充當位元線導體以程式設計位元值或自該單元讀取所儲存的位元值時，單元201的導體BLC1於另一端通過相連的選擇電晶體SEL1及VPRTN電晶體作為第一連接被連接至4X1多工器300的多工線375作為感測放大器400的選擇輸入。類似地，當充當位元線導體以對該單元程式設計位元值或自該單元讀取所儲存的位元值時，單元201的導體BLC0於另一端通過相連的選擇電晶體SEL0及VPRTN電晶體作為第二連接被連接至4X1多工器300的多工線375作為感測放大器400的選擇輸入。
當結合啟動BLT1處的相連保護電晶體VPRTN而被選擇時，第二儲存位元B1的位元線導體通過程式設計電晶體304的閘極處的信號於程式設計期間被置為0V。單元201的位元線導體BLT1通過相連的保護電晶 體VPRTN及選擇電晶體SEL1進一步作為第二連接被連接至4X1多工器裝置300的多工線350並可選擇作為感測放大器400的輸入。
在該實施例中，BLT0/BLC0、BLT1/BLC1、BLT2/BLC2以及BLT3/BLC3可通過4X1多工器裝置300存取以供選擇。為了感測，可同時存取單個單元的單個位元線對(例如單元201的BLT0/BLC0)以供感測。
繼續第4圖的第二單元202，當結合啟動BLT2處的相連保護電晶體VPRTN而被選擇時，第三儲存位元B2的位元線導體通過程式設計電晶體306的閘極處的信號於程式設計期間被置為0V。單元202的位元線導體BLT2通過相連的保護電晶體VPRTN及選擇電晶體SEL2進一步作為第三連接被連接至4X1多工器裝置300的多工線350並可選擇作為感測放大器400的輸入。
在此所示實施例中，當充當源線時，單元202的導體BLC3於一端通過選擇電晶體SLSEL2及VPRTP保護電晶體被連接至電壓源SL。類似地，單元202電晶體的導體BLC2於一端通過選擇電晶體SLSEL3及VPRTP電晶體被連接至電壓源SL。
另外，在所示實施例中，當充當位元線導體以對該單元程式設計位元值或自該單元讀取所儲存的位元值時，單元202的導體BLC3於另一端通過相連的選擇電晶體SEL3及VPRTN電晶體作為第三連接被連接至4X1多工器300的多工線375作為感測放大器400的選擇輸 入。類似地，當充當位元線導體以對該單元程式設計位元值或自該單元讀取所儲存的位元值時，單元202的導體BLC2於另一端通過相連的選擇電晶體SEL2及VPRTN保護電晶體作為第四連接被連接至4X1多工器300的多工線375作為感測放大器400的選擇輸入。
當結合啟動BLT3處的相連保護電晶體VPRTN而被選擇時，第四儲存位元B3的位元線導體通過程式設計電晶體308的閘極處的信號於程式設計期間被置為0V。單元202的位元線導體BLT3通過相連的保護電晶體VPRTN及選擇電晶體SEL3進一步作為第四連接被連接至4X1多工器裝置300的多工線350並可選擇作為感測放大器400的輸入。
尤其，在所示實施例中，置入(assert)選擇信號SEL0使多工器(mux)300能夠通過相應的多工器線路350/375輸出真及補位元線對BLT0/BLC0的儲存位元，以供感測放大器400感測；類似地，置入選擇信號SEL1使多工器300能夠通過相應的多工器線路350/375輸出真及補位元線對BLT1/BLC1的儲存位元，以供感測放大器400感測。類似地，置入選擇信號SEL2使多工器300能夠通過相應的多工器線路350/375輸出真及補位元線對BLT2/BLC2的儲存位元，以供感測放大器400感測；以及置入選擇信號SEL3使多工器300能夠通過相應的多工器線路350/375輸出真及補位元線對BLT3/BLC3的儲存位元，以供感測放大器400感測。
應當理解，第4圖中所示的特定實施例為示例性質，且可實施N行多工器來儲存N 3T單元陣列。
如此，用以儲存兩個資料位元的該3T單元架構與OBA(單個電晶體/位元)及雙單元(兩個電晶體/位元)架構相比具有優點：包括具有可程式設計預設狀態、足夠的感測裕度(其改進OBA 1T/Bit單元設計)，並為改進感測放大器的感測裕度的參考單元調諧提供更多選擇。而且，對標示單元佈線複雜性的線路數量(位+源)的測量為每位元2條線，其多於OBA但少於雙單元設計。
第5圖顯示表格500，以說明用於陣列100的單元的寫入(程式設計)、讀取及抹除操作模式的雙位元3T MTPROM陣列電壓條件。
在表格500中，在程式設計操作模式下，向3T單元寫入位元值：與特定字元線相連的位元單元200，例如字元線WLi，i=1,…,N。如此，通過首先設置WLi高(例如約2.0V)來寫入所選字元線的3T單元。與另外的字元線WLj連接的未被選擇3T單元保持停用，例如WLj被設為0V，j≠i。
現在參照第5圖中的表格500以及第4圖的記憶體單元200說明用以程式設計位元i的值的寫入操作502，其中i=0，也就是位元0。當利用電晶體102A、102B、102C向記憶體單元寫入位元時，通過在517將SLSELi信號的閘極電壓提升至0.5V來置入SLSELi信號，從而將BLC1/SL的SL 113的電壓提升至1.5V並使能電晶體以施 加該SL電壓。通過在514將prog_i信號提升至1V，BLT0被程式設計為本征0位元值，同時位元線選擇電晶體關閉，也就是在516，SEL_i(i=0)為0V。如此，在518，BLT0被程式設計為0V，同時BLC0浮置。另外，未被選擇的單元BLTj及BLCj的其餘位元單元對處於浮置狀態。這是由於在512，SLSELj被設為1.5V且在519，信號prog_j被設為0V，同時SEL_j為0V。
現在參照第5圖中的表格500及第4圖的電路說明讀取位元0的值(例如位元i=位元0)的感測操作504。為利用電晶體102A、102B、102C讀取該單元中所儲存的位元，通過感測放大器400感測BLT0及BLC0處的電壓。這裡，與寫入操作期間的WL電壓相比，在522將字元線電壓WL0降低至約1.0V。另外，在524，與寫入操作期間的SL電壓相比，將BLC1/SL的源電壓SL 113降低至1.0V。為能夠通過多工器400多工該BLT0及BLC0電壓位元0，通過在526將SEL0(位元線選擇)的電壓提升至1V來置入SEL0，從而使能多工操作，以供放大器400感測線350處的BLT0及線375處的BLC0。當SEL_j信號為0V時，其餘位元線不被選擇，也就是位元單元對BLT j及BLC j保持於浮置狀態。
另外，參照第5圖中的表格500及第4圖的電路說明針對位元0(也就是位元i=位元0)重置單元值的抹除操作506。當利用電晶體102A、102B、102C抹除所儲存的位元值時，通過在532將字元線電壓WL0拉更低至-1V， BLT0及BLC0的電壓被設為浮置狀態，同時在534將源線SL 113提升至約1.5V。
例如第3及4圖中所示的MTP單元及陣列配置使非揮發性記憶體面積密度提升約25%。在儲存2位元資訊的L-H-L配置中所使用的三電晶體配置每兩位元節約一個電晶體，但保持雙單元的程式設計裕度。不過就程式設計裕度而言，它比單電晶體方法好。
儘管本文說明各種實施例，但從說明書中將瞭解，本領域的技術人員可在其中作各種元件組合、變更或改進，且其落入本發明的範圍內。另外，可作許多修改以使特定的情形或材料適應本發明的教導而不背離其基本範圍。因此，本發明並非意圖限於擬作為執行本發明的最佳模式而揭示的特定實施例，相反，本發明將包括落入所附申請專利範圍的範圍內的所有實施例。
100‧‧‧MTPM單元記憶體結構、記憶體單元結構、MTPM陣列、陣列
101‧‧‧三電晶體(3T)記憶體單元、三電晶體(3T)單元、單元
102A‧‧‧第一電晶體、電晶體、LVT電晶體
102B‧‧‧第二電晶體、電晶體、HVT電晶體
102C‧‧‧第三電晶體、電晶體、LVT電晶體
110、120‧‧‧共同節點
113‧‧‧源線、SL
123‧‧‧源線
130A、130B、130C‧‧‧閘極電極、電晶體電極
150‧‧‧共同字元線(WL)導體

Claims (16)

  1. 一種多次可程式設計位元單元，包括：第一FET電晶體與第二FET電晶體具有第一共同連接，且該第二FET電晶體與第三FET電晶體具有第二共同連接，該第一與第二相連的FET電晶體可程式設計以儲存第一位元值，且該第二FET與該第三相連的FET電晶體可程式設計以儲存第二位元值，其中，該第一FET電晶體呈現低閾值電壓值(LVT)，該第二FET電晶體呈現高閾值電壓值HVT以及該第三FET電晶體呈現低於HVT的閾值LVT。
  2. 如申請專利範圍第1項所述的MTP位元單元，其中，當程式設計單元中的位元值時，將該第二FET電晶體(HVT)用作該第一FET(LTV)電晶體及第三FET(LVT)電晶體的局部參考電壓。
  3. 如申請專利範圍第2項所述的MTP位元單元，其中，各該第一、第二及第三FET電晶體具有相應的閘極終端以與為啟動該單元而配置的字元線導體元件連接。
  4. 如申請專利範圍第3項所述的MTP位元單元，其中：該第一FET電晶體的第一終端與通過第一行寫入開關裝置耦接的第一(真)位元線導體連接，該第三FET電晶體的第二終端與通過第四行寫入開關裝置耦接的第二(真)位元線導體連接；該第二共同連接由該第二FET電晶體的第二終端與該第三FET電晶體的第一終端之間的連接形成，第 三行寫入開關裝置用以將該第二共同連接選擇性連接至第一補位元線導體；以及該第一共同連接由該第一FET電晶體的第二終端與該第二FET電晶體的第一終端之間的連接形成，且第二行寫入開關裝置用以將該第一共同連接選擇性連接至第二補位元線導體。
  5. 如申請專利範圍第4項所述的MTP位元單元，其中，各該第一開關、第二開關、第三開關及第四開關裝置提供與感測放大器的相應切換連接，以感測該位元單元的位元值，該第一開關及第三開關分別將該第一(真)位元線導體及第一補位元線導體選擇性連接至該感測放大器，以感測該單元的第一儲存位元值；或者該第四開關及第二開關分別將該第二(真)位元線導體及第二補位元線導體選擇性連接至該感測放大器，以感測該單元的第二儲存位元值。
  6. 如申請專利範圍第4項所述的MTP位元單元，還包括：另一開關裝置，用以通過第一源線(SL)導體將該第二共同連接選擇性連接至供應電壓源，該供應電壓源用以在該第一FET電晶體及第二FET電晶體中寫入該第一儲存位元時偏壓該第二共同連接；以及另一開關，通過第二源線導體連接該第一共同連接與該供應電壓源，該供應電壓源用以在該第二FET電晶體及該第三FET電晶體中寫入該第二儲存位元時偏 壓該第一共同連接。
  7. 如申請專利範圍第5項所述的MTP位元單元，其中，至少兩個單元與該字元線導體元件連接以形成MTP位元單元陣列，該陣列包括：多工器裝置，分別自各該兩個MTP單元接收作為輸入：該第一(真)位元線導體及該第一補位元線導體，或者該第二(真)位元線導體及該第二補位元線導體；該感測放大器感測在單元第一(真)位元線導體及該第一補位元線導體所儲存的電壓值；或者該感測放大器感測在單元第二(真)位元線導體及在相應第二補位元線導體所儲存的電壓值。
  8. 如申請專利範圍第2項所述的MTP位元單元，其中，該第一位及第二位元分別具有將要儲存於該單元中的預設第一值，其中，在單元中，通過提升該LVT電晶體的閾值電壓值高於該HVT的閾值電壓值可獨立程式設計各第一及第二位元以儲存相反的位元值。
  9. 一種記憶體系統，包括：多次可程式設計(MTP)位元單元陣列，該陣列的各多次可程式設計位元單元包括：第一FET電晶體與第二FET電晶體具有第一共同連接，且該第二FET電晶體與第三FET電晶 體具有第二共同連接，該第一與第二相連的FET電晶體可程式設計以儲存第一位元值，且該第二FET電晶體與該第三相連的FET電晶體可程式設計以儲存第二位元值，其中，該第一FET電晶體呈現低閾值電壓值(LVT)，該第二FET電晶體呈現高閾值電壓值(HVT)以及該第三FET電晶體呈現低於HVT的本征閾值LVT，其中，各MTP位元單元還包括：該第一FET電晶體的第一終端與通過第一行寫入開關裝置耦接的第一(真)位元線(BLT0)導體連接；該第三FET電晶體的第二終端與通過第四行寫入開關裝置耦接的第二(真)位元線(BLT1)導體連接；該第二共同連接由該第二FET電晶體的第二終端與該第三FET電晶體的第一終端形成，第三開關裝置用以將該第二共同連接選擇性連接至第一補位元線導體(BLC0)，以及另一開關用以通過第一源線(SL)導體將該第二共同連接選擇性連接至供應電壓源；該第一共同連接由該第一FET電晶體的第二終端與該第二FET電晶體的第一終端形成，且第二開關裝置用以將該第一共同連接選擇性連接至第二補位元線導體(BLC1)，以及另 一開關通過第二源線導體連接該第一共同連接與該供應電壓源；字元線導體(WL)，可程式設計以啟動MTP位元記憶體單元，各該MTP位元記憶體單元的各該第一、第二及第三FET電晶體包括相應的閘極終端以與該字元線導體(WL)元件連接；感測放大器，用以感測接收信號；多工器，用以自許多資料輸出信號中選出一個，該多工器回應控制信號以啟動該第一開關裝置及第三開關裝置，從而能夠通過該感測放大器感測表示該第一(真)位元線導體及第一補位元線導體上的第一儲存資訊位元的電壓值，或者回應控制信號以啟動該第二開關及第四開關裝置，從而能夠通過該感測放大器感測表示該第二(真)位元線導體及第二補位元線導體上的第二儲存資訊位元的電壓值。
  10. 如申請專利範圍第9項所述的系統，其中，該第一位元及第二位元分別具有將要儲存於該單元中的預設第一值，通過提升該LVT電晶體的閾值高於該HVT的閾值可獨立程式設計各第一及第二位元以儲存相反的位元值。
  11. 一種操作多次可程式設計(multi-time programmable；MTP)位元單元的方法，包括：選擇MTP位元單元來寫入初始位元值以儲存於所選擇的位元單元，該MTP位元單元包括： 第一FET電晶體與第二FET電晶體具有第一共同連接，且該第二FET電晶體與第三FET電晶體具有第二共同連接，該第一與第二相連的FET電晶體可程式設計以儲存第一位元值，且該第二FET與該第三相連的FET電晶體可程式設計以儲存第二位元值，其中，該第一FET電晶體呈現低閾值電壓值(LVT)，該第二FET電晶體呈現高閾值電壓值(HVT)以及該第三FET電晶體呈現低於HVT的低閾值LVT，其中，該第一FET電晶體的第一終端與通過第一行寫入開關裝置耦接的第一(真)位元線導體連接，該第三FET電晶體的第二終端與通過第四行寫入開關裝置耦接的第二(真)位元線導體連接；該第二共同連接由該第二FET電晶體的第二終端與該第三FET電晶體的第一終端之間的連接形成，第三開關裝置用以將該第二共同連接選擇性連接至第一補位元線導體；以及該第一共同連接由該第一FET電晶體的第二終端與該第二FET電晶體的第一終端之間的連接形成，且第二開關裝置用以將該第一共同連接選擇性連接至第二補位元線導體；以及另一開關裝置，用以通過第一源線(SL)導體將該第二共同連接選擇性連接至供應電壓源，該供應 電壓源用以在該第一FET電晶體及第二FET電晶體中寫入該第一儲存位元時偏壓該第二共同連接；以及通過以下方式寫入第一位元資訊以儲存於所選擇MTP單元的該第一FET電晶體及第二FET電晶體：啟動該另一開關以利用該SL供應電壓源偏壓該第二共同連接；以及啟動程式設計開關裝置以在該第一(真)位元線導體上切換程式設計位元電壓供應連接，同時該第一行寫入開關裝置停用；以及利用該程式設計位元電壓供應在該第一(真)位元線導體施加程式設計電壓於該第一FET電晶體及第二FET電晶體裝置，以在其處儲存位元值。
  12. 如申請專利範圍第11項所述的方法，其中，各該MTP位元記憶體單元的各該第一、第二及第三FET電晶體包括相應的閘極終端以與為啟動該單元而配置的字元線導體(WL)元件連接，該選擇包括：在該WL導體置入(assert)信號以存取該MTP單元。
  13. 如申請專利範圍第12項所述的方法，其中，該MTP位元單元還包括：另一開關，通過第二源線導體連接該第一共同連接與該供應電壓源，該供應電壓源用以在該第二FET電晶體及該第三FET電晶體中寫入第二位元值時偏壓該第一共同連接； 其中，所述寫入該第二位元值以儲存於所選擇MTP單元的該第二FET電晶體及第三FET電晶體包括：啟動該另一開關以利用該SL供應電壓源偏壓該第一共同連接；以及啟動程式設計開關裝置以在該第二(真)位元線導體上切換程式設計位元電壓供應連接，同時該第四行寫入開關裝置停用；以及利用該程式設計位元電壓供應在該第二(真)位元線導體施加程式設計電壓於該第二FET電晶體及第三FET電晶體裝置，以在其處儲存位元值。
  14. 如申請專利範圍第13項所述的方法，還包括：通過以下方式利用感測放大器自該MTP位元記憶體單元讀取第一位元資訊：啟動該第一行開關裝置以在該第一(真)位元線導體上切換該儲存程式設計位元連接，同時該程式設計開關裝置停用；以及同時啟動該第三開關，以將該第二共同連接選擇性連接至該第一補位元線導體，該感測放大器通過該第一(真)位元線導體及該第一補位元線導體讀取所儲存的第一程式設計位元。
  15. 如申請專利範圍第13項所述的方法，還包括：通過以下方式利用感測放大器自該MTP位元記憶體單元讀取第二位元資訊： 啟動該第四開關裝置以在該第二(真)位元線導體上切換該儲存程式設計位元連接，同時該程式設計開關裝置停用；以及同時啟動該第二開關裝置，以將該第一共同連接選擇性連接至該第二補位元線導體，該感測放大器通過該第二(真)位元線導體及該第二補位元線導體讀取所儲存的第二程式設計位元。
  16. 如申請專利範圍第13項所述的方法，其中，該第一位元及第二位元分別具有將要儲存於該單元中的預設第一值，針對特定位元，通過提升該LVT電晶體的其中一個的閾值高於該HVT的閾值，可獨立程式設計各第一及第二位元以儲存相反的位元值。
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