KR20070094573A - 저 전력 응용을 위한 고 밀도 메모리 어레이 - Google Patents

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Abstract

상 변화 메모리 셀은 워드 라인에 연결된 게이트, 및 제1 및 제 2 비트 라인들 사이에 각각 연결된 소스 및 드레인 영역을 갖는 MOS 선택 트랜지스터를 포함한다. 제1 상 변화 요소는 MOS 선택 트랜지스터의 소스 영역과 제1 비트 라인 사이에 연결된다. 어레이 내의 선택된 셀을 판독하는 방법은 MOS 선택 트랜지스터 상에 선택된 셀과 연계된 상 변화 요소 상태의 몸체 효과 영향(body effect impact)을 평가함으로써 제공된다.

Description

저 전력 응용을 위한 고 밀도 메모리 어레이{HIGH DENSITY MEMORY ARRAY FOR LOW POWER APPLICATION}
도 1은 NOR-타입 아키텍처에서 종래의 상 변화 메모리 셀을 도시한 종래기술을 도시한 도면이고;
도 2는 본 발명의 일 실시예에 따른 의사(pseudo) 가상 접지 어레이 아키텍처로 구현된 상 변화 메모리 에레이의 일부분을 도시한 도면이고;
도 3a는 판독 동작에서 본 발명의 또 다른 실시예에 따른 상 변화 메모리 어레이의 일부분을 도시한 도면이고;
도 3b는 본 발명의 또 다른 실시예에 따른 의사 가상 접지 아키텍처에서 상 변화 메모리 어레이의 일부분에 대한 일부 단면도이고;
도 4는 본 발명의 또 다른 실시예에 따른 판독 상황에서 의사 가상 접지 상 변화 메모리 어레이를 어드레싱하는 방법을 도시한 흐름도이고;
도 5는 본 발명의 또 다른 실시예에 따른 기록 내용에서 의사 가상 접지 상 변화 메모리 어레이를 어드레싱하는 방법을 도시한 흐름도이고;
도 6은 본 발명의 또 다른 실시예에 따른 의사 가상 접지 어레이 아키텍처에서 상 변화 메모리 셀들의 행 또는 페이지를 설정하는 방법을 도시한 흐름도이고;
도 7은 본 발명의 또 다른 실시예에 따른 SET 동작에서, 의사 가상 접지 어 레이 아키텍처에서 상 변화 메모리 셀들의 행 또는 페이지를 통해 흐르는 전류를 도시한 도면이고;
도 8은 본 발명의 또 다른 실시예에 따른 의사 가상 접지 어레이 아키텍처에서 상 변화 메모리의 행 또는 페이지를 따라 1 이상의 선택된 상 변화 메모리 요소들을 재설정하는 방법을 도시한 흐름도이고;
도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 의사 가상 접지 어레이 아키텍처로 구현된 셀들의 행 또는 페이지에서 선택된 상 변화 메모리 요소들에 대한, 제 1 및 다음의 예시 RESET 동작들에 대한 바이어싱 및 전류 흐름을 각각 도시한 도면이다.
본 발명은 일반적으로 메모리 셀 어레이 아키텍처 및 이러한 아키텍처에서 셀들을 어드레싱 하는 방법에 관한 것이고, 보다 상세하게는 상 변화 메모리 디바이스에 대한 의사(pseudo) 가상 접지 아키텍처에 관한 것이다.
종래의 메모리 디바이스들의 경우에는, 특히 종래의 반도체 메모리 디바이스들에서, 종종 기능적 메모리 디바이스들(예를 들어, PLAs, PALs 등)과 테이블 메모리 디바이스을 구분하는 것이 일반적이다. 예를 들어, 몇몇 테이블 메모리 디바이스들은 PROMs, EPROMs, EEPROMs, 플래쉬 메모리들 등과 같은 ROM(Read Only Memory) 디바이스들, 및 DRAMs 및 SRAMs와 같은 RAM(Random Access Memory 또는 read-write memory)을 포함한다.
SRAMs(Static Random Access Memory)의 경우에는, 개별적인 메모리 셀들이 교차-연결된 래치(cross-coupled latch)로서 구현된 수 개의, 예를 들어 6개의 트랜지스터들로 구성된다. DRAMs(Dynamic Random Access Memory)의 경우에는, 일반적으로 단지 하나의, 대응적으로 제어되는 용량성(capacitive) 요소(예를 들어, MOSFET의 게이트-소스 커패시턴스)가 사용되고, 전하는 상기 캐패시턴스에 저장될 수 있다. 그러나, DRAM에서의 전하는 단지 짧은 시간동안만 유지되며, 데이타 상태를 유지하기 위해서는 주기적인 리프래시가 행해져야 한다. DRAM과 대조적으로, SRAM은 리프래시가 필요 없으며, 메모리 셀에 저장된 데이타는 SRAM에 적당한 공급 전압이 공급되는 한 계속 저장된다. SRAMs 및 DRAMs 모두 휘발성 메모리들로 취급되고, 데이타 상태는 전원이 이들에 공급되는 동안에만 유지된다.
휘발성 메모리와 대조적으로, 예를 들어 EPROMs, EEPROMs, 및 플래쉬 메모리들과 같은 NVMs(non-volatile memory devices)는 상이한 특성을 나타내며, 저장된 데이타는 이들에 연계된 공급 전압이 스위칭 오프되는 때에도 유지된다. 이러한 타입의 메모리는, 예를 들어 휴대 전화 상의 전자적 롤로덱스(rolodex)에서와 같이 이동 통신 디바이스들의 다양한 종류들에 대해 여러 장점들을 갖고, 상기 디바이스들 내의 데이타는 휴대 전화가 꺼져 있는 때라도 유지된다.
최근에 개발된 비-휘발성 메모리의 한 종류는 저항성(resistive) 또는 저항성으로 스위칭된(resistively switched) 메모리 디바이스들이라 불린다. 이러한 저항성 메모리에서, 두 개의 적절한 전극들(즉, 애노드 및 캐소드) 사이에 위치하는 메모리 물질은 적절한 스위칭 처리들에 의해 더 높은 전도성 상태 또는 더 낮은 전도성 상태에 놓여지고, 예를 들어 더 높은 전도성 상태는 논리 "1"에 대응하고, 더 낮은 전도성 상태는 논리 "0"에 (또는 그 반대로) 대응한다. 적당한 저항성 메모리들은, 예를 들어 "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)"(W.W. Zhuamg 외, IEDM 2002)에 개시된 바와 같은 페로브스카이트(perovskite) 메모리, 바이너리 옥사이드(OxRAM) 내의 저항성 스위칭, 예를 들어 "Muti-layer crosspoint binary oxide resistive memory (OxRAM) for post-NAND storage application"(I.G. Baeket 외, IEDM 2005), 또는 상 변화 메모리 일 수 있다.
예를 들어, 상 변화 메모리의 경우에, 적절한 칼코겐화물 화합물(예를 들어, GeSbTe 또는 AgInSbTe 화합물)이 두 개의 대응되는 전극들 사이에 위치된 활성 물질로써 사용될 수 있다. 칼코겐화물 화합 물질은 적절한 스위칭 처리들에 의해 비결정질, 즉 비교적 약한 도전성 상태, 또는 결정질, 즉 비교적 강한 도전성 상태에 놓일 수 있음에 따라, 상기에 언급된 바와 같이 상이한 데이타 상태들로써 이용될 수 있는 가변 저항성 요소와 같이 행동하게 된다.
비결정질 상태에서 결정질 상태로 상 변화 물질 내에서의 변화를 달성하기 위하여, 적절한 가열 전류가 전극들에 인가될 수 있고, 상기 전류는 상 변화 물질을 상 변화 물질의 결정화 온도 이상으로 가열한다. 이러한 동작은 때때로 SET 동작이라 불린다. 유사하게, 결정질 상태에서 비결정질 상태로의 상 변화는 적절한 가열 전류 펄스의 인가에 의해 달성될 수 있고, 상 변화 물질은 상 변화 물질의 녹 는점 이상으로 가열되며, 신속한 냉각 처리 시에는 비결정질 상태가 얻어진다. 이러한 동작은 때때로 RESET 동작이라 불린다. SET 및 RESET 동작의 조합은 데이타가 상 변화 메모리 셀에 기록될 수 있도록 하는 하나의 수단이 된다.
통상적으로, 상 변화 메모리 디바이스들은 디바이스의 핵심 영역(core area)에서 상 변화 셀들의 1 이상의 어레이들에서 만들어지고, 상 변화 메모리 셀 각각은 선택 스위칭 디바이스에 연결된 상 변화 메모리 요소로 구성된다. 종래의 일 구성은 도 1에 도시되어 있고, 상 변화 요소(10)는 비트 라인(12)과 양극 선택 트랜지스터(bipolar select transistor: 14) 사이에 연결된다. 워드 라인(16)은 트랜지스터(14)의 베이스 단자에 연결된다. 서로 연계된 비트 라인(12)과 워드 라인(16)을 적절히 어드레싱함으로써, 데이타가 그 안에 기록되거나, 그로부터 판독될 수 있다. 상기 기술된 방식으로 구현된 상 변화 메모리 셀들의 어레이는 때때로 NOR 타입 메모리 어레이로 불린다.
때로는 주어진 영역 내에 저장될 수 있는 데이타의 양을 늘리기 위하여, 메모리의 밀도를 증가시키는 것이 바람직할 수 있다. 일 예로, 단일 메모리 셀 내에 멀티 비트 데이타를 저장함으로써 메모리 밀도를 높이기 위한 시도가 행해졌다. 그러나, 상 변화 메모리 셀들에서의 이러한 해결책은 셀로부터 데이타를 판독하고 상기 셀에 데이타 기록하는 경우에 전력 소비의 증가라는 단점을 갖는다. 결과적으로, 메모리 밀도를 증가시키기 위한 또 다른 해결책은 개별 메모리 셀의 물리적 크기를 줄이는 것이다.
개별 상 변화 메모리 셀의 크기를 줄이기 위한 시도로서, 구조형-교차점 어 레이로 채택하였고, 비트 라인 및 워드 라인은 다이오드와 유사한 추가적인 2-포트 요소를 사용하여 상 변화 셀을 선택하기 위해 사용된다. 그러나, 이러한 해결책은 신호 무결성(signal integrity)과 같은 많은 단점을 가지며, 구조형-다이오드를 표준 공정 흐름에 통합시키는데 있어서 여러 가지 어려움들이 발생한다. 그러므로, 당해 분야에서는 상 변화 메모리 디바이스들에 대한 개선된 메모리 셀 아키텍쳐에 대한 요구가 있다.
본 발명의 1 이상의 형태의 기본적인 이해를 제공하기 위하여, 간략한 요약을 다음에 기재한다. 이러한 요약은 발명의 광범위한 개요가 아니며, 발명의 결정적인 요소들이나 핵심을 구별하기 위한 위도도 아니고, 발명의 범위를 한정하기 위한 것도 아니다. 오히려, 요약의 주요한 목적은 이후에 기술되는 보다 상세한 설명의 서두로서 간략화된 형태로 몇몇 발명의 개념을 나타내기 위한 것이다.
본 발명은 상 변화 메모리 셀 어레이 아키텍쳐 및 이러한 아키텍쳐를 어드레싱하는 방법에 관한 것이다. 본 발명의 일 실시예에서, 상 변화 메모리 셀은 의사(pseudo) 가상 접지 아키텍쳐 내에 구성되고, 트랜지스터 스트링(string)을 형성하기 위하여 서로 직결로 연결된 복수의 MOS 선택 트랜지스터들을 포함한다. 스트링 내의 MOS 선택 트랜지스터들 각각은 개개의 고유한 워드 라인에 연결된 게이트 단자를 갖는다. MOS 트랜지스터들은 FinFETs, 트리(tri)-게이트 또는 멀티-게이트 트랜지스터들과 같은 평면 트랜지스터들 또는 3D 구조체일 수 있다. 상기 어레이는 트랜지스터 스트링 내의 각각의 MOS 선택 트랜지스터의 소스 영역과 고유한 비트 라인 사이에 연결된 복수의 상 변화 요소들을 더 포함한다. 각각의 상 변화 요소와 연계된 데이타는 본 발명의 아키텍처에서 MOS 선택 트랜지스터의 임계 전압 상의 상 변화 요소의 저항 상태의 영향(impact)을 감지함으로써 감지된다.
다음의 설명과 첨부된 도면들은 본 발명의 구현례와 예시적인 실시 형태를 상세히 설명한다. 이들은 본 발명의 원리들이 채용될 수 있는 다양한 방법들 중 단지 몇 개만을 나타낸다.
본 발명의 1 이상의 실시예는 도시된 도면들을 참고로 기술될 것이고, 참조번호는 도면 전반에 걸쳐 동일한 요소들을 지칭하는데 사용된다. 본 발명은 의사 가상 접지 메모리 아키텍처 및 이를 어드레싱하는 방법에 관한 것이다. 도 2를 참조하면, 본 발명에 따른 상 변화 메모리 아키텍쳐의 하나의 페이지 또는 행(100)이 도시된 개략도가 제공된다. 메모리 셀들의 행(100)은 직렬로 연결된 복수의 MOS 선택 트랜지스터들(104)의 트랜지스터 스트링(102)을 포함한다. 도시된 실시예에서, MOS 선택 트랜지스터들(104)은 반도체 몸체 내에 소스/드레인 확산을 공유하면서 서로에 대해 직렬로 연결된다. 도시된 일 실시예에서, 트랜지스터 스트링(102)의 각 단부는 접지 선택 트랜지스터(106)을 통해 회로 접지와 같은 낮은 전위로 선택적으로 연결된다.
계속해서 도 2를 참고하면, 각각의 MOS 선택 트랜지스터들(104)은 트랜지스터들에 연계된 고유한 비트 라인(108)을 갖고, 연계된 상 변화 요소(110)를 통해 서로 연결된다. 도 2에서, 이러한 요소들이 메모리 셀의 상태를 나타내는 컨덕턴스 를 변화시키도록 구현되기 때문에, 상 변화 요소들은 예시의 용이성을 위해 가변 레지스터들로 도시된다. 상기 언급된 바와 같이, 상 변화 요소를 통과하는 전류에 기초하여, 상기 요소는 다결정질 및 비결정질 상태들 사이에서 변화될 수 있다.
주어진 행을 따라 메모리 디바이스들의 모든 게이트 단자들이 공통 워드 라인에 연결되는 종래의 가상 접지 메모리 아키텍처들과 대조적으로, 본 발명의 의사 가상 접지 아키텍처는 고유한 워드 라인에 연결된 각각의 MOS 선택 트랜지스터들(104)의 게이트 단자를 갖는다. 따라서, 일 예시에서 MOS 선택 트랜지스터(#1)의 게이트는 WL1에 연결되고, MOS 선택 트랜지스터(#2)의 게이트는 WL2에 연결되고, 이하 이와 같이 대응된다. 아래에서 서술된 바와 같이, 의사 가상 접지 아키텍처는 연계된 MOS 선택 트랜지스터의 몸체 효과를 이용함으로써 상 변화 메모리 셀의 판독을 용이하게 한다.
종래의 MOS 타입 트랜지스터 디바이스에 대해 알려진 바와 같이, 트랜지스터의 몸체 부분(때로는 기판)은 종종 트랜지스터의 소스 단자와 연결되어, 일정한 역 바이어스를 갖는 유도된 채널과 기판 사이에 pn 접합을 야기한다. 이러한 상황에서, 상기 몸체는 디바이스 동작에 영향을 주지 않고, 무시될 수 있다. 그러나, 본 발명에 따르면, 트랜지스터 스트링의 MOS 선택 트랜지스터 각각의 몸체는 소스 단자와 연결되지 않고, 대신에 기판-채널 접합의 역 바이어스 조건을 유지하기 위하여 최대 음의 공급 전압 또는 회로의 기타 적절한 전위와 연결된다. 소스와 몸체 사이의 역 바이어스 전압(VSB)을 야기하는 것은 트랜지스터 디바이스 동작에 영향을 주지 않으며, 이러한 "몸체 효과"는 본 발명에 의해 이용된다. 보다 상세하게는, 역 바이어스 전압(VSB)은 각각의 MOS 선택 트랜지스터 내의 채널 깊이에 영향을 주기 때문에, 역 바이어스 전압(VSB)이 증가하면 전하 캐리어들이 공핍되는 반면, 역 바이어스 전압(VSB)이 감소하면 이러한 캐리어들이 증가한다. 결과적으로, 몸체 단자는 트랜지스터에 대해 제2 게이트처럼 작용한다고 여겨질 수 있으며, 따라서 트랜지스터 디바이스의 임계 전압(Vt)에 영향을 준다. 역 바이어스 전압(VSB)과 임계 전압(Vt)의 관계는 다음과 같이 특정될 수 있고:
Vt ~ K + y(VSB)1/2 (식 1)
여기서, K는 상수이고, y는 기판 도핑 및 여타의 디바이스 파라미터들에 의존하는 디바이스 파라미터이다. 그러나, 상기 식 1에서 알 수 있는 바와 같이, 몸체 효과는 MOS 선택 트랜지스터의 임계 전압 특성들을 변경시킬 수 있다.
본 발명은 상기 기재된 바와 같은 몸체 효과를 이용하여, 연계된 MOS 선택 트랜지스터의 효과적인 역 바이어스 전압(VSB)을 변경하기 위하여 각각의 상 변화 요소의 저항을 채택한다. 그러므로, 일 상태에서 상 변화 요소가 저항성이 더 낮으면, 더 낮은 역 바이어스 전압(VSB)과 더 낮은 임계 전압(Vt)(예를 들어, Vt1)을 유도하는 반면, 또 다른 상태에서 저항성이 더 높으면, 더 높은 역 바이어스 전압(VSB)과 더 높은 임계 전압(Vt)(예를 들어, Vt2)를 유도한다. 식 1에서 알 수 있는 바와 같이, 상 변화 요소의 상태를 변경함으로써, MOS 선택 트랜지스터의 임계 전압(Vt)이 변경된다. 결과적으로, Vt1 보다 높고 Vt2 보다 낮은 MOS 선택 트랜지스터의 게이트 상의 판독 전압을 채용함으로써, 상 변화 메모리 셀의 데이타 상태는 트랜지스터의 전류를 평가함으로써 규명될 수 있다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 상 변화 메모리 셀이 도면 부호 120으로 도시되어 있다. 하나의 행 또는 페이지 내의 j번째 MOS 선택 트랜지스터(122)는 고유한 워드 라인(WLj)에 연결되는 게이트 단자(124), 이웃하는 상 변화 요소(128)를 통해 이웃하는 비트 라인(BLj+1)에 연결되는 드레인 단자(126), 및 각각의 상 변화 요소(132)를 통해 셀들의 연계된 비트 라인(BLj)에 연결되는 소스 단자(130)을 갖는다. 도 3b에 도시된 예와 같이, MOS 선택 트랜지스터는 반도체 몸체(134) 상에 그리고 반도체 몸체(134) 내에 형성되고, 콘택들(138)을 통해 상부 유전층(136) 내의 상 변화 요소들(128, 132)과 연결된다.
도 2의 의사 가상 접지 아키텍쳐(100) 내의 도 3a 및 도 3b의 상 변화 메모리 셀(120)의 상태를 판독하는 방법은 도 4의 흐름도에 도면 부호 150으로 도시되어 있다. 본 발명의 방법(150)과 여타의 방법이 아래에 동작 또는 사건의 순서로 도시되고 기술되어 있으나, 본 발명이 도시된 이러한 동작 또는 사건의 순서로 제한되지 않는다는 것을 이해하여야 할 것이다. 예를 들어, 본 발명에 따르면 어떤 동작들은 상이한 순서들로 일어날 수 있으며, 및/또는 여기에 도시된 및/또는 설명된 바와 다른 동작 또는 사건들과 동시에 일어날 수 있다. 또한, 본 발명에 따른 방법론을 구현하기 위해서 예시된 모든 동작들이 요구되지 않을 수도 있다.
초기에, 152 단계에서 상 변화 메모리 셀은 이로부터 데이타를 판독하도록 선택된다. 일 예시적인 실시예에서, 디코더 회로(도시되지 않음)는 선택된 셀에 대해 적절한 워드 라인 및 비트 라인들을 적당히 바이어싱하도록 이용될 수 있다. 예를 들어, 도 4의 154 단계에 도시된 바와 같이, 메모리 셀 "m"이 (도 2에 도시된 행과 같은)주어진 행 내에서 선택된다면, m 번째 워드 라인(WLm)은 판독 전압 레벨 (VR)(예를 들어, Vt1 보다 더 크고, Vt2 보다 더 작은 값)로 연결되어, m 번째 MOS 선택 트랜지스터의 소스 단자와 연계된 비트 라인(BLm)은 낮은 전위(L)로 연결되고, m 번째 MOS 선택 트랜지스터의 드레인 단자와 연계된 비트 라인(BLm+1)은 높은 전위(H)로 연결된다. 이러한 바이어스 구성에서, 도 3a에 도시된 바와 같이 전류(IR)는 셀 임계 전압의 함수로서 선택된 MOS 트랜지스터를 통해 흐를 것이다.
도 4의 156 단계에서, m 번째 셀과 연계된 상 변화 요소 상태의 본체 효과 영향은, 예를 들어 158 단계에서 MOS 트랜지스터를 통해 전류를 측정함으로써 평가될 수 있다. 일 예에서, 전류(IR)는 감지 증폭기 회로로 검출되지만, 본체 효과 영향을 평가하는 여하한의 방식이 본 발명에 의해 이용되고 의도될 수 있다. 예를 들어, 측정된 전류(IR)에 기초하면, 도 4의 160 단계에서의 평가에 기초한 선택된 셀의 데이타 상태라는 결론이 만들어진다. 일 실시예에서, 162 단계에서 측정된 전류(IR)와 임계 전류(ITH)를 비교하는 결론이 만들어지고, 임계 전류의 레벨은 실제 MOS 트랜지스터의 전도와 트랜지스터 누설 사이에 차이를 구별하도록 선택된다.
162 단계에서 측정된 전류(IR)가 임계 전류(ITH) 보다 더 크면, 이후 상 변화 요소의 몸체 효과가 작고, 임계 전압(Vt)은 Vt1과 같을 것이다. 결과적으로, 게이트에 인가된 판독 전압(VR)은 Vt1 보다 크고, MOS 선택 트랜지스터는 상당량의 전류를 전도한다. 결과적으로, 상 변화 요소는 다결정질 상태이고, 예를 들어 164 단계에서 데이타 판독은 "1"이다. 이와 반대로, 162 단계에서 측정된 전류(IR)가 임계 전류(ITH) 보다 작으면, 상 변화 요소의 몸체 효과는 상당하고, 임계 전압(Vt)은 Vt2와 같을 것이다. 결과적으로, MOS 선택 트랜지스터 게이트에 인가된 판독 전압(VR)은 Vt2 보다 작고, 트랜지스터는 상당히 전도하지 않는다(예를 들어, 여하한의 측정가능한 전류가 누설에 기여한다). 그러므로, 상 변화 요소는 비결정질 상태에 있고, 예를 들어 166 단계에서 데이타 판독은 "0"이다.
대략적으로 도 2와 도 3a를 참고하면, 일 예에서 MOS 선택 트랜지스터들(104)은 대칭 디바이스들이고, 이는 서로 연계된 소스 및 드레인 영역들/단자들이 상호호환성(interchangeable)이 있다는 의미임을 주목해야 한다. 또 다른 실시예에서, 선택 트랜지스터들(104)은 비대칭 디바이스들이고, 상기 디바이스들은 판독 동안 왼쪽 및 오른쪽 상 변화 요소 사이의 구별을 용이하도록 사용될 수 있다. 따라서, 본 발명의 또 다른 실시예에서, 주어진 MOS 선택 트랜지스터의 오른쪽으로 비트 라인과 연계된 상 변화 요소는 비트 라인들을 반대 방식으로 바이어싱하도록 MOS 선택 트랜지스터와 고유하게 연계된 비트 라인일 수 있다. 예를 들어, 도 3a에서 상 변화 요소(132)와 함께 BLj+1=H 과 BLj=L이 판독 요소인 대신에, 비트 라인들이 반대 방식으로 바이어싱될 수 있고, 상 변화 요소(128)과 함께 BLj+1=L과 BLj=H이 판독 요소이다. 또한, 도 2에 도시된 바와 같이 마지막 MOS 선택 트랜지스터(WLn에 연결된 게이트 단자를 갖는 트랜지스터)는 이들과 연계된 두 개의 상 변화 요소들을 갖는다. 결과적으로, 본 발명의 일 실시예는 양쪽 데이타 비트들을 판독하기 위하여, 비트 라인들(BLn 및 BLn+1)의 바이어싱을 적절히 변동시키는 디코더 회로를 제안한다.
본 발명의 또 다른 실시예에 따르면, 도 2의 의사 가상 접지 상 변화 메모리를 어드레싱 하는 방법은 도 5에서 200 단계로 제공된다. 상기 방법(200)은 메모리 셀들의 페이지 또는 행, 예를 들어 도 2에 도시된 메모리의 페이지에 데이타를 기록하는 단계를 포함한다. 202 단계에서, SET 동작이 선택된 행 또는 페이지의 모든 상 변화 요소들에서 수행된다. 이러한 SET 동작이 수행될 수 있는 하나의 방식이 도 6 및 도 7에 각각 도시되어 있다.
도 6을 참고하면, 일 실시에에서 SET 동작은, 예를 들어 로직 '하이'인 행과 연계된 각각의 MOS 선택 트랜지스터 게이트 단자가 하이가 되게 하여, 행을 따라 모든 워드 라인들을 활성화하는 단계를 포함한다. 이후 행을 따르는 비트 라인 중 하나는 206 단계에서 높은 전위(H)로 연결하고, 208에서 행을 따르는 나머지 비트 라인들은 낮은 전위(L)로 연결하는 한편, 접지 선택 트랜지스터들은 꺼진다(turn off). 이러한 회로 상태는 도 7에 도시된다. 도 7에 도시된 바와 같이, 각각의 워드 라인이 높은 전위(H)가 되면, (높은 전위가 된 하나의 비트 라인) BL3에서 시작하는 전류 경로(210)가 존재하고, 상기 경로는 이들과 연계된 상 변화 요소를 통과한다. 또한, 전류 경로(210)는 MOS 선택 트랜지스터 스트링을 따라 양 방향(212 및 214)으로 그리고 다른 개개의 비트 라인들로 연장되고, 이는 다른 개개의 비트 라인들(예를 들어, BL1, BL2, BLn 및 BLn+1)이 낮은 전위(L)가 되기 때문이다. 결과적으로, 이러한 비트 라인들과 각각 연계된 상 변화 요소들은 SET 전류(210)가 이를 통과하도록 한다. SET 전류는 상 변화 물질이 결정화되게 함으로써 모든 행을 따른 각각의 상 변화 요소들에 낮은 저항성, 다결정질 상태를 형성하게 된다.
다시 도 5를 참조하면, 단계 220에서 상 변화 메모리를 어드레싱 하는 방법(200)이 지속되고, 행에서 선택된 셀들은 RESET된다(즉, 셀들에 상이한 데이타 비트를 기록한다). 이와 같은 RESET 과정의 일 예시적인 실시예가 도 8에 도시된다. 초기에, 221 단계에서 MOS 트랜지스터 스트링의 단부의 접지 선택 트랜지스터들이 활성화되거나 켜짐에 따라, 트랜지스터 스트링의 각 단부를 접지 전위에 연결한다. 개략적인 관점으로부터 이러한 바이어스 상태가 도 9에 도시되고, 접지 선택 트랜지스터들은 활성화된 스위치들처럼 행동한다. 아래에 충분히 설명되는 바와 같이, 일 예로 220 과정은 222 단계에서 선택된 행의 중간 부분(예를 들어, BLn+1/2)에서 시작되고, 행 중간에서 상 변화 요소와 연계된 비트 라인은 224 단계에서 이러한 비트 라인을 재설정 제어 회로(도시되지 않음)와 연결함으로써 선택된다. 비-선 택된 상 변화 요소들과 연계된 비트 라인들은 226 단계에서 개방되거나 플로팅(F)된다. 이후 RESET 펄스가 228 단계에서 선택된 비트 라인을 따라 선택된 상 변화 요소를 통해 전달된다. RESET 펄스는 상 변화 물질의 용융을 유도할 만큼 충분한 양이다. 펄스의 하강 에지는 용융된 물질을 빠르게 냉각 또는 퀀칭하기에 충분히 짧고, 따라서 RESET 상태를 활성화하며, 상 변화 물질은 비교적 높은 저항성, 비결정질 상태이다.
도 9에서 알 수 있는 바와 같이, 모든 비-선택된 비트 라인들(BL3을 제외한 모든 비트 라인들)이 플로팅(F) 되고, 접지 선택 트랜지스터들이 활성화되면(높은 전위(H)와 연결된 게이트), 다른 비-선택된 상 변화 요소들에 영향을 주지 않고, 선택된 비트 라인, 선택된 상 변화 요소, 활성화된 MOS 선택 트랜지스터들(예를 들어, 양 방향(212 및 214))을 통해 접지로 재설정 전류(229)가 흐른다. 상기 방식으로, 각각의 상 변화 요소는 개별적으로 재설정될 수 있다. 상기 예에서, 양 접지 선택 트랜지스터들이 활성화되고, RESET 펄스로부터의 전류는 트랜지스터 스트링을 따라 양 방향(212 및 214)를 따라 분배되지만, 또 다른 실시예에서는 접지 트랜지스터들 중 오직 하나만이 활성화될 수 있고, 이 경우에 모든 RESET 펄스 전류가 이들을 통해 전도됨에 따라, 즉 상기 스트링을 따라 오직 하나의 방향으로만 전도된다.
다시 도 8을 참고하면, 230 단계에서 이전의 선택된 상 변화 요소와 연계된 워드 라인은 높은 전위로부터 디커플링되고, 낮은 전위가 되거나 플로팅된다. 232 단계에서 재설정 제어 회로의 중간에 가장 가까운 다음에 선택되는 상 변화 요소와 연계된 비트 라인이 선택된다. 이러한 상황에서, 가장 가까운 에지(접지 선택 트랜지스터)와 상기 셀 사이의 워드 라인만이 높은 전위로 연결될 필요가 있다. 결과적으로, 대안적인 실시예에서, (행의 중간의) 반대면 상의 이전에 선택된 셀에 대해 가장 가까운 다음의 선택된(즉, RESET에 대해 선택된) 셀이 이와 유사하게 선택될 수 있고, 이 경우 선택된 셀과 행의 각각의 에지 사이의 워드 라인들이 활성화되고, 연계된 선택된 비트 라인은 높은 전위가 된다. 다른 비트 라인들은 플로팅된다. 234 단계에서, RESET 펄스 전류(233)는 선택된 비트 라인(들)을 통해 그리고 각각의 상 변화 요소(들)을 통해 보내진다. 상 변화 요소들(PC2 및 PCn)을 재설절하는 것과 연계된 RESET 전류(233)가 도 10에 도시된다.
다시 도 8을 참조하면, 단계 236에서 선택된 셀들 모두가 재설정되는지 여부를 결정하기 위한 질문이 수행된다. 질문에 대한 대답이 부정(단계 236에서 '아니오')이면, 이후 RESET 방법(220)이 230 단계로 되돌아가고, 다음에 선택되는 셀에 대한 적절한 바이어싱이 RESET 방법에 대해 수행된다. 대안적으로, 질문에 대한 대답이 긍정(단계 236에서 '예')이면, RESET 과정이 238단계에서 종료된다.
본 발명의 또 다른 실시예에 따르면, 내용-의존적(content-dependent) 기록 동작이 수행된다. 예를 들어, 메모리의 주어진 행 또는 페이지와 연계된 RESET될 셀들의 개수가 SET될 셀들의 개수보다 많은 상황에서, 셀들로부터 판독되는 때에 데이타의 전환을 지시하도록 이러한 열 또는 페이지와 연계되어 비트가 토글된다(toggle). 예를 들어, 메모리의 페이지와 연계된 상 변화 요소들의 개수가 100개 이고, RESET 상태가 될 셀들의 개수가 50개(예를 들어, 75개) 보다 크면, 본 발명의 일 실시예에 따른 내용-의존적 기록 동작이 수행된다. 이러한 셀들의 RESET이 한 번에 하나의 셀에서 수행되기 때문에, RESET되지 않은 이러한 페이지의 25개 상 변화 요소들의 RESET 동작을 대신 수행하기에 보다 효과적일 것이고, 이후 이러한 행 내의 데이타는 이들과 연계된 "전환 비트"를 토글함으로써 전환된다는 것을 주목한다. 그 후에, 페이지가 판독될 경우, 전환 비트의 상태가 주목되고, 판독 동작들은 상기 언급된 과정에 따라 수행되며, 데이타가 복구된 후에 결과적인 데이타 워드는 이후 실제 데이타를 획득하기 위하여 전환된다.
본 발명을 하나 이상의 실시예에 관하여 도시되고, 설명하였음에도 불구하고, 첨부된 청구항들의 범위와 의미로부터 벗어나지 않고, 도시된 예들에 대한 변경 및/또는 개조가 행해질 수 있다. 특히, 상기 설명된 구성요소들 또는 구조들(어셈블리, 디바이스, 회로, 시스템 등)에 의해 수행되는 다양한 기능들에 관련하여,여기에 설명된 본 발명의 예시적인 실시예들에서 기능을 수행하는 개시된 구조와 구조적으로 동일하지 않더라도, 이러한 구성요소들을 기술하기 위해 사용된 ("수단"의 부호를 포함한) 용어는 (예를 들어, 기능적으로 동등한) 설명된 구성요소의 특정된 기능을 수행하는 여하한의 구성요소 또는 구조에 대응하거나, 그렇지 않으면 이를 나타내도록 의도된다. 게다가, 본 발명의 특정 특징이 여러 실시예 중 하나에 대하여 기술되어 있을 수 있지만, 이러한 특징은 주어진 또는 특정 적용에 유익하거나, 바람직할 수 있는 여타 실시예들의 1 이상의 여타 특징들과 조합될 수 있다. 더군다나, 광범위하게 "포함하는", "포함하고", "갖는", "가지고", "~와 함 께" 또는 이에 대한 다양한 용어들이 청구항 또는 발명의 상세한 설명 모두에 사용되고, 이러한 용어가 "포함하는"과 유사한 방식으로 포괄적인 용어로 의도된다.
본 발명 따르면, 메모리 셀 어레이 아키텍처 및 이러한 아키텍처에서 셀들을 어드레싱 하는 방법 및 상 변화 메모리 디바이스에 대한 의사(pseudo) 가상 접지 아키텍처가 제공된다.

Claims (24)

  1. 상 변화 메모리 셀에 있어서,
    워드 라인에 연결되는 게이트, 제1 및 제2 비트 라인들 사이에 각각 연결된 소스 및 드레인 영역을 갖는 MOS 선택 트랜지스터; 및
    상기 MOS 선택 트랜지스터의 상기 제1 비트 라인과 상기 소스 영역 사이에 연결된 제1 상 변화 요소를 포함하는 상 변화 메모리 셀.
  2. 제1항에 있어서,
    상기 드레인 영역과 제2 비트라인 사이에 연결된 제2 상 변화 요소를 더 포함하는 것을 특징으로 하는 상 변화 메모리 셀.
  3. 제1항에 있어서,
    상기 MOS 선택 트랜지스터의 임계 전압 조건을 결정함으로써 상기 제1 상 변화 요소의 상태를 확인하도록 구성된 감지 회로를 더 포함하는 것을 특징으로 하는 상 변화 메모리 셀.
  4. 제1항에 있어서,
    상기 MOS 선택 트랜지스터는 사전설정된 전위로 연결된 몸체 영역을 더 포함하고, 상기 제1 상 변화 요소의 저항은 상기 MOS 선택 트랜지스터의 임계 전압 값 에 영향을 주는 것을 특징으로 하는 상 변화 메모리 셀.
  5. 상 변화 메모리 어레이에 있어서:
    트랜지스터 스트링(string)을 형성하도록 서로 직렬로 연결된 복수의 MOS 선택 트랜지스터들을 포함하고, 상기 트랜지스터 스트링의 각각의 트랜지스터는 고유한 워드 라인에 연결된 게이트를 포함하며;
    복수의 상 변화 요소들을 포함하고, 각각의 상 변화 요소는 상기 트랜지스터 스트링 내의 각각의 MOS 선택 트랜지스터의 소스 영역과 고유한 비트 라인 사이에 연결되는 상 변화 메모리 어레이.
  6. 제5항에 있어서,
    상기 각각의 트랜지스터 스트링 단부과 접지 전위 사이에 직렬로 연결된 접지 트랜지스터를 더 포함하고, 각각의 접지 트랜지스터는 상기 접지 전위에서 각각의 상기 트랜지스터 스트링 단부를 선택적으로 연결하도록 구현되는 것을 특징으로 하는 상 변화 메모리 어레이.
  7. 제6항에 있어서,
    재설정 동작 동안에 상기 접지 트랜지스터들을 선택적으로 활성화함에 따라, 상기 회로 접지 전위에 상기 각각의 트랜지스터 스트링 단부를 연결하고, 이와 동시에 재설정 동작 동안에 재설정될 셀과 연계된 비트 라인 높은 전위 로직이 되게 하고, 상기 트랜지스터 스트링을 따른 다른 비트 라인들 모두를 플로팅(float)하도록 구성된 제어 회로를 더 포함하는 것을 특징으로 하는 상 변화 메모리 어레이.
  8. 제5항에 있어서,
    설정 동작 동안에, 상기 트랜지스터 스트링을 따른 모든 워드 라인들을 활성화하는 한편, 이와 동시에 상기 트랜지스터 스트링을 따른 하나의 비트 라인을 높은 전위 로직으로 연결하고, 상기 트랜지스터 스트링을 따른 다른 비트 라인들을 낮은 전위 로직으로 연결하도록 구현되는 제어 회로를 더 포함하는 것을 특징으로 하는 상 변화 메모리 어레이.
  9. 트랜지스터 스트링을 형성하도록 서로 직렬로 연결된 복수의 MOS 선택 트랜지스터들을 포함하는, 의사(pseudo) 가상 접지 아키텍처로 구현된 상 변화 메모리 어레이를 어드레싱 하는 방법에 있어서, 상기 트랜지스터 스트링 내의 각각의 트랜지스터는 고유한 워드 라인에 연결된 게이트 및 복수의 상 변화 요소들을 포함하고, 상기 각각의 상 변화 요소는 상기 트랜지스터 스트링 내의 각각의 MOS 선택 트랜지스터의 소스 영역과 고유한 비트 라인 사이에 연결되고, 상기 방법은 연계된 MOS 선택 트랜지스터 상의 선택된 셀과 연계된 상 변화 요소 상태의 몸체 효과 영향을 평가하여 상기 어레이 내의 선택된 셀을 판독하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  10. 제9항에 있어서,
    상기 선택된 셀을 판독하는 단계는:
    상기 선택된 셀과 연계된 상기 MOS 선택 트랜지스터의 소스 영역과 연계된 비트 라인에 낮은 전위 로직을 인가하는 단계;
    상기 선택된 셀과 연계된 상기 MOS 선택 트랜지스터의 드레인 영역과 연계된 비트 라인에 높은 전위 로직을 인가하는 단계;
    상기 선택된 셀과 연계된 상기 MOS 선택 트랜지스터의 게이트 영역에 판독 전압을 인가하는 단계; 및
    상기 선택된 셀과 연계된 상기 MOS 선택 트랜지스터를 통해 전도 레벨을 결정함으로써 상기 선택된 셀의 상태를 결정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  11. 트랜지스터 스트링을 형성하도록 전제적으로 직렬로 연결된 복수의 MOS 선택 트랜지스터들을 포함하는, 의사 가상 접지 아키텍처로 구현된 상 변화 메모리 어레이를 어드레싱 하는 방법에 있어서, 상기 트랜지스터 스트링 내의 각각의 트랜지스터는 고유한 워드 라인에 연결된 게이트 및 복수의 상 변화 요소들을 포함하고, 각각의 상 변화 요소는 상기 트랜지스터 스트링 내의 각각의 MOS 선택 트랜지스터의 소스 영역과 고유한 비트 라인 사이에 연결되고, 상기 방법은 상기 어레이 내의 선택된 셀에 기록 동작을 수행하는 단계를 포함하고, 상기 단계는:
    상기 트랜지스터 스트링을 따라 모든 상 변화 요소들에 설정(SET) 동작을 수 행하는 단계; 및
    상기 트랜지스터 스트링을 따라 상기 선택된 셀에 재설정(RESET) 동작을 선택적으로 수행하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  12. 제11항에 있어서,
    상기 트랜지스터 스트링을 따라 모든 상 변화 요소들에 설정 동작을 수행하는 상기 단계는:
    상기 트랜지스터 스트링 내에 상기 MOS 선택 트랜지스터의 각각을 활성화하는 단계;
    상기 트랜지스터 스트링과 연계된 하나의 비트 라인을 높은 전위로 연결하는 단계; 및
    상기 트랜지스터 스트링과 연계된 다른 모든 비트 라인을 낮은 전위로 연결하는 단계를 포함하고, 비트 라인-대-비트 라인 전류는 상기 트랜지스터 스트링과 연계된 각각의 상 변화 요소가 제1 상태를 달성하도록 유도하는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  13. 제11항에 있어서,
    상기 트랜지스터 스트링을 따라 모든 상 변화 요소들에 설정 동작을 수행하는 상기 단계는 한번에 하나의 워드에서 수행되고, 워드는 비트 라인 쌍과 연계된 셀들을 포함하며:
    (a) 설정될 선택된 워드와 연계된 MOS 선택 트랜지스터를 활성화하는 단계;
    (b) 상기 트랜지스터 스트링의 다른 MOS 선택 트랜지스터들을 비-활성화하는 단계; 및
    (c) 상기 워드와 연계된 제1 비트 라인을 높은 전위로 연결하고, 상기 워드와 연계된 제2 비트 라인을 낮은 전위로 연결하는 단계를 포함하고, 상기 비트 라인-대-비트 라인 전류는 선택된 워드와 연계된 각각의 상 변화 요소가 제1 상태를 달성하도록 유도하는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  14. 제13항에 있어서,
    상기 워드와 연계된 모든 상 변화 요소가 상기 제1 상태로 될 때까지 상기 트랜지스터 스트링을 따른 각각의 워드에 대해 상기 (a), (b) 및 (c) 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  15. 제11항에 있어서,
    상기 선택된 셀에 재설정 동작을 수행하는 상기 단계는:
    상기 트랜지스터 스트링의 하나의 단부를 낮은 전위로 연결하는 단계;
    상기 선택된 셀과 연계된 비트 라인을 높은 전위로 연결하는 단계;
    상기 낮은 전위로 연결된 상기 트랜지스터 스트링의 단부와 상기 선택된 셀 사이의 상기 트랜지스터 스트링 내의 상기 MOS 선택 트랜지스터 각각을 활성화하는 단계; 및
    상기 활성화된 MOS 선택 트랜지스터들과 연계된 다른 모든 비트 라인들을 플로팅(floating)하는 단계를 포함하고, 상기 트랜지스터 스트링의 단부에서의 낮은 전위와 높은 전위 비트 라인 사이의 전류 흐름은 상기 선택된 셀의 상 변화 요소 상태를 제2 상태로 변경하기 위해 동작가능한 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  16. 제11항에 있어서,
    상기 선택된 셀에 재설정 동작을 수행하는 상기 단계는 상기 트랜지스터 스트링을 따른 복수의 셀들에 재설정 동작을 수행하는 단계를 더 포함하고:
    (a) 재설정을 위해 상기 트랜지스터 스트링의 중심에서 복수의 선택된 셀들 중 하나의 선택된 셀을 확인하는 단계;
    (b) 상기 트랜지스터 스트링의 단부 각각을 낮은 전위로 연결하는 단계;
    (c) 상기 트랜지스터 스트링을 따라 상기 각각의 MOS 선택 트랜지스터들을 활성화하는 단계;
    (d) 상기 확인된 셀과 연계된 비트 라인에 재설정 조건을 인가하는 단계; 및
    (e) 다른 비트 라인들을 플로팅하는 단계를 포함하고, 상기 재설정 조건은 상기 확인된 셀의 상 변화 요소를 통해 재설정 전류가 흐르도록 유도하여, 제1 상 태로부터 제2 상태로 선택된 상기 셀들의 상태를 변경하도록 하는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  17. 제16항에 있어서,
    (f) 상기 트랜지스터 스트링의 중심에 가장 가까운 또 다른 선택된 셀을 확인하는 단계; 및
    (g) 상기 또 다른 선택된 셀을 상기 제2 상태로 변경하도록 상기 단계 (b), (c), (d) 및 (e)를 반복하는 단계를 더 포함하는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  18. 제17항에 있어서,
    재설정을 위해 상기 복수의 선택된 메모리들 모두가 제2 상태로 변경될 때까지 상기 (f) 및 (g) 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  19. 제11항에 있어서,
    상기 트랜지스터 스트링을 따라 재설정될 선택된 셀들의 수를 결정하는 단계; 및
    상기 재설정될 선택된 셀들의 수가 사전정의된 임계치보다 큰 경우, 선택적인 재설정 동작을 전환된 재설정 동작으로 교체하는 단계를 더 포함하여 이루어지 는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  20. 제19항에 있어서,
    상기 전환된 재설정 동작은:
    재설정을 위해 상기 트랜지스터 스트링을 따른 비-선택된 셀들 모두에 재설정 동작을 수행하는 단계; 및
    상기 트랜지스터 스트링을 따른 상기 셀들의 다음의 판독에 대해 상기 전환된 재설정 동작의 지시(indication)을 제공하는 단계를 포함하는 것을 특징으로 하는 상 변화 메모리 어레이를 어드레싱 하는 방법.
  21. 상 변화 메모리 어레이에 있어서:
    스위칭 수단 스트링을 형성하기 위하여 서로 직렬로 연결된 복수의 스위칭 수단들을 포함하고, 상기 스트링 내의 각각의 스위칭 수단은 고유한 워드 라인에 연결된 제어 수단을 포함하고;
    복수의 상 변화 수단들을 포함하고, 각각의 상 변화 수단은 상기 스트링 내의 각각의 스위칭 수단과 고유한 비트 라인 사이에 연결되고;
    상기 스트링을 따른 복수의 워드 라인들 각각을 독립적으로 어드레싱하는 수단을 포함하는 것을 특징으로 하는 상 변화 메모리 어레이.
  22. 제21항에 있어서,
    하나의 비트 라인을 높은 전위로, 이웃하는 비트 라인을 낮은 전위로 선택적으로 연결하는 수단;
    상기 선택적으로 연결된 비트 라인들 사이에 스위칭 수단의 제어 수단에 판독 전압을 연결하는 수단; 및
    상기 낮은 전위 비트 라인에 연계된 상 변화 요소의 데이타 상태를 확인하는 수단을 더 포함하는 것을 특징으로 하는 상 변화 메모리 어레이.
  23. 제21항에 있어서,
    상기 스트링을 따른 모든 워드 라인들을 높은 전위에 연결하여, 상기 스트링을 따른 모든 상기 스위칭 수단을 활성화하는 수단; 및
    하나의 비트 라인에 높은 전위를 연결하고, 다른 비트 라인들에 낮은 전위를 동시에 연결하여, 상기 스트링을 따른 각각의 상 변화 수단들을 통해 설정 전류가 유도되도록 하는 수단을 더 포함하는 것을 특징으로 하는 상 변화 메모리 어레이.
  24. 제23항에 있어서,
    상기 스트링의 1 이상의 단부들을 낮은 전위로 연결하는 수단;
    상기 스트링을 따른 모든 워드 라인들을 높은 전위로 연결하는 수단;
    선택된 상 변화 수단과 연계된 하나의 비트 라인을 제외한 모든 비트 라인들을 플로팅하는 수단; 및
    상기 상 변화 수단과 연계된 비트 라인을 통해 선택된 상 변화 수단을 통하 는 재설정 전류를 전달하는 수단을 더 포함하는 것을 특징으로 하는 상 변화 메모리 어레이.
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