WO2010109803A1 - 抵抗変化型不揮発性記憶装置 - Google Patents

抵抗変化型不揮発性記憶装置 Download PDF

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WO2010109803A1
WO2010109803A1 PCT/JP2010/001833 JP2010001833W WO2010109803A1 WO 2010109803 A1 WO2010109803 A1 WO 2010109803A1 JP 2010001833 W JP2010001833 W JP 2010001833W WO 2010109803 A1 WO2010109803 A1 WO 2010109803A1
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魏志強
東亮太郎
高木剛
飯島光輝
神澤好彦
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パナソニック株式会社
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Definitions

  • the present invention relates to a variable resistance nonvolatile memory device having a memory cell composed of a variable resistance element whose resistance value reversibly changes based on an electrical signal and a transistor.
  • the resistance change element refers to an element having a property that the resistance value reversibly changes by an electrical signal, and further capable of storing data corresponding to the resistance value in a nonvolatile manner.
  • a so-called cross-point structure is used for one of the memory cells using the resistance variable element.
  • each memory cell is configured by being sandwiched between a bit line and a word line at a position of an intersection between a bit line and a word line arranged orthogonally.
  • a memory cell area of 4F 2 can be realized.
  • Patent Document 1 discloses a cross-point variable resistance storage device using a bipolar variable resistance element. In this resistance change type memory device, Vpp is applied to the selected bit line, Vss (0 V) is applied to the selected word line, and 1/2 Vpp is applied to the unselected word line and unselected bit line at the time of data writing. In data erasure, Vpp is applied to the selected word line, Vss (0 V) is applied to the selected bit line, and Vpp / 2 is applied to the unselected word line and the unselected bit line.
  • nonvolatile memory device using a resistance change element a so-called 1T1R in which a MOS transistor and a resistance change element are connected in series at the intersection of a bit line, a word line, and a source line arranged orthogonally.
  • a nonvolatile memory device in which memory cells called “types” are arranged in a matrix is generally known. Area of the memory cell is required to 6F 2 at minimum.
  • Patent Document 2 discloses a nonvolatile memory device including 1T1R type memory cells using an oxide having a perovskite crystal structure as a resistance change element.
  • FIG. 47 is a schematic diagram of a cross section of a memory cell disclosed in FIG.
  • the memory cell 1011 is formed by electrically connecting a transistor 1006 and a resistance change element 1010 in series.
  • the transistor 1006 includes a source region 1002 which is a first diffusion layer region manufactured over a semiconductor substrate 1001, a drain region 1003 which is a second diffusion layer region, and a gate electrode 1005 formed on the gate oxide film 1004. .
  • the resistance change element 1010 is formed by sandwiching a variable resistance layer 1008 whose resistance value changes with voltage application between a lower electrode 1007 and an upper electrode 1009.
  • the drain region 1003 and the lower electrode 1007 are electrically connected.
  • the upper electrode 1009 is connected to the metal wiring to be the bit line 1012, the gate electrode 1005 is connected to the word line, and the source region 1002 is connected to the metal wiring to be the source line 1013.
  • Pr 1-x Ca x MnO 3 , La 1-x Ca x MnO 3 (PCMO) and the like are disclosed as materials used for the variable resistance layer 1008, but no particular mention is made regarding the electrode material. .
  • Patent Document 3 and Patent Document 4 disclose structures in which the memory cell area can be realized to 4F 2 by using the 1T1R memory structure.
  • FIG. 48 is a circuit diagram disclosed in FIG. Here, the resistance change element and the transistor are arranged in parallel to constitute a memory cell. Memory cells are connected in series to form a memory array. With this arrangement, the area of the memory cell is determined by the area of the transistor and can be realized up to 4F 2 .
  • Patent Document 2 which is smaller than the memory cell area of 1T1R 6F 2 , a cross-point type resistance change memory device using a varistor as a rectifying element is disclosed.
  • a diode is used as a rectifying element in a cross-point type resistance change memory device.
  • the diode has a characteristic that current increases exponentially with voltage. The value of the current flowing through the diode is not completely zero even if the applied voltage is lower than the threshold voltage Vth.
  • Patent Document 3 and Patent Document 4 since the resistance change element and the transistor are arranged in parallel, when one cell among the memory cells arranged in series is selected, all the transistors arranged in the same column are in the ON state. The voltage between the source and drain is also applied to the resistance change element that is not selected. Further, since the low resistance of the variable resistance element is several hundred ohms and the ON resistance of the transistor is about 1 k ⁇ , more current flows through the low resistance variable resistance element than the current flowing through the transistor, and the memory characteristics deteriorate.
  • the present invention solves the above problems, and by devising a structure in which a variable resistance element is arranged, a nonvolatile memory that realizes a memory cell of 4F 2 while effectively suppressing a current flowing through a non-selected memory cell.
  • the main purpose is to provide a storage device.
  • a nonvolatile memory device includes a plurality of first wirings extending in parallel to each other in a first direction in a first plane, and a second in a second plane parallel to the first plane.
  • a plurality of second wirings extending parallel to each other and three-dimensionally intersecting the first wiring, and memory cells provided corresponding to the three-dimensional intersections of the first wiring and the second wiring, respectively.
  • Each of the memory cells includes one transistor and one variable resistance element, and each of the transistors includes a first main terminal, a second main terminal, and a control terminal, and the variable resistance element Each of which includes a first electrode, a second electrode, a resistance change layer provided between the first electrode and the second electrode, and is adjacent to the plurality of memory cells arranged along the first direction. 2 memory cells By connecting the first main terminal of one of the included memory cells and the second main terminal of the other memory cell, the main terminals of the plurality of memory cells are sequentially connected in series to extend in the first direction.
  • a serial path is formed, and for each of the memory cells, a control terminal is connected to a first wiring corresponding to the memory cell, a second electrode is connected to a second wiring corresponding to the memory cell, and the first electrode is A series path corresponding to the memory cell is connected.
  • Such a configuration provides a nonvolatile memory device that realizes a 4F 2 memory cell while effectively suppressing the current flowing through the non-selected memory cells.
  • the nonvolatile memory device includes a plurality of third wirings extending in parallel with each other in the first direction, and a plurality of memory cells arranged along the first direction are formed by a predetermined number of memory cells arranged in series. And the series path may be connected to the third wiring for each memory block.
  • both ends of the series path may be connected to the third wiring for each memory block.
  • the nonvolatile memory device includes a power supply circuit for applying a voltage to the resistance variable element included in each memory cell, and the power supply circuit corresponds to the corresponding series path for the selected memory cell.
  • the output voltage may be changed according to the number of transistors included in the series path from the connection portion with the third wiring to the first electrode of the memory cell.
  • the voltage applied between both electrodes of the resistance variable element is constant regardless of the position of the memory cell, the resistance value after writing is kept more constant than in the previous structure, and the resistance variable element It is possible to further suppress unnecessary voltage stress.
  • the first main terminal and the second main terminal may each have a silicide layer, and the silicide layer may constitute the first electrode.
  • the silicide layer may be made of platinum silicide.
  • the present invention can provide a nonvolatile memory device having the above-described configuration and realizing a 4F 2 memory cell while effectively suppressing a current flowing through a non-selected memory cell.
  • FIG. 1 is a block diagram showing an example of a circuit configuration of the nonvolatile memory device 100 according to the first embodiment of the present invention.
  • FIG. 2 is an enlarged view of the memory cell MC portion in FIG. The subscript indicates the row or column number of the corresponding memory block.
  • FIG. 3 is a diagram showing one memory block
  • FIG. 3 (a) is a top view of the memory block
  • FIG. 3 (b) is an equivalent circuit diagram of FIG. 3 (a).
  • 4 is a diagram showing a cross section of the memory block indicated by the alternate long and short dash line in FIG. 3.
  • FIG. 4A is a cross sectional view taken along the line AA ′ in FIG. 3
  • FIG. 3 is a cross-sectional view taken along line BB ′ in FIG. 3, FIG.
  • FIG. 5 is a diagram illustrating an example of characteristics (relationship between voltage and resistance value) of the resistance variable element included in the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 6 is a timing chart showing an operation example of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 6A shows a case where “0” is written in the memory cell MC00 00 (resistance change element RR).
  • FIG. 6B shows a case where “1” is written in the memory cell MC00 00 (when the resistance variable element RR is increased in resistance), and
  • FIG. 6C shows a case where the memory cell MC00 00 has a low resistance. The case where the written data is read is shown.
  • FIG. 7 is a top view showing a step of forming a polysilicon layer on a P-type silicon substrate.
  • FIG. 8 is a cross-sectional view showing a process of forming a polysilicon layer on a P-type silicon substrate.
  • FIG. 8A is a cross-sectional view taken along the line AA ′ in FIG.
  • FIG. 8B is a cross-sectional view taken along the line BB ′ in FIG. 7 as seen in the direction of the arrow
  • FIG. 8C is a cross-sectional view taken along the line CC ′ in FIG.
  • FIG. 8D is a cross-sectional view taken along the line DD ′ in FIG. 7, and a cross-sectional view taken in the direction of the arrow is shown in FIG. 8E.
  • FIG. 8F is a cross-sectional view of the cross section cut along FF ′ in FIG. 7 as viewed in the direction of the arrow.
  • FIG. 9 is a top view showing a step of forming a trench for forming an STI by etching a P-type silicon substrate and a polysilicon layer.
  • FIG. 9 is a top view showing a step of forming a trench for forming an STI by etching a P-type silicon substrate and a polysilicon layer.
  • FIG. 10 is a cross-sectional view showing a step of forming a trench for forming an STI by etching a P-type silicon substrate and a polysilicon layer
  • FIG. 10 (a) is taken along line AA ′ in FIG.
  • FIG. 10B is a cross-sectional view taken along the line BB ′ in FIG. 9
  • FIG. 10C is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 10 (d) is a cross-sectional view taken along the line CC ′ in FIG. 9
  • FIG. 11 is a top view showing a step of forming STI by embedding silicon dioxide in the groove.
  • FIG. 12 is a cross-sectional view showing a step of forming STI by embedding silicon dioxide in the groove.
  • FIG. 12A is a cross-sectional view taken along the line AA ′ in FIG.
  • FIG. 12B is a cross-sectional view taken along the line BB ′ in FIG. 11 as seen in the direction of the arrow.
  • FIG. 12C is a cross-sectional view taken along the line CC ′ in FIG. FIG.
  • FIG. 12D is a cross-sectional view taken along the line DD ′ in FIG. 11 and FIG. 12E is a cross-sectional view taken along the line DD ′ in FIG.
  • FIG. 12F is a cross-sectional view of the cross section cut along FF ′ in FIG. 11 as viewed in the direction of the arrow.
  • FIG. 13 is a top view showing a step of forming a Si 3 N 4 layer so as to cover the silicon dioxide layer and the polysilicon layer.
  • FIG. 14 is a cross-sectional view showing a process of forming a Si 3 N 4 layer so as to cover the silicon dioxide layer and the polysilicon layer, and FIG. 14A is cut along AA ′ in FIG. FIG.
  • FIG. 14B is a cross-sectional view taken along the line BB ′ in FIG. 13 and FIG. 14C is a cross-sectional view taken along the line CC ′ in FIG.
  • FIG. 14D is a cross-sectional view taken along the line DD ′ in FIG. 13
  • FIG. 14E is a cross-sectional view taken along the line DD ′ in FIG. 13 is a cross-sectional view taken along the line EE ′ as seen in the direction of the arrow
  • FIG. 14 (f) is a cross-sectional view taken along the line FF ′ in FIG. 13 as seen in the direction of the arrow. is there.
  • FIG. 15 is a top view illustrating a process of forming a memory groove.
  • FIG. 15 is a top view illustrating a process of forming a memory groove.
  • FIG. 16 is a cross-sectional view showing a process of forming a memory groove.
  • FIG. 16A is a cross-sectional view taken along the line AA ′ in FIG. 15 is a cross-sectional view taken along the line BB ′ in FIG. 15 as seen in the direction of the arrow.
  • FIG. 16C is a cross-sectional view taken along the line CC ′ in FIG. 15 as seen in the direction of the arrow.
  • 16D is a cross-sectional view taken along the line DD ′ in FIG. 15 as viewed in the direction of the arrow
  • FIG. 16E is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 16F is a cross-sectional view taken along the line FF ′ in FIG.
  • FIG. 17 is a top view showing a step of implanting phosphorus atoms (P) into the exposed portion of the P-type silicon substrate at the bottom of each memory groove.
  • FIG. 18 is a cross-sectional view showing the step of implanting phosphorus atoms (P) into the exposed portion of the P-type silicon substrate at the bottom of each memory trench, and FIG. 18 (a) is taken along line AA ′ in FIG.
  • FIG. 18B is a cross-sectional view taken along the line BB ′ in FIG. 17, and
  • FIG. 18C is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 18 (d) is a cross-sectional view taken along the line CC ′ in FIG.
  • FIG. 18 (d) is a cross-sectional view taken along the line DD ′ in FIG. e) is a cross-sectional view taken along the line EE ′ in FIG. 17 as seen in the direction of the arrow
  • FIG. 18 (f) is a cross-sectional view taken along the line FF ′ in FIG. It is sectional drawing.
  • FIG. 19 is a top view showing a process of forming Si 3 N 4 portions (side walls) on the left and right side walls of each memory groove.
  • FIG. 20 is a cross-sectional view showing a process of forming Si 3 N 4 portions (side walls) on the left and right side walls of each memory trench, and FIG. 20A is cut along AA ′ in FIG.
  • FIG. 20B is a sectional view taken along the line BB ′ in FIG. 19, and a sectional view taken along the line BB ′ in FIG. 19, and FIG. 20C is a sectional view taken along the line CC in FIG.
  • FIG. 20D is a cross-sectional view taken along the line DD ′ in FIG. 19
  • FIG. 20E is a cross-sectional view taken along the line DD ′ in FIG. 19 is a cross-sectional view taken along the line EE ′ as seen in the direction of the arrow
  • FIG. 20 (f) is a cross-sectional view taken along the line FF ′ in FIG. 19 as seen in the direction of the arrow. is there.
  • FIG. 20D is a cross-sectional view taken along the line DD ′ in FIG. 19
  • FIG. 21 is a top view showing a step of implanting phosphorus atoms (P) into a portion where a P-type silicon substrate is exposed between a pair of Si 3 N 4 portions formed in each memory groove.
  • FIG. 22 is a cross-sectional view showing a step of implanting phosphorus atoms (P) into a portion where the P-type silicon substrate is exposed between a pair of Si 3 N 4 portions formed in each memory groove, and FIG. ) Is a cross-sectional view taken along the line AA ′ in FIG. 21 as viewed in the direction of the arrow, and FIG. 22B is a cross-sectional view taken along the line BB ′ in FIG. FIG.
  • FIG. 22 (c) is a cross-sectional view taken along the line CC ′ in FIG. 21 as seen in the direction of the arrow
  • FIG. 22 (d) is a cross-section taken along the line DD ′ in FIG. 22E is a cross-sectional view taken along the line EE ′ in FIG. 21, and a cross-sectional view taken in the direction of the arrow is shown in FIG. 22
  • FIG. 22F is a cross-sectional view taken along the line FF ′ in FIG. It is sectional drawing which looked at the cross section cut along along the arrow direction.
  • FIG. 23 is a top view showing a step of forming a platinum silicide layer in a portion where the P implantation region is exposed between a pair of Si 3 N 4 portions formed in each memory trench.
  • FIG. 24 is a cross-sectional view showing a step of forming a platinum silicide layer in a portion where the P implantation region is exposed between a pair of Si 3 N 4 portions formed in each memory trench
  • FIG. 23 is a cross-sectional view taken along the line AA ′ in FIG. 23
  • FIG. 24B is a cross-sectional view taken along the line BB ′ in FIG. 24
  • (c) is a cross-sectional view taken along the line CC ′ in FIG. 23 as viewed in the direction of the arrow.
  • FIG. 24 is a cross-sectional view showing a step of forming a platinum silicide layer in a portion where the P implantation region is exposed between a pair of Si 3 N 4 portions formed in each memory trench
  • FIG. 23 is a cross
  • FIG. 24 (d) is a cross-sectional view taken along the line DD ′ in FIG. 24E is a cross-sectional view taken along the line EE ′ in FIG. 23, and is a cross-sectional view taken along the line FF ′ in FIG. 23.
  • FIG. 24F is a cross-sectional view taken along the line FF ′ in FIG. It is sectional drawing which looked at the cross section which looked at the arrow direction.
  • FIG. 25 is a top view showing a process of forming a tantalum oxide layer and a tantalum nitride layer on the entire surface including the side surface and the bottom surface of each memory groove.
  • FIG. 26 is a cross-sectional view showing a process of forming a tantalum oxide layer and a tantalum nitride layer on the entire surface including the side surface and the bottom surface of each memory groove, and FIG. 26 (a) is taken along line AA ′ in FIG.
  • FIG. 26B is a cross-sectional view taken along the line BB ′ in FIG. 25
  • FIG. 26C is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 26D is a cross-sectional view taken along the line CC ′ as viewed in the direction of the arrow.
  • FIG. 26D is a cross-sectional view taken along the line DD ′ in FIG.
  • FIG. 27 is a top view showing a process of removing the tantalum oxide layer and the tantalum nitride layer except for the portion existing inside the memory trench.
  • FIG. 28 is a cross-sectional view showing a process of removing the tantalum oxide layer and the tantalum nitride layer except for the portion existing inside the memory trench, and FIG. 28A is taken along line AA ′ in FIG.
  • FIG. 28B is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 28C is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 28D is a cross-sectional view taken along the line CC ′ as viewed in the direction of the arrow.
  • FIG. 28D is a cross-sectional view taken along the line DD ′ in FIG. e) is a cross-sectional view taken along the line EE ′ in FIG. 27 as seen in the direction of the arrow, and
  • FIG. 28 (f) is a cross-sectional view taken along the line FF ′ in FIG. It is sectional drawing.
  • FIG. 28D is a cross-sectional view taken along the line CC ′ as viewed in the direction of the arrow.
  • FIG. 28D is a cross-sectional view taken along the line DD ′ in FIG. e) is a cross-sectional view taken along the line EE ′ in FIG. 27 as seen in the direction of the arrow
  • FIG. 28 (f) is a cross-sectional view
  • FIG. 29 is a top view showing a process of forming a tungsten layer in the groove formed inside the tantalum nitride layer and forming a silicon dioxide layer in the recess.
  • FIG. 30 is a cross-sectional view showing a process of forming a tungsten layer in the groove formed inside the tantalum nitride layer and forming a silicon dioxide layer in the recess
  • FIG. 30B is a cross-sectional view taken along the line BB ′ in FIG. 29, and
  • FIG. 30C is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 30D is a cross-sectional view taken along the line CC ′ in FIG. 29, and FIG.
  • FIG. 30D is a cross-sectional view taken along the line DD ′ in FIG. 30 (e) is a sectional view taken along the line EE ′ in FIG. 29 as seen in the direction of the arrow, and FIG. 30 (f) is a sectional view taken along the line FF ′ in FIG. 29 in the direction of the arrow.
  • FIG. FIG. 31 is a top view showing a process of forming a silicon dioxide layer on the entire surface and further forming a groove for embedding a word line.
  • FIG. 32 is a cross-sectional view showing a process of forming a silicon dioxide layer on the entire surface and further forming a groove for embedding a word line, and FIG. 32A is cut along AA ′ in FIG. FIG.
  • FIG. 32B is a cross-sectional view taken along the line BB ′ in FIG. 31 and FIG. 32C is a cross-sectional view taken along the line CC in FIG.
  • FIG. 32D is a cross-sectional view taken along the line DD ′ in FIG. 31
  • FIG. 32E is a cross-sectional view taken along the line DD ′ in FIG. 31 is a cross-sectional view taken along the line EE ′ as viewed in the direction of the arrow
  • FIG. 32 (f) is a cross-sectional view taken along the line FF ′ in FIG. is there.
  • FIG. 33 is a top view showing a step of forming a hole for embedding the control electrode (gate) of the transistor.
  • FIG. 34 is a cross-sectional view showing a step of forming a hole for embedding a control electrode (gate) of a transistor.
  • FIG. 34 (a) is a cross section taken along line AA ′ in FIG. 34B is a cross-sectional view taken along the line BB ′ in FIG. 33, and is a cross-sectional view taken along the line BB ′ in FIG. 33.
  • FIG. 34C is a cross-sectional view taken along the line CC ′ in FIG.
  • FIG. 34D is a cross-sectional view taken along the line DD ′ in FIG. 33
  • FIG. 34E is a cross-sectional view taken along the line DD ′ in FIG. FIG.
  • FIG. 34F is a cross-sectional view taken along the line FF ′ in FIG. 33, and is a cross-sectional view taken along the line E '.
  • FIG. 35 is a top view showing a process of forming a word line and a control electrode (gate) of a transistor.
  • FIG. 36 is a cross-sectional view showing a process of forming word lines and transistor control electrodes (gates).
  • FIG. 36 (a) is a cross-sectional view taken along line AA 'in FIG.
  • FIG. 36B is a cross-sectional view taken along the line BB ′ in FIG. 35 as viewed in the direction of the arrow.
  • FIG. 36C is a cross-sectional view taken along the line CC ′ in FIG. FIG.
  • FIG. 36D is a cross-sectional view taken along the line DD ′ in FIG. 35
  • FIG. 36E is a cross-sectional view taken along the line DD ′ in FIG.
  • FIG. 36F is a cross-sectional view of the cross section taken along the line FF ′ in FIG. 35 and viewed in the direction of the arrow.
  • FIG. 37 is a top view showing a process of forming a trench for burying a source line and a hole for burying a contact.
  • FIG. 38 is a cross-sectional view showing a process of forming a trench for burying a source line and a hole for burying a contact.
  • FIG. 38 (a) is a cross-sectional view taken along line AA 'in FIG. FIG.
  • FIG. 38B is a cross-sectional view taken along the line BB ′ in FIG. 37
  • FIG. 38C is a cross-sectional view taken along the line CC ′ in FIG.
  • FIG. 38D is a cross-sectional view taken along the line DD ′ in FIG. 37
  • FIG. 38E is a cross-sectional view taken along the line DD ′ in FIG.
  • FIG. 38F is a cross-sectional view taken along the line EE ′ in FIG. 37
  • FIG. 38F is a cross-sectional view taken along the line FF ′ in FIG.
  • FIG. 39 is a top view showing a process of forming source lines and contacts. 40 is a cross-sectional view showing a process of forming source lines and contacts, and FIG.
  • FIG. 40A is a cross-sectional view taken along the line AA ′ in FIG. 39B is a cross-sectional view taken along the line BB ′ in FIG. 39 as viewed in the direction of the arrow.
  • FIG. 40C is a cross-sectional view taken along the line CC ′ in FIG. 40 (d) is a cross-sectional view taken along the line DD 'in FIG. 39 as seen in the direction of the arrow, and FIG. 40 (e) is taken along the line EE' in FIG.
  • FIG. 40F is a cross-sectional view of the cross section taken along the line FF ′ in FIG. 39 as viewed in the direction of the arrow.
  • FIG. 41 is a top view showing a process of forming a bit line and a contact.
  • FIG. 42 is a cross-sectional view showing a process of forming a bit line and a contact
  • FIG. 42 (a) is a cross-sectional view taken along the line AA ′ in FIG. 41B is a cross-sectional view taken along the line BB ′ in FIG. 41 as viewed in the direction of the arrow
  • FIG. 42C is a cross-sectional view taken along the line CC ′ in FIG. 42
  • (d) is a cross-sectional view taken along the line DD 'in FIG. 41, as viewed in the direction of the arrow
  • FIG. 42 (e) is taken along the line EE' in FIG.
  • FIG. 42 (f) is a cross-sectional view taken along the line FF ′ in FIG.
  • FIG. 43 is a block diagram showing an example of a circuit configuration of the nonvolatile memory device 100 ′ according to the modification of the first embodiment of the present invention.
  • FIG. 44 is a block diagram showing an example of a circuit configuration of the nonvolatile memory device 200 according to Embodiment 2 of the present invention.
  • FIG. 45 is a conceptual diagram for simulating a potential drop due to the substrate bias effect.
  • FIG. 46 is a diagram showing a result of obtaining a potential drop due to the substrate bias effect by simulation based on the conceptual diagram of FIG.
  • FIG. 47 is a schematic diagram of a cross section of the memory cell disclosed in Patent Document 2.
  • FIG. 48 is a circuit diagram disclosed in Patent Document 3. In FIG.
  • FIG. 1 is a block diagram showing an example of a circuit configuration of the nonvolatile memory device 100 according to the first embodiment of the present invention.
  • FIG. 2 is an enlarged view of the memory cell MC portion in FIG. The subscript indicates the row or column number of the corresponding memory block.
  • the nonvolatile memory device 100 includes a plurality of word lines WL0 0 , WL1 0 , WL2 0 , WL3 0 , WL1 0 , WL1 extending in parallel with each other in the first direction in the first plane. 1 ,... (Consisting of a first wiring, for example, tungsten: hereinafter simply referred to as “WL”), and in a second plane parallel to the first plane, parallel to each other in the second direction and three-dimensionally intersecting with the first wiring A plurality of source lines SL0 0 , SL1 0 , SL2 0 , SL3 0 , SL0 1 , SL1 1 ,...
  • WL word lines
  • SL Local wiring made of, for example, copper: hereinafter simply referred to as “SL”) and a word Memory cells MC00 00 , MC01 00 , MC02 00 , MC03 00 , MC10 00 ,... MC33 provided corresponding to each of the solid intersections of the line WL and the source line SL 00 ,... MC32 mn , MC33 mn (hereinafter simply referred to as “MC”).
  • MC word Memory cells
  • Each of the memory cells MC includes one transistor TR (for example, an FET transistor) and one resistance change element RR (for example, a ReRAM element).
  • Each of the transistors TR includes a first main terminal T1 (source / drain), a second main terminal T2 (source / drain), and a control terminal T3 (gate).
  • Each of the resistance variable elements RR includes a first electrode E1 (for example, a lower electrode made of platinum or platinum silicide), a second electrode E2 (for example, an upper electrode made of tantalum nitride), a first electrode E1, and a second electrode E2.
  • It includes a resistance change layer VR for example, an oxide of a transition metal such as Ta, Ni, Ti, Hf, Zr, etc.
  • It preferably includes a tantalum oxide, and more preferably includes a tantalum oxide. ).
  • a first main terminal T1 of one memory cell MC and a second main terminal T2 of the other memory cell MC included in two adjacent memory cells MC are By being connected, the main terminals of the plurality of memory cells are sequentially connected in series and serial paths SP0 00 , SP1 00 , SP2 00 , SP3 00 , SP0 01 ,. "SP") is formed.
  • the control terminal T3 is connected to the word line WL corresponding to that memory cell MC.
  • the second electrode E2 is connected to the source line SL corresponding to the memory cell MC.
  • the second electrode E2 may be a part of the source line SL corresponding to the memory cell MC.
  • the first electrode E1 is connected to the series path SP corresponding to the memory cell MC.
  • the first electrode E1 may be a part of the series path SP corresponding to the memory cell MC.
  • one resistance variable element is formed for each transistor. That is, two adjacent resistance change elements share one transistor in the first electrode E1, and the second electrode E2 is connected to the wiring without being connected to the transistor.
  • the current passed through the selected memory cell flows through the series path SP and does not flow between both electrodes of the unselected memory cell.
  • the nonvolatile memory device 100 further includes a plurality of bit lines BL0, BL1,... (Third wiring, for example, made of copper: hereinafter simply referred to as “BL”) extending in parallel with each other in the first direction.
  • the plurality of memory cells MC arranged in the direction constitute a plurality of memory blocks MB by a predetermined number of memory cells MC arranged in series, and the series path SP extends in the second direction for each memory block MB. It is connected to the bit line BL via a wiring CL (for example, made of platinum silicide: hereinafter simply referred to as “CL”).
  • CL for example, made of platinum silicide
  • the first main terminal T1 and the second main terminal T2 each have a silicide layer, and this silicide layer constitutes the first electrode E1.
  • This silicide layer is preferably made of platinum silicide.
  • the silicide formed on the silicon substrate is used for the electrode of the resistance variable element, the element size can be further reduced.
  • the silicide layer is preferably made of platinum silicide.
  • the source lines SL are connected to the column decoder 102, respectively.
  • the word line WL and the bit line BL are connected to the row decoder 104, respectively.
  • the memory cells MC, word lines WL, source lines SL, bit lines BL, contact lines CL, column decoders 102, and row decoders 104 constitute one memory cell array 106 as a whole.
  • the first (first column) memory cells MC00 00 , MC10 00 , MC20 00 , MC30 00 , MC00 10 ,... From the left side belonging to the memory cell block MB x0 in the first column.
  • the nonvolatile memory device 100 further receives an address signal AD from the outside and sends it to the memory cell array 106, a control circuit 110 that receives the control signal CTL from the outside and sends it to the memory cell array 106, and a predetermined voltage Output from a power input circuit 112 that outputs (a write voltage such as a low resistance voltage or a high resistance voltage or a read voltage), a data input / output circuit 114 that transfers data to / from the outside, and a data input / output circuit.
  • a write circuit 116 for inputting a voltage output from the power supply circuit 112 to the memory cell array based on the write data to be written, and a sense amplifier 120 are provided.
  • the sense amplifier 120 detects the amount of current flowing through the selected bit line, and when this amount of current is the amount of current corresponding to the case where the memory cell is in the high resistance state, the data is “1”, and the memory cell has a low resistance. The current amount corresponding to the state is determined as data “0”.
  • the power supply circuit 112 generates a voltage to be applied when the resistance of the memory cell MC is reduced (the resistance variable element RR included in the memory cell MC is in a low resistance state). And a high resistance voltage generation circuit 124 for generating a voltage to be applied when the resistance of the memory cell MC is increased (the resistance variable element RR included in the memory cell MC is set to a high resistance state). ing.
  • FIG. 3 is a diagram showing one memory block
  • FIG. 3 (a) is a top view of the memory block
  • FIG. 3 (b) is an equivalent circuit diagram of FIG. 3 (a).
  • FIG. 3B is an enlarged view of the memory block MB extracted in FIG.
  • the word lines WL extend in parallel to each other in the first direction (left-right direction in the drawing) in the first plane
  • source lines SL second wiring
  • the bit line BL third wiring
  • the contact wiring CL fourth wiring
  • a memory cell MC and a first main terminal T1 and a second main terminal T2 of a transistor TR are provided at each of the solid intersections of the word line WL and the source line SL.
  • a control terminal T3 of the transistor TR is provided in a portion of the word line WL that does not overlap with the source line SL.
  • a contact C1 (a connection portion between the source line SL and the second electrode E2) is provided below the solid intersection of the bit line BL and the source line SL.
  • the second electrode E2 is formed so as to extend in the second direction, and functions as an upper electrode of the plurality of resistance variable elements RR. Therefore, in the equivalent circuit diagram (FIG. 3B), it seems that the second electrode E2 is connected to the source line SL for each memory cell, but actually the second electrode E2 is connected to the source line SL for each memory cell block. However, the circuit is equivalent to FIG.
  • a contact C2 (a connecting portion between the bit line BL and the contact wiring CL) is provided at a solid intersection of the bit line BL and the contact wiring CL.
  • FIG. 4A is a cross sectional view taken along the line AA ′ in FIG. 3
  • FIG. 3 is a cross-sectional view taken along line BB ′ in FIG. 3
  • FIG. 4C is a cross-sectional view taken along line CC ′ in FIG. 3
  • FIG. 4D is a cross-sectional view taken along line D-- in FIG.
  • FIG. 4E is a cross-sectional view taken along line EE ′ of FIG. 3
  • FIG. 4F is a cross-sectional view taken along line FF ′ of FIG. FIG.
  • FIG. 4A is a cross sectional view taken along the line AA ′ in FIG. 3
  • FIG. 3 is a cross-sectional view taken along line BB ′ in FIG. 3
  • FIG. 4C is a cross-sectional view taken along line CC ′ in FIG. 3
  • FIG. 4D is a cross-sectional view taken along line D-- in FIG.
  • FIG. 4E is a cross-
  • the direction in which the source line SL extends is the front-rear direction
  • the thickness direction of the substrate is the up-down direction
  • the direction in which the word line WL extends is the left-right direction.
  • FIG. 4 it is shown that the same mesh pattern is composed of substantially the same material in principle. However, the detailed composition and components may be different even in the portions indicated by the same mesh pattern.
  • a plurality of silicon dioxide layers 132 are formed on the P-type silicon substrate layer 130 so as to extend in the left-right direction at a predetermined interval.
  • the left end of the silicon dioxide layer 132 is continuous in the front-rear direction.
  • the portion extending from side to side in the silicon dioxide layer 132 constitutes an STI [Shallow Trench Insulator] region.
  • the size of the STI region is, for example, a width of 0.18 ⁇ m and a depth of 300 nm.
  • a plurality of grooves (hereinafter referred to as “memory grooves”.
  • the number of memory grooves in FIG. 4 is 5) is formed so as to extend through the upper half of the silicon dioxide layer 132 in the front-rear direction.
  • the size of the memory groove is, for example, a width of 0.18 ⁇ m and a depth of 550 nm (STI + dummy gate height).
  • Si 3 N 4 portions 138 (side walls) are formed on the left and right side wall portions of the memory groove.
  • a tantalum oxide layer 140 (resistance change layer) and a tantalum nitride layer 142 (upper electrode layer) are formed in this order so as to cover the surface of the Si 3 N 4 portion 138 and the bottom surface of the memory groove.
  • the thickness of the bottom of the tantalum oxide layer 140 is, for example, 30 nm.
  • a tungsten layer 144 (embedded conductor layer) is formed so as to fill a groove formed inside the tantalum nitride layer 142.
  • the Si 3 N 4 portion 138, the tantalum oxide layer 140, the tantalum nitride layer 142, and the tungsten layer 144 fill the memory groove as a whole, the upper end surface forms a recess, and the recess is filled with the silicon dioxide layer 148. ing.
  • the titanium / titanium nitride layer 149 is filled in the recess.
  • the buried conductor layer may be formed of copper or aluminum.
  • a tungsten layer 152 and a titanium / titanium nitride layer 150 (adhesion layer) constituting the word line WL are formed to extend in the left-right direction.
  • the size of the tungsten layer 152 is, for example, a width of 0.18 ⁇ m and a depth of 300 nm.
  • the tungsten layer 152 and the titanium / titanium nitride layer 150 extend downward and are in contact with the P-type silicon substrate layer 130 through the silicon dioxide layer 158.
  • the thickness of the silicon dioxide layer 158 is, for example, 10 nm.
  • a portion where the tungsten layer 152 is connected to the P-type silicon substrate layer 130 with the silicon dioxide layer 158 interposed therebetween functions as a control terminal T3 (gate) of the transistor TR.
  • the size of the control terminal T3 is, for example, 0.18 ⁇ m ⁇ 0.18 ⁇ m.
  • a P implantation region 134 (source / drain region) is formed at a connection portion between the P-type silicon substrate layer 130 and the memory groove.
  • a platinum silicide layer 136 is formed on the P implantation region 134.
  • the P implantation region 134 and the platinum silicide layer 136 are formed inside the P-type silicon substrate layer 130.
  • the P implantation region 134 may be an As implantation region (using arsenic atoms [As] instead of phosphorus atoms [P]).
  • the rightmost one (hereinafter referred to as contact wiring groove) has no silicon dioxide layer 132 formed in the STI region, and the memory groove and the P-type silicon substrate layer 130 are connected. .
  • a P implantation region 134 and a platinum silicide layer 136 are formed on the bottom surface of the contact wiring groove so as to be continuous (extend in the front-rear direction).
  • the platinum silicide layer 136 connected to the contact wiring trench constitutes the contact wiring CL.
  • the platinum silicide layer 136 connected to the memory trench other than the contact wiring trench constitutes a lower electrode layer (first electrode E1).
  • a portion of the tantalum nitride layer 142 corresponding to the lower electrode layer functions as the second electrode E2.
  • a portion of the tantalum oxide layer 140 sandwiched between the lower electrode layer and the upper electrode layer functions as the resistance change layer VR.
  • the P implantation region 134 and the platinum silicide layer 136 function as a first main terminal T1 (source / drain) and a second main terminal T2 (source / drain) of the transistor TR.
  • the platinum silicide layer 136 that constitutes the lower electrode of the resistance variable element RR simultaneously constitutes a part of the series path SP.
  • the P injection region 134 which is a component of the first main terminal T1 and the second main terminal T2 of the transistor TR also forms part of the series path SP.
  • a plurality of copper layers 154 constituting the source line SL are formed to extend in the front-rear direction above the tungsten layer 152 with the silicon dioxide layer 156 (interlayer insulating layer) interposed therebetween.
  • the copper layer 154 is connected to the titanium / titanium nitride layer 149 (adhesion layer), and the copper layer 154 of the connection portion constitutes a contact 153 (contact C1 in FIG. 3).
  • a titanium / titanium nitride layer may be formed as an adhesion layer also at a boundary portion between the copper layer 154 and the silicon dioxide layer 156.
  • a copper layer 162 constituting the bit line BL is formed so as to extend in the left-right direction above the copper layer 154 with the silicon dioxide layer 156 (interlayer insulating layer) interposed therebetween.
  • the copper layer 162 is connected to the platinum silicide layer 136, and the copper layer 162 at the connection portion constitutes a contact 161 (contact C ⁇ b> 2 in FIG. 3). That is, in this portion, the tantalum oxide layer 140, the tantalum nitride layer 142, and the tungsten layer 144 are removed, and the bit line BL and the platinum silicide layer 136 (contact wiring CL) are short-circuited via the contact 161.
  • a titanium / titanium nitride layer may be formed as an adhesion layer also at a boundary portion between the copper layer 162 and the silicon dioxide layer 156.
  • a polysilicon layer 160 derived from the manufacturing process is formed in the lower half between the memory grooves.
  • the thickness of the polysilicon layer 160 is, for example, 250 nm.
  • an Si 3 N 4 layer 146 derived from the manufacturing process is formed on the polysilicon layer 160 and the silicon dioxide layer 132.
  • the thickness of the Si 3 N 4 layer 146 is, for example, 50 nm.
  • FIG. 5 is a diagram illustrating an example of characteristics (relationship between voltage and resistance value) of the resistance variable element included in the nonvolatile memory device according to Embodiment 1 of the present invention.
  • the lower electrode is platinum (thickness 50 nm)
  • the resistance change layer is tantalum oxide (when expressed as TaOx, 0 ⁇ x ⁇ 2.5)
  • the upper electrode is tantalum nitride (thickness 100 nm)
  • Tantalum oxide was formed by sputtering (300 ° C.).
  • An electrical pulse was applied to the obtained variable resistance element while gradually changing the voltage with a pulse width of 100 nsec.
  • the resistance value of the resistance variable element was obtained by applying a voltage of 50 mV and measuring the current each time it was applied.
  • the plot in the figure shows the voltage (voltage generated between the upper electrode and the lower electrode) actually applied to the resistance variable element.
  • the polarity of the voltage is indicated by the potential of the lower electrode with respect to the upper electrode. That is, the case where the potential of the lower electrode was higher than that of the upper electrode was regarded as positive.
  • FIG. 6 is a timing chart showing an operation example of the nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 6A shows a case where “0” is written in the memory cell MC00 00 (resistance change element RR).
  • FIG. 6B shows a case where “1” is written in the memory cell MC00 00 (when the resistance variable element RR is increased in resistance), and
  • FIG. 6C shows a case where the memory cell MC00 00 has a low resistance.
  • the case where the written data is read is shown.
  • the case where the resistance variable element RR is in the low resistance state (LR) is associated with the data “0”
  • the case where the resistance variable element RR is in the high resistance state (HR) is the data “1”.
  • LR low resistance state
  • HR high resistance state
  • V1 is a voltage output from the low resistance voltage generation circuit 122.
  • V1 + 1.5 V (a positive voltage having an absolute value larger than ⁇ 0.8 V, which is the threshold for reducing resistance in FIG. 5).
  • V2 is a voltage output from the high resistance voltage generation circuit 124.
  • V2 + 1.5 V (a positive voltage having a larger absolute value than +1.2 V, which is the threshold value for increasing resistance in FIG. 5).
  • Vread is a read voltage generated by the sense amplifier 120.
  • Vread + 0.5V (from the low resistance state disturb boundary voltage in FIG. 5 [the upper limit voltage at which the resistance value of the resistance variable element in the low resistance state does not change] Can also be a positive voltage having a large absolute value).
  • the power supply voltage supplied to the nonvolatile memory element 100 from the outside corresponds to the power supply voltage supplied to the nonvolatile memory element 100 from the outside, and is, for example, + 4.5V.
  • ⁇ V1 ( ⁇ 1.5 V) is applied to the first electrode E1 (lower electrode) with respect to the second electrode E2 (upper electrode).
  • a voltage is applied.
  • the resistance variable element RR changes from the high resistance state to the low resistance state.
  • the voltage of the selected word line WL00 is set to 0V, and the data “0” write operation is completed.
  • the voltage of the second electrode E2 to the first electrode E1 (the lower electrode) as a reference (upper electrode) + V2 (+ 1.5V) is Applied.
  • the resistance variable element RR changes from the low resistance state to the high resistance state.
  • the voltage of the selected word line WL00 is set to 0V, and the data “1” write operation is completed.
  • the address input circuit 108 receives an address signal from an external circuit (not shown), outputs a row address signal to the column decoder 102 based on this address signal, and outputs a column address signal to the row decoder 104.
  • the address signal is a signal indicating an address of a specific memory cell selected from among a plurality of memory cells.
  • control circuit 110 In the data write cycle, the control circuit 110 outputs a write signal instructing application of a write voltage to the write circuit 116 in accordance with the input data Din input to the data input / output circuit 114.
  • the column decoder 102 receives the row address signal output from the address input circuit 108, and in response to the row address signal, the row decoder 104 applies a predetermined word line to a selected word line from among the plurality of word lines. Apply voltage. Similarly, the column decoder 102 receives the row address signal output from the address input circuit 108, and in response to the row address signal, the column decoder 102 applies the selected source line among the plurality of source lines. Then, a predetermined voltage is applied.
  • the row decoder 104 receives the column address signal output from the address input circuit 108, selects one of a plurality of bit lines in accordance with the column address signal, and selects the selected bit line. Then, a writing voltage or a reading voltage is applied.
  • the write power source 112 includes an LR power source 122 for reducing resistance and an HR power source 124 for increasing resistance, and outputs thereof are input to the row decoder 104 and the write circuit 116, respectively.
  • the resistance variable element RR is in a low resistance state (data is “0”) or in a high resistance state. (Whether the data is “1”). Thereafter, the voltage of the selected word line WL00 is set to 0V, and the data read operation is completed.
  • FIGS. 7 to 42 are views showing steps for manufacturing the nonvolatile memory device according to the first embodiment of the present invention.
  • processes other than those shown in FIGS. 7 to 42 are required. However, since these processes can be performed using known methods, description thereof is omitted.
  • FIG. 7 and 8 are a top view and a cross-sectional view showing a process of forming a polysilicon layer on a P-type silicon substrate, respectively.
  • 8A is a cross-sectional view taken along the line AA ′ in FIG. 7 as viewed in the direction of the arrow.
  • FIG. 8B is a cross-sectional view taken along the line BB ′ in FIG. 8C is a cross-sectional view taken along the line CC ′ in FIG. 7, and is a cross-sectional view taken in the direction of the arrow.
  • FIG. 8D is a cross-sectional view taken along the line DD ′ in FIG.
  • FIG. 8E is a cross-sectional view taken along the line EE ′ in FIG. 7, and
  • FIG. 8F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • step S1 polysilicon is deposited on the P-type silicon substrate made of the P-type silicon layer 130 by CVD (conditions are deposited by way of example). Then, a polysilicon layer 160 is formed, and the dummy gate is preferably formed at a thickness optimized for a process such as dry etching characteristics.
  • FIGS. 9 and 10 are a top view and a cross-sectional view showing a step of forming a trench for forming an STI by etching a P-type silicon substrate and a polysilicon layer, respectively.
  • 10A is a cross-sectional view taken along the line AA ′ in FIG. 9 as viewed in the direction of the arrow
  • FIG. 10B is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 10C is a cross-sectional view taken along the line CC ′ in FIG. 9, and is a cross-sectional view taken in the direction of the arrow.
  • FIG. 10D is a cross-sectional view taken along the line DD ′ in FIG. FIG.
  • FIG. 10E is a cross-sectional view taken along the line EE ′ in FIG. 9, and FIG. 10F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • a desired groove is formed by a patterning process using a mask.
  • FIGS. 11 and 12 are a top view and a cross-sectional view, respectively, showing a process of forming STI by embedding silicon dioxide in the groove.
  • 12A is a cross-sectional view taken along the line AA ′ in FIG. 11 as viewed in the direction of the arrow
  • FIG. 12B is a cross-sectional view taken along the line BB ′ in FIG. 12C is a cross-sectional view taken along the line CC ′ in FIG. 11, and is a cross-sectional view taken in the direction of the arrow.
  • FIG. 12D is a cross-sectional view taken along the line DD ′ in FIG.
  • FIG. 12E is a cross-sectional view taken along the line EE ′ in FIG. 11, and
  • FIG. 12F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • silicon dioxide (SiO 2 ) (HDP-NSG film) is subjected to HDP-CVD (600 nm) so as to fill the groove 163 formed in step S2.
  • the silicon dioxide layer 130 is formed by removing the silicon dioxide until reaching the upper end surface of the polysilicon layer 160 by CMP.
  • FIG. 13 and 14 are a top view and a cross-sectional view showing a process of forming a Si 3 N 4 layer so as to cover the silicon dioxide layer and the polysilicon layer, respectively.
  • 14A is a cross-sectional view taken along the line AA ′ in FIG. 13 as viewed in the direction of the arrow
  • FIG. 14B is a cross-sectional view taken along the line BB ′ in FIG. 14C is a cross-sectional view taken along the line CC ′ in FIG. 13, and is a cross-sectional view taken in the direction of the arrow.
  • FIG. 14D is a cross-sectional view taken along the line DD ′ in FIG.
  • FIG. 14E is a cross-sectional view taken along the line EE ′ in FIG. 13
  • FIG. 14F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction
  • Si 3 N 4 is deposited on the entire surface by the CVD method, so that the Si 3 N 4 layer 146 is formed. It is formed.
  • FIG. 15 and FIG. 16 are a top view and a cross-sectional view showing a process of forming a memory groove, respectively.
  • 16A is a cross-sectional view taken along the line AA ′ in FIG. 15 as viewed in the direction of the arrow.
  • FIG. 16B is a cross-sectional view taken along the line BB ′ in FIG. 16C is a cross-sectional view taken along the line CC ′ in FIG. 15, and is a cross-sectional view taken in the direction of the arrow.
  • FIG. 16D is a cross-sectional view taken along the line DD ′ in FIG.
  • FIG. 16E is a cross-sectional view taken along the line EE ′ in FIG. 15, and
  • FIG. 16F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • the Si 3 N 4 layer 146, the polysilicon layer 160, and the silicon dioxide layer 132 are formed at predetermined widths and intervals so as to extend in the vertical direction (second direction) in FIG.
  • the memory groove 164 is formed.
  • the bottom surface of the memory groove is flat, and its position is adjusted to coincide with the bottom surface of the polysilicon layer 160.
  • the rightmost of the five memory grooves 164 is the contact wiring groove 166.
  • FIGS. 17 and 18 are a top view and a cross-sectional view showing a step of implanting phosphorus atoms (P) into the exposed portions of the P-type silicon substrate at the bottom of each memory groove, respectively.
  • 18A is a cross-sectional view taken along the line AA ′ in FIG. 17 as viewed in the direction of the arrow
  • FIG. 18B is a cross-sectional view taken along the line BB ′ in FIG. 18
  • (c) is a cross-sectional view taken along the line CC ′ in FIG. 17, and is a cross-sectional view taken in the direction of the arrow
  • FIG. 18 (d) is along the line DD ′ in FIG. FIG.
  • FIG. 18E is a cross-sectional view taken along the line EE ′ in FIG. 17, and FIG. 18F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • the bottom surface of the memory groove 164 formed in step S5 is formed with low energy by ion implantation.
  • Phosphorus atoms (P) are implanted, and a P implantation region 134 is formed by rapid annealing.
  • phosphorus atoms are implanted only into the portion where the P-type silicon substrate layer 130 is exposed, and a P implantation region 134 is formed.
  • phosphorus atoms are not implanted into the exposed portion of the silicon dioxide layer 132, and no P implantation region 134 is formed.
  • the P implantation region 134 is formed over the entire bottom surface of the contact wiring trench 166.
  • P implantation regions 134 are formed in island shapes at predetermined intervals on the bottom surfaces of the other memory grooves 164 (see FIG. 17).
  • Arsenic (As) atoms may be implanted instead of phosphorus atoms.
  • FIG. 19 and 20 are a top view and a cross-sectional view showing a process of forming Si 3 N 4 portions (side walls) on the left and right side walls of each memory groove, respectively.
  • 20A is a cross-sectional view taken along the line AA ′ in FIG. 19 as viewed in the direction of the arrow
  • FIG. 20B is a cross-sectional view taken along the line BB ′ in FIG.
  • 20C is a cross-sectional view taken along the line CC ′ in FIG. 19, and is a cross-sectional view taken in the direction of the arrow.
  • FIG. 20D is a cross-sectional view taken along the line DD ′ in FIG.
  • FIG. 20E is a cross-sectional view taken along the line EE ′ in FIG. 19
  • FIG. 20F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the
  • Si 3 N 4 is deposited to a thickness of 70 nm on the entire surface by the CVD method, and other than the side surface of the memory groove by dry etching.
  • the Si 3 N 4 portion 138 is formed by removing the Si 3 N 4 adhering to the surface.
  • FIGS. 21 and 22 are a top view and a cross-sectional view showing a step of implanting phosphorus atoms (P) into a portion where the P-type silicon substrate is exposed between a pair of Si 3 N 4 portions formed in each memory groove, respectively.
  • FIG. 22A is a cross-sectional view taken along the line AA ′ in FIG. 21 as viewed in the direction of the arrow
  • FIG. 22B is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 22C is a cross-sectional view taken along the line CC ′ in FIG. 21, and is a cross-sectional view taken in the direction of the arrow.
  • FIG. 22D is a cross-sectional view taken along line DD ′ in FIG. FIG.
  • FIG. 22E is a cross-sectional view taken along the line EE ′ in FIG. 21, and FIG. 22F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • step S8 the step is performed by step S7 by ion implantation. Between the Si 3 N 4 portions (sidewalls) thus formed, phosphorus atoms (P) are implanted with low energy, and further, a P implantation region 134 is formed deeper by high-speed annealing. As in step S6, phosphorus atoms are not implanted into the portion where the silicon dioxide layer 132 is exposed, and the P implantation region 134 is not formed.
  • FIG. 23 and 24 are a top view and a cross-sectional view showing a step of forming a platinum silicide layer in a portion where the P implantation region is exposed between a pair of Si 3 N 4 portions formed in each memory trench, respectively.
  • . 24A is a cross-sectional view taken along the line AA ′ in FIG. 23 as viewed in the direction of the arrow.
  • FIG. 24D is a cross-sectional view taken along line DD ′ in FIG. FIG.
  • FIG. 24E is a cross-sectional view taken along the line EE ′ in FIG. 23, and FIG. 24F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • step S9 In the step of forming a platinum silicide layer in a portion where the P implantation region is exposed between a pair of Si 3 N 4 portions formed in each memory groove (step S9), first, platinum is formed by sputtering (condition is 5 nm, for example). Deposited on the bottom surface of the memory groove. Next, platinum silicide is generated at the boundary portion between the P implantation region 134 and the deposited platinum layer by annealing (the condition is, for example, 500 ° C., 10 minutes). Thereby, a platinum silicide layer 136 is formed. Excess platinum layer is removed by standard processes.
  • 25 and 26 are a top view and a cross-sectional view showing a process of forming a tantalum oxide layer and a tantalum nitride layer on the entire surface including the side surface and the bottom surface of each memory groove, respectively.
  • 26A is a cross-sectional view taken along the line AA ′ in FIG. 25 as viewed in the direction of the arrow
  • FIG. 26B is a cross-sectional view taken along the line BB ′ in FIG.
  • 26C is a cross-sectional view taken along the line CC ′ in FIG. 25, and is a cross-sectional view taken in the direction of the arrow.
  • FIG. 26D is a cross-sectional view taken along the line DD ′ in FIG. FIG.
  • FIG. 26 (e) is a cross-sectional view taken along the line EE ′ in FIG. 25, and FIG. 26 (f) is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • oxygen can be increased by increasing the oxygen flow rate during film formation in the sputtering (eg, reactive sputtering method).
  • the tantalum oxide layer 140 can be formed by depositing tantalum oxide under the conditions of argon 34 sccm, oxygen 24 sccm, power 1.6 kW, and oxygen content of about 72 atm%.
  • tantalum nitride is deposited by so-called reactive sputtering, in which a tantalum target is sputtered in an argon and nitrogen gas atmosphere to form a tantalum nitride layer 142.
  • the thickness of the tantalum oxide layer is determined so as to ensure an appropriate thickness (for example, 3 nm) of the sidewall portion in consideration of the step coverage (ratio of the size of the sidewall portion to the planar portion). The That is, when the step coverage is 10%, the tantalum oxide is deposited so that the thickness of the planar portion (including the bottom surface of the memory groove) is 30 nm. At this time, the thickness of the tantalum oxide layer 140 on the side wall is about 3 nm.
  • FIG. 27 and FIG. 28 are a top view and a cross-sectional view, respectively, showing a process of removing the tantalum oxide layer and the tantalum nitride layer except for the portion existing inside the memory trench.
  • 28A is a cross-sectional view taken along the line AA ′ in FIG. 27 as viewed in the direction of the arrow
  • FIG. 28B is a cross-sectional view taken along the line BB ′ in FIG.
  • 28C is a cross-sectional view taken along the line CC ′ in FIG. 27, and is a cross-sectional view taken in the direction of the arrow.
  • FIG. 28D is a cross-sectional view along DD ′ in FIG. FIG.
  • FIG. 28E is a cross-sectional view taken along the line EE ′ in FIG. 27, and FIG. 28F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • the tantalum oxide layer 140 except for the portion existing inside the memory trench is formed by CMP.
  • the tantalum nitride layer 142 is removed.
  • the upper end surfaces of the tantalum oxide layer 140 and the tantalum nitride layer 142 are adjusted to be lower than the upper end surfaces of the Si 3 N 4 layer 146 by increasing the CMP polishing pressure or extending the polishing time. . Note that this can be performed not only by adjusting the CMP conditions but also by etch back.
  • FIGS. 29 and 30 are a top view and a cross-sectional view showing a process of forming a tungsten layer in the groove formed inside the tantalum nitride layer and forming a silicon dioxide layer in the recess, respectively.
  • 30A is a cross-sectional view taken along the line AA ′ in FIG. 29 as seen in the direction of the arrow
  • FIG. 30B is a cross-sectional view taken along the line BB ′ in FIG.
  • 30C is a cross-sectional view taken along the line CC ′ in FIG. 29, and is a cross-sectional view taken in the direction of the arrow
  • FIG. 30D is a cross-sectional view taken along the line DD ′ in FIG. FIG.
  • FIG. 30E is a cross-sectional view taken along the line EE ′ in FIG. 29, and FIG. 30F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • the groove formed inside the tantalum nitride layer 142 and extending in the front-rear direction is filled.
  • the tungsten layer 144 is formed. This is done by CVD and CMP.
  • a silicon dioxide layer 148 is formed by filling the recess formed by the Si 3 N 4 portion 138 (sidewall), the tantalum oxide layer 140, the tantalum nitride layer 142, and the tungsten layer 144 with silicon dioxide. The This is performed by forming TEOS by CVD (for example, 50 nm) and by CMP.
  • FIGS. 31 and 32 are a top view and a cross-sectional view showing a process of forming a silicon dioxide layer on the entire surface and further forming a groove for embedding a word line, respectively.
  • 32A is a cross-sectional view taken along the line AA ′ in FIG. 31 as viewed in the direction of the arrow
  • FIG. 32B is a cross-sectional view taken along the line BB ′ in FIG. 32
  • (c) is a cross-sectional view taken along the line CC 'in FIG. 31, and is a cross-sectional view taken in the direction of the arrow.
  • FIG. 32 (d) is along the line DD' in FIG.
  • FIG. 32E is a cross-sectional view taken along the line EE ′ in FIG. 31
  • FIG. 32F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the
  • step S13 In the step of forming a silicon dioxide layer on the entire surface and further forming a groove for embedding the word line WL (step S13), after depositing TEOS by CVD with silicon dioxide, a part of it is etched by using a mask. By removing, a trench 168 for embedding the word line WL is formed, and the Si 3 N 4 layer 146 where the control electrode T3 (gate) of the transistor is formed is exposed (see FIG. 31).
  • FIG. 33 and 34 are a top view and a cross-sectional view, respectively, showing a process for forming a hole for embedding a control electrode (gate) of a transistor.
  • 34A is a cross-sectional view taken along the line AA ′ in FIG. 33 as viewed in the direction of the arrow
  • FIG. 34B is a cross-sectional view taken along the line BB ′ in FIG.
  • FIG. 34C is a cross-sectional view taken along the line CC ′ in FIG. 33, and is a cross-sectional view taken in the direction of the arrow in FIG. 33.
  • FIG. FIG. 34E is a cross-sectional view taken along the line EE ′ in FIG. 33
  • FIG. 34F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • a portion of the Si 3 N 4 layer 146 where the control electrode T3 (gate) of the transistor is formed by dry etching using a mask is formed. Remove.
  • the polysilicon layer 160 is soluble in an alkaline solution such as TMAH, but chemical dry etching of CF 4 + O 2 may be used. Thereby, a hole 170 for embedding the control electrode (gate) of the transistor is formed.
  • FIG. 35 and FIG. 36 are a top view and a cross-sectional view showing a step of forming a word line and a control electrode (gate) of a transistor, respectively.
  • 36A is a cross-sectional view taken along the line AA ′ in FIG. 35 as viewed in the direction of the arrow
  • FIG. 36B is a cross-sectional view taken along the line BB ′ in FIG.
  • 36C is a cross-sectional view taken along the line CC ′ in FIG. 35, and is a cross-sectional view taken in the direction of the arrow
  • FIG. 36D is a cross-sectional view taken along line DD ′ in FIG.
  • FIG. 36E is a cross-sectional view taken along the line EE ′ in FIG. 35
  • FIG. 36F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an
  • a titanium / titanium nitride layer 150 (adhesion layer) is first formed by sputtering, and then a tungsten layer 152 (word line) is formed by plating.
  • WL and control electrode T3) are formed.
  • FIG. 37 and 38 are a top view and a cross-sectional view showing a process of forming a groove for burying the source line and a hole for burying the contact, respectively.
  • FIG. 38A is a cross-sectional view taken along the line AA ′ in FIG. 37 as viewed in the direction of the arrow
  • FIG. 38B is a cross-sectional view taken along the line BB ′ in FIG. 38
  • (c) is a cross-sectional view taken along the line CC ′ in FIG. 37, and is a cross-sectional view taken in the direction of the arrow
  • FIG. 38 (d) is along the line DD ′ in FIG.
  • FIG. 38E is a cross-sectional view taken along the line EE ′ in FIG. 37
  • FIG. 38F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of
  • step S16 silicon dioxide was deposited by a thermal oxidation method (condition is, for example, 10 nm), and then a mask was used. By removing a part thereof by etching, a groove 172 for embedding the source line SL and a hole 174 for embedding the contact C1 are formed.
  • FIG. 39 and 40 are a top view and a cross-sectional view, respectively, showing a process for forming a source line and a contact.
  • 40A is a cross-sectional view taken along the line AA ′ in FIG. 39 as viewed in the direction of the arrow.
  • FIG. 40B is a cross-sectional view taken along the line BB ′ in FIG. 40 (c) is a cross-sectional view taken along the line CC ′ in FIG. 39, and is a cross-sectional view taken in the direction of the arrow
  • FIG. 40 (d) is along the line DD ′ in FIG.
  • FIG. 40E is a cross-sectional view taken along the line EE ′ in FIG. 39
  • FIG. 40F is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • step S17 copper is buried in the groove 172 and the hole 174 formed in step S16 by a damascene process, and excess copper is removed by CMP. Thereby, the copper layer 154 and the contact 153 (contact C1 in FIG. 3) are formed.
  • 41 and 42 are a top view and a cross-sectional view showing a process of forming a bit line and a contact, respectively.
  • 42A is a cross-sectional view taken along the line AA ′ in FIG. 41 as viewed in the direction of the arrow.
  • FIG. 42B is a cross-sectional view taken along the line BB ′ in FIG. 42 (c) is a cross-sectional view taken along the line CC ′ in FIG. 41, and is a cross-sectional view taken in the direction of the arrow
  • FIG. 42 (d) is along the line DD ′ in FIG.
  • FIG. 42 (e) is a cross-sectional view taken along the line EE ′ in FIG. 41
  • FIG. 42 (f) is a cross-sectional view taken along the line EE ′ in FIG.
  • FIG. 6 is a cross-sectional view of a cross section cut along ⁇ F ′ as seen in the direction of an arrow.
  • step S18 silicon dioxide is deposited on the front surface by TEOS so as to cover the copper layer 154 and the contact 153, and a part thereof is etched by using a mask. By removing, a groove for embedding the bit line BL and a hole for embedding the contact C2 are formed. Copper is buried in the grooves and holes by a damascene process, and excess copper is removed by CMP. Thereby, the copper layer 162 and the contact 161 (contact C2 in FIG. 3) are formed.
  • FIG. 42 is the same as FIG. 4.
  • FIG. 43 is a block diagram showing an example of a circuit configuration of the nonvolatile memory device 100 ′ according to the modification of the first embodiment of the present invention. As shown in FIG. 43, both ends of the series path may be connected to a bit line (third wiring) for each memory block.
  • FIGS. 3 and 4 Such an arrangement, in FIGS. 3 and 4, by adding one of the contact wire CL in the left SL 0 0, is obtained by connecting the bit line BL0 via the contact C2 this.
  • the configuration of the contact wiring to be added can be the same as the contact wiring of the first embodiment. Details of the specific configuration and manufacturing method will be omitted because they will be apparent to those skilled in the art from the above description.
  • the embodiment is the same as the embodiment shown in FIG. 1 except for the connection relationship between the series path SP and the bit line BL. Therefore, elements common to FIGS. 1 and 43 are denoted by the same reference numerals and names, and description thereof is omitted.
  • FIG. 44 is a block diagram showing an example of a circuit configuration of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • the nonvolatile memory device 200 includes a power supply circuit 113 for applying a voltage to the resistance variable element included in each memory cell.
  • the power supply circuit 113 corresponds to the selected memory cell.
  • the output voltage is changed according to the number of transistors TR included in the series path SP from the connection portion between the series path SP and the corresponding bit line (third wiring) to the first electrode E1 of the memory cell MC. It is configured.
  • the nonvolatile memory device 200 is the same as the nonvolatile memory device 100 of FIG. 1 except that the power supply circuit 112 is the power supply circuit 113 and the high resistance voltage generation circuit 124 is the first high resistance voltage generation circuit 125. And the second high resistance voltage generation circuit 126, the third high resistance voltage generation circuit 127, and the fourth high resistance voltage generation circuit 128, and the other configuration is the same as that of the nonvolatile memory device 100. is there. Therefore, elements common to FIG. 1 and FIG. 44 are denoted by the same reference numerals and names, and description thereof is omitted.
  • the first high resistance voltage generation circuit 125 applies a voltage V2 0 (first high resistance voltage) to be applied to the selected bit line BL when increasing the resistance of the memory cell MC located in the first column from the left of the memory block. Is output.
  • V2 0 first high resistance voltage
  • the number of transistors h set in the portion connecting the first electrode E1 and the bit line BL of the resistance variable element RR included in the memory cell is four.
  • the second high resistance voltage generation circuit 126 is configured to increase the resistance of the memory cell MC located in the second column from the left of the memory block, by applying a voltage V2 1 (second high resistance voltage) applied to the selected bit line BL. ) Is output.
  • V2 1 second high resistance voltage
  • Is output the number of transistors h set in the portion connecting the first electrode E1 and the bit line BL of the resistance variable element RR included in the memory cell is three.
  • the third high-resistance voltage generation circuit 127 is configured to increase the resistance of the memory cell MC located in the third column from the left of the memory block by applying a voltage V2 2 (third high-resistance voltage) applied to the selected bit line BL. ) Is output.
  • V2 2 third high-resistance voltage
  • the fourth high-resistance voltage generating circuit 128 is configured to increase the resistance of the memory cell MC located in the fourth column from the left of the memory block by applying a voltage V2 3 (fourth high-resistance voltage) applied to the selected bit line BL. ) Is output.
  • V2 3 fourth high-resistance voltage
  • each memory cell has a low resistance when the selected source line SL is set to a high potential and the selected bit line BL is set to a low potential (for example, ground potential) (in the example of the first embodiment, as shown in FIG. 6A). Since the substrate bias effect hardly occurs in the selected transistor, the applied voltage is applied as it is between both electrodes of the resistance variable element RR as it is. On the other hand, when the selected source line SL is set to a low potential and the selected bit line BL is set to a high potential (in the example of the first embodiment, the resistance is increased as shown in FIG. 6B), the selection transistor is reversed. Since the substrate bias effect of the bias occurs, the voltage actually applied between both electrodes of the resistance variable element RR becomes smaller than the voltage applied between the selected source line SL and the selected bit line BL.
  • a low potential for example, ground potential
  • FIG. 45 is a diagram illustrating a circuit used for simulating a potential drop due to the substrate bias effect.
  • A-Tr is a control transistor existing between the power supply circuit and the memory cell
  • Tr 0 to Tr 15 are transistors connected to each memory cell.
  • V E0 to V E15 are voltages on the source line when V D (V D0 to V D15 ) of each transistor constituting the memory cell is calculated as 0V.
  • FIG. 46 is a diagram showing a result of obtaining a potential drop due to a substrate bias effect of V D (V D0 to V D15 ) of each transistor based on the circuit diagram of FIG. 45 by simulation.
  • the transistor configuration used in the simulation is common to all of Tr 0 to Tr 15 and A-Tr.
  • transistors provided continuously so that the first main terminal (source / drain) of one adjacent transistor and the second main terminal (source / drain) of the other transistor are connected to each other.
  • the control terminals (gates) of the respective transistors are connected, and the same potential (V G ) is applied.
  • a lower electrode of a resistance variable element is connected to each of connection portions (main terminals) of two adjacent transistors.
  • the resistance variable element to the right of the main terminal of the rightmost transistor Tr 0 is not connected, the right of the main terminal is connected to the bit line BL I think. All upper electrodes of the resistance variable element are considered to be grounded.
  • the first embodiment has a configuration in which four memory cells are connected to one serial path (a configuration in which four memory cells are included in one row in the memory block). Note that by adjusting the V G and V BL, can be connected more memory cells to one series path.
  • VBL the degree of potential drop due to the substrate bias effect varies depending on the position on the series path (the number of transistors included in the path connecting the resistance variable element and the bit line).
  • the voltage actually applied to the resistance variable element also changes.
  • the applied voltage is constant regardless of the position on the series path. Therefore, according to the path length of the shortest serial path connecting the first electrode E1 of the memory cell and the bit line BL (the number of transistors included in the shortest serial path connecting the resistance variable element and the bit line), the resistance It is desirable to adjust VBL in advance so that the voltage applied between both electrodes of the variable element RR is equal regardless of the position in the memory block.
  • the first high-resistance voltage generation circuit 125, the second high-resistance voltage generation circuit 126, the third high-resistance voltage generation circuit 127, and the fourth high-resistance voltage generation circuit 128 are used, and the memory cell the V BL by changing the V2 0 ⁇ V2 3 as described above, to realize such control in response to the position.
  • the voltage applied between both electrodes of the resistance variable element RR is constant regardless of the position of the memory cell MC, and the resistance value after writing is made more constant than in the previous configuration. And unnecessary voltage stress applied to the resistance variable element can be further suppressed.
  • the nonvolatile memory device according to the present invention is useful as a nonvolatile memory device that realizes a memory cell of 4F 2 while effectively suppressing a current flowing through an unselected memory cell.

Abstract

　メモリセル（ＭＣ）は１個のトランジスタと１個の抵抗変化型素子とを備え、トランジスタは第１主端子と第２主端子と制御端子とを備え、抵抗変化型素子は第１電極と第２電極と第１電極および第２電極の間に設けられた抵抗変化層とを備え、隣接する２個のメモリセルに含まれる一方のメモリセルの第１主端子と他方のメモリセルの第２主端子とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して伸びる直列経路（ＳＰ）が形成され、メモリセルのそれぞれについて、制御端子がそのメモリセルに対応する第１配線（ＷＬ）の一部であるかその第１配線に接続され、第２電極がそのメモリセルに対応する第２配線（ＳＬ）の一部であるかその第２配線に接続され、第１電極がそのメモリセルに対応する直列経路（ＳＰ）の一部であるかその直列経路に接続されている。

Description

抵抗変化型不揮発性記憶装置
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタとで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置に関する。
　近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
　抵抗変化型素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造が用いられる。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。メモリセル面積は４Ｆ２を実現可能である。特許文献１には、バイポーラタイプの抵抗変化型素子を用いたクロスポイント型の抵抗変化型記憶装置が示されている。この抵抗変化型記憶装置では、データ書込み時において、選択ビット線にＶｐｐ、選択ワード線にＶｓｓ（０Ｖ）、非選択ワード線および非選択ビット線に１／２Ｖｐｐが印加される。また、データ消去時において、選択ワード線にＶｐｐ、選択ビット線にＶｓｓ（０Ｖ）、非選択ワード線および非選択ビット線にＶｐｐ／２が印加される。
　また、抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線、ソース線との交点の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。このメモリセルの面積は、最小でも6F2を必要である。
　特許文献２では、ペロブスカイト型結晶構造の酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。
　図４７は、特許文献２に図２として開示されているメモリセルの断面の模式図である。
　メモリセル１０１１は、トランジスタ１００６と抵抗変化素子１０１０とを電気的に直列に接続して形成されている。
　トランジスタ１００６は、半導体基板１００１上に作製した第１の拡散層領域であるソース領域１００２、第２の拡散層領域であるドレイン領域１００３、およびゲート酸化膜１００４上に形成されたゲート電極１００５からなる。
　抵抗変化素子１０１０は、電圧印加によって抵抗値が変化する可変抵抗層１００８を、下部電極１００７と上部電極１００９との間に挟持してなる。
　ドレイン領域１００３と下部電極１００７とは電気的に接続されている。
　上部電極１００９は、ビット線１０１２となる金属配線に接続され、ゲート電極１００５はワード線に接続され、ソース領域１００２はソース線１０１３となる金属配線に接続される。
　ここでは、可変抵抗層１００８に用いる材料としては、Ｐｒ１－ｘＣａｘＭｎＯ３、Ｌａ１－ｘＣａｘＭｎＯ３（ＰＣＭＯ）などが開示されているが、電極材料に関しては特に言及されていない。
　また、メモリセル１０１１への書き込み方法については、上部電極１００９にＶｐｐ、ソース領域１００２にＶｓｓ、ゲート電極に所定の電圧振幅Ｖｗｐのパルス電圧を印加すると、低抵抗状態から高抵抗状態に変化し、逆に、上部電極１００９にＶｓｓ、ソース領域１００２にＶｐｐ、ゲート電極に所定のＶｗｅのパルス電圧を印加すると、高抵抗状態から低抵抗状態に変化できることが開示されている。
　また、１Ｔ１Ｒメモリ構造を用いて、メモリセル面積を４Ｆ２に実現できる構造は特許文献３と特許文献４で開示されている。
　図４８は、特許文献３に図５として開示されている回路図である。ここでは、抵抗変化素子とトランジスタは並列で配置され、メモリセルを構成する。メモリセルを直列接続し、メモリアレイを構成する。この配置により、メモリセルの面積はトランジスタの面積で決め、４Ｆ２まで実現できる。
特開２００６－２０３０９８号公報 特開２００５－２５９１４号公報 特開２００４－２７２９７５号公報 米国特許第７２９８６４０号明細書
　しかしながら、１Ｔ１Ｒの６Ｆ２のメモリセル面積より縮小した前記の特許文献２では、整流素子としてバリスタを適用したクロスポイント型の抵抗変化型記憶装置が開示されている。一般に、クロスポイント型の抵抗変化型記憶装置では、整流素子としてダイオードが用いられる。ダイオードは、電圧に対し指数関数的に電流が増加するという特性を有している。ダイオードを流れる電流値は、印加される電圧が閾値電圧Ｖｔｈより低くても完全にゼロになるわけではない。特許文献２のように非選択のメモリセルにＶｐｐ／２の電位差が印加された場合、Schottky MIM型ダイオードモデルを採用すると、非選択セルを流れる電流は選択セルを流れる電流の百分の１から千分の１程度となる。大規模なメモリアレイでは、１行または１列に数百から数千のメモリセルが配設されるため、選択ビット線または選択ワード線に接続された非選択セルを流れる電流（漏れ電流）が、選択セルを流れる電流値と比較して必ずしも無視できなくなる。
　また、特許文献３と特許文献４は、抵抗変化素子とトランジスタとを並列配置するため、直列配置のメモリセル中の一つのセルを選択するとき、同一列に配置したトランジスタはすべてＯＮの状態となり、選択しない抵抗変化素子にもソース・ドレイン間の電圧が印加される。また、抵抗変化素子の低抵抗は数百オームであり、トランジスタのＯＮ抵抗は１ｋΩ程度であるため、トランジスタに流れる電流より多くの電流が低抵抗の抵抗変化素子に流れ、メモリ特性は劣化する。
　本発明は上記課題を解決するものであり、抵抗変化素子を配置する構造を工夫することで、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置を提供することを主たる目的とする。
　上記課題を解決すべく、本発明の不揮発性記憶装置は、第１平面内において第１方向に互いに平行に伸びる複数の第１配線と、前記第１平面と平行な第２平面内において第２方向に互いに平行にかつ前記第１配線と立体交差するように伸びる複数の第２配線と、前記第１配線と前記第２配線との立体交差点のそれぞれに対応して設けられたメモリセルとを備え、前記メモリセルのそれぞれは１個のトランジスタと１個の抵抗変化型素子とを備え、前記トランジスタのそれぞれは第１主端子と第２主端子と制御端子とを備え、前記抵抗変化型素子のそれぞれは第１電極と第２電極と前記第１電極および前記第２電極の間に設けられた抵抗変化層とを備え、前記第１方向に沿って並ぶ複数の前記メモリセルについて、隣接する２個のメモリセルに含まれる一方のメモリセルの第１主端子と他方のメモリセルの第２主端子とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して前記第１方向に伸びる直列経路が形成され、前記メモリセルのそれぞれについて、制御端子がそのメモリセルに対応する第１配線に接続され、第２電極がそのメモリセルに対応する第２配線に接続され、第１電極がそのメモリセルに対応する直列経路に接続されている。
　かかる構成では、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置が提供される。
　上記不揮発性記憶装置は、前記第１方向に互いに平行に伸びる複数の第３配線を備え、前記第１方向に沿って並ぶ複数のメモリセルは、連続して並んだ所定個数のメモリセルにより複数のメモリブロックを構成し、それぞれのメモリブロック毎に前記直列経路が前記第３配線と接続されていてもよい。
　かかる構成では、ビット線ＢＬに抵抗率の低い導体を用いることで、直列経路における配線遅延を抑制することができる。
　上記不揮発性記憶装置において、それぞれのメモリブロック毎に前記直列経路のそれぞれの両端が前記第３配線と接続されていてもよい。
　かかる構成では、直列経路の両側から電位が伝播するため、配線遅延がより効果的に抑制される。
　上記不揮発性記憶装置は、それぞれのメモリセルに含まれる抵抗変化型素子に電圧を印加するための電源回路を備え、前記電源回路は、選択されたメモリセルについて、対応する前記直列経路と対応する前記第３配線との接続部からそのメモリセルの第１電極までの前記直列経路に含まれるトランジスタの数に応じて出力する電圧を変化させるように構成されていてもよい。
　かかる構成では、メモリセルの位置によらず抵抗変化型素子の両電極間に印加される電圧が一定となり、従前の構成に比べ、書込み後の抵抗値をより一定に保ち、かつ抵抗変化型素子にかかる不必要な電圧ストレスをより抑制できる。
　上記不揮発性記憶装置において、前記第１主端子および前記第２主端子はそれぞれシリサイド層を有し、前記シリサイド層が前記第１電極を構成してもよい。
　上記不揮発性記憶装置において、前記シリサイド層は白金シリサイドからなっていてもよい。
　本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
　本発明は、上記のような構成を有し、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置を提供することが可能となる。
図１は、本発明の第１実施形態に係る不揮発性記憶装置１００の回路構成の一例を示すブロック図である。 図２は、図１におけるメモリセルＭＣの部分を拡大した図である。なお、添え字は対応するメモリブロックの行または列の番号を示す。 図３は、１個のメモリブロックを示す図であり、図３（ａ）はメモリブロックの上面図、図３（ｂ）は図３（ａ）の等価回路図である。 図４は、図３の一点鎖線で示したメモリブロックの断面を示す図であり、図４（ａ）は図３の線Ａ－Ａ’に沿って切った断面図、図４（ｂ）は図３の線Ｂ－Ｂ’に沿って切った断面図、図４（ｃ）は図３の線Ｃ－Ｃ’に沿って切った断面図、図４（ｄ）は図３の線Ｄ－Ｄ’に沿って切った断面図、図４（ｅ）は図３の線Ｅ－Ｅ’に沿って切った断面図、図４（ｆ）は図３の線Ｆ－Ｆ’に沿って切った断面図である。 図５は、本発明の第１実施形態にかかる不揮発性記憶装置に含まれる抵抗変化型素子の特性（電圧と抵抗値との関係）の一例を示す図である。 図６は、本発明の第１実施形態にかかる不揮発性記憶装置の動作例を示すタイミングチャートであり、図６（ａ）はメモリセルＭＣ００００に“０”を書き込む場合（抵抗変化型素子ＲＲを低抵抗化させる場合）、図６（ｂ）はメモリセルＭＣ００００に“１”を書き込む場合（抵抗変化型素子ＲＲを高抵抗化させる場合）、図６（ｃ）はメモリセルＭＣ００００に書き込まれているデータを読み出す場合を示す。 図７は、Ｐ型シリコン基板上にポリシリコン層を形成する工程を示す上面図である。 図８は、Ｐ型シリコン基板上にポリシリコン層を形成する工程を示す断面図であり、図８（ａ）は図７においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図８（ｂ）は図７においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図８（ｃ）は図７においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図８（ｄ）は図７においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図８（ｅ）は図７においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図８（ｆ）は図７においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図９は、Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝を形成する工程を示す上面図である。 図１０は、Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝を形成する工程を示す断面図であり、図１０（ａ）は図９においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図１０（ｂ）は図９においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図１０（ｃ）は図９においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図１０（ｄ）は図９においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図１０（ｅ）は図９においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図１０（ｆ）は図９においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図１１は、溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程を示す上面図である。 図１２は、溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程を示す断面図であり、図１２（ａ）は図１１においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図１２（ｂ）は図１１においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図１２（ｃ）は図１１においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図１２（ｄ）は図１１においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図１２（ｅ）は図１１においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図１２（ｆ）は図１１においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図１３は、二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程を示す上面図である。 図１４は、二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程を示す断面図であり、図１４（ａ）は図１３においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図１４（ｂ）は図１３においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図１４（ｃ）は図１３においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図１４（ｄ）は図１３においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図１４（ｅ）は図１３においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図１４（ｆ）は図１３においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図１５は、メモリ溝を形成する工程を示す上面図である。 図１６は、メモリ溝を形成する工程を示す断面図であり、図１６（ａ）は図１５においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図１６（ｂ）は図１５においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図１６（ｃ）は図１５においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図１６（ｄ）は図１５においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図１６（ｅ）は図１５においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図１６（ｆ）は図１５においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図１７は、各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図である。 図１８は、各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す断面図であり、図１８（ａ）は図１７においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図１８（ｂ）は図１７においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図１８（ｃ）は図１７においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図１８（ｄ）は図１７においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図１８（ｅ）は図１７においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図１８（ｆ）は図１７においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図１９は、各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程を示す上面図である。 図２０は、各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程を示す断面図であり、図２０（ａ）は図１９においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図２０（ｂ）は図１９においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図２０（ｃ）は図１９においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図２０（ｄ）は図１９においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図２０（ｅ）は図１９においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図２０（ｆ）は図１９においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図２１、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図である。 図２２は、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す断面図であり、図２２（ａ）は図２１においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図２２（ｂ）は図２１においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図２２（ｃ）は図２１においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図２２（ｄ）は図２１においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図２２（ｅ）は図２１においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図２２（ｆ）は図２１においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図２３は、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程を示す上面図である。 図２４は、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程を示す断面図であり、図２４（ａ）は図２３においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図２４（ｂ）は図２３においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図２４（ｃ）は図２３においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図２４（ｄ）は図２３においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図２４（ｅ）は図２３においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図２４（ｆ）は図２３においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図２５は、各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程を示す上面図である。 図２６は、各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程を示す断面図であり、図２６（ａ）は図２５においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図２６（ｂ）は図２５においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図２６（ｃ）は図２５においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図２６（ｄ）は図２５においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図２６（ｅ）は図２５においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図２６（ｆ）は図２５においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図２７は、メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程を示す上面図である。 図２８は、メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程を示す断面図であり、図２８（ａ）は図２７においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図２８（ｂ）は図２７においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図２８（ｃ）は図２７においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図２８（ｄ）は図２７においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図２８（ｅ）は図２７においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図２８（ｆ）は図２７においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図２９は、窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程を示す上面図である。 図３０は、窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程を示す断面図であり、図３０（ａ）は図２９においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図３０（ｂ）は図２９においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図３０（ｃ）は図２９においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図３０（ｄ）は図２９においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図３０（ｅ）は図２９においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図３０（ｆ）は図２９においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図３１は、全面に二酸化珪素層を形成し、さらにワード線を埋め込むための溝を形成する工程を示す上面図である。 図３２は、全面に二酸化珪素層を形成し、さらにワード線を埋め込むための溝を形成する工程を示す断面図であり、図３２（ａ）は図３１においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図３２（ｂ）は図３１においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図３２（ｃ）は図３１においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図３２（ｄ）は図３１においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図３２（ｅ）は図３１においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図３２（ｆ）は図３１においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図３３は、トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程を示す上面図である。 図３４は、トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程を示す断面図であり、図３４（ａ）は図３３においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図３４（ｂ）は図３３においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図３４（ｃ）は図３３においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図３４（ｄ）は図３３においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図３４（ｅ）は図３３においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図３４（ｆ）は図３３においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図３５は、ワード線とトランジスタの制御電極（ゲート）とを形成する工程を示す上面図である。 図３６は、ワード線とトランジスタの制御電極（ゲート）とを形成する工程を示す断面図であり、図３６（ａ）は図３５においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図３６（ｂ）は図３５においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図３６（ｃ）は図３５においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図３６（ｄ）は図３５においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図３６（ｅ）は図３５においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図３６（ｆ）は図３５においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図３７は、ソース線を埋め込むための溝とコンタクトを埋め込むためのホールとを形成する工程を示す上面図である。 図３８は、ソース線を埋め込むための溝とコンタクトを埋め込むためのホールとを形成する工程を示す断面図であり、図３８（ａ）は図３７においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図３８（ｂ）は図３７においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図３８（ｃ）は図３７においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図３８（ｄ）は図３７においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図３８（ｅ）は図３７においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図３８（ｆ）は図３７においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図３９は、ソース線とコンタクトとを形成する工程を示す上面図である。 図４０は、ソース線とコンタクトとを形成する工程を示す断面図であり、図４０（ａ）は図３９においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図４０（ｂ）は図３９においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図４０（ｃ）は図３９においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図４０（ｄ）は図３９においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図４０（ｅ）は図３９においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図４０（ｆ）は図３９においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図４１は、ビット線とコンタクトとを形成する工程を示す上面図である。 図４２は、ビット線とコンタクトとを形成する工程を示す断面図であり、図４２（ａ）は図４１においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図４２（ｂ）は図４１においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図４２（ｃ）は図４１においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図４２（ｄ）は図４１においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図４２（ｅ）は図４１においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図４２（ｆ）は図４１においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。 図４３は、本発明の第１実施形態の変形例にかかる不揮発性記憶装置１００’の回路構成の一例を示すブロック図である。 図４４は、本発明の第２実施形態にかかる不揮発性記憶装置２００の回路構成の一例を示すブロック図である。 図４５は、基板バイアス効果による電位降下をシミュレーションするための概念図である。 図４６は、図４５の概念図に基づいて基板バイアス効果による電位降下をシミュレーションにより求めた結果を示す図である。 図４７は、特許文献２で示されているメモリセルの断面の模式図である。 図４８は、特許文献３で開示されている回路図である。
　以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
　（第１実施形態）
　［装置構成］
　図１は、本発明の第１実施形態に係る不揮発性記憶装置１００の回路構成の一例を示すブロック図である。図２は、図１におけるメモリセルＭＣの部分を拡大した図である。なお、添え字は対応するメモリブロックの行または列の番号を示す。
　図１および図２に示すように、不揮発性記憶装置１００は、第１平面内において第１方向に互いに平行に伸びる複数のワード線ＷＬ００、ＷＬ１０、ＷＬ２０、ＷＬ３０、ＷＬ１０、ＷＬ１１、・・・（第１配線、例えばタングステンからなる：以下単に「ＷＬ」とする）と、第１平面と平行な第２平面内において第２方向に互いに平行にかつ第１配線と立体交差するように伸びる複数のソース線ＳＬ００、ＳＬ１０、ＳＬ２０、ＳＬ３０、ＳＬ０１、ＳＬ１１、・・・（第２配線、例えば銅からなる：以下単に「ＳＬ」とする）と、ワード線ＷＬとソース線ＳＬとの立体交差点のそれぞれに対応して設けられたメモリセルＭＣ００００、ＭＣ０１００、ＭＣ０２００、ＭＣ０３００、ＭＣ１０００、・・・ＭＣ３３００、・・・ＭＣ３２ｍｎ、ＭＣ３３ｍｎ（以下単に「ＭＣ」とする）とを備えている。
　メモリセルＭＣのそれぞれは１個のトランジスタＴＲ（例えば、ＦＥＴトランジスタ）と１個の抵抗変化型素子ＲＲ（例えば、ＲｅＲＡＭ素子）とを備えている。トランジスタＴＲのそれぞれは第１主端子Ｔ１（ソース／ドレイン）と第２主端子Ｔ２（ソース／ドレイン）と制御端子Ｔ３（ゲート）とを備えている。抵抗変化型素子ＲＲのそれぞれは第１電極Ｅ１（例えば、白金あるいは白金シリサイドからなる下部電極）と第２電極Ｅ２（例えば、窒化タンタルからなる上部電極）と第１電極Ｅ１および第２電極Ｅ２の間に設けられた抵抗変化層ＶＲ（例えば、ＴａやＮｉ、Ｔｉ、Ｈｆ、Ｚｒなどの遷移金属の酸化物を含む。タンタル酸化物を含むのが好ましく、タンタル酸化物からなるのがさらに好ましい。）とを備えている。
　第１方向に沿って並ぶ複数のメモリセルＭＣについて、隣接する２個のメモリセルＭＣに含まれる一方のメモリセルＭＣの第１主端子Ｔ１と他方のメモリセルＭＣの第２主端子Ｔ２とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して第１方向に伸びる直列経路ＳＰ０００、ＳＰ１００、ＳＰ２００、ＳＰ３００、ＳＰ００１、・・・（以下、単に「ＳＰ」とする）が形成されている。
　メモリセルＭＣのそれぞれについて、制御端子Ｔ３がそのメモリセルＭＣに対応するワード線ＷＬに接続されている。　
メモリセルＭＣのそれぞれについて、第２電極Ｅ２がそのメモリセルＭＣに対応するソース線ＳＬに接続されている。第２電極Ｅ２はそのメモリセルＭＣに対応するソース線ＳＬの一部であってもよい。
　メモリセルＭＣのそれぞれについて、第１電極Ｅ１がそのメモリセルＭＣに対応する直列経路ＳＰに接続されている。第１電極Ｅ１はそのメモリセルＭＣに対応する直列経路ＳＰの一部であってもよい。
　以上のような構成では、トランジスタ１個につき抵抗変化型素子が１個形成されることになる。すなわち、隣接する２個の抵抗変化型素子が、第１電極Ｅ１において１個のトランジスタを共有すると共に、第２電極Ｅ２がトランジスタに接続されずに配線に接続される。選択メモリセルに通流される電流は直列経路ＳＰを流れ、非選択メモリセルの両電極間には流れない。かかる構成により、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルからなる１Ｔ１Ｒ型メモリセルアレイを備えた不揮発性記憶装置が実現される。
　不揮発性記憶装置１００はさらに、第１方向に互いに平行に伸びる複数のビット線ＢＬ０、ＢＬ１、・・・（第３配線、例えば銅からなる：以下単に「ＢＬ」とする）を備え、第１方向に沿って並ぶ複数のメモリセルＭＣは、連続して並んだ所定個数のメモリセルＭＣにより複数のメモリブロックＭＢを構成し、それぞれのメモリブロックＭＢ毎に直列経路ＳＰが第２方向に伸びるコンタクト配線ＣＬ（例えば、白金シリサイドからなる：以下単に「ＣＬ」とする）を介してビット線ＢＬと接続されている。
　かかる構成では、ビット線ＢＬに抵抗率の低い導体を用いることで、直列経路における配線遅延を抑制することができる。
　本実施形態では、第１主端子Ｔ１および第２主端子Ｔ２はそれぞれシリサイド層を有し、このシリサイド層が第１電極Ｅ１を構成する。このシリサイド層は白金シリサイドからなるのが好ましい。
　かかる構成では、シリコン基板に形成されたシリサイドが抵抗変化型素子の電極に用いられるため、素子サイズをさらに小形化できる。特に、白金は抵抗変化型素子の電極材料として好適であることから、シリサイド層は白金シリサイドからなることが望ましい。
　ソース線ＳＬは、それぞれカラムデコーダ１０２に接続されている。ワード線ＷＬおよびビット線ＢＬは、それぞれロウデコーダ１０４に接続されている。メモリセルＭＣ、ワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬ、コンタクト配線ＣＬ、カラムデコーダ１０２、ロウデコーダ１０４は、全体として１個のメモリセルアレイ１０６を構成する。
　メモリセルアレイ１０６には、ｍ行ｎ列のメモリブロックＭＢが含まれる。それぞれのメモリブロックＭＢには、４×４＝１６個のメモリセルＭＣが含まれる。メモリセルアレイ１０６全体では、１６ｍｎ個のメモリセルＭＣが含まれる。ワード線ＷＬの数は４ｍ、ソース線の数は４ｎ、ビット線の数はｍ、コンタクト配線ＣＬの数はｎである。
　同じ列（ｙ列）のメモリセルブロックＭＢｘｙに属するメモリセルＭＣは、メモリセルブロックＭＢｘｙ内における列の番号（４×４のマトリクスにおける列番号）が同じものが、同一のソース線ＳＬで互いに接続されている。具体的には、例えば、１列目のメモリセルブロックＭＢｘ０に属する左側から１番目（１列目）のメモリセル同士（ＭＣ００００、ＭＣ１０００、ＭＣ２０００、ＭＣ３０００、ＭＣ００１０、・・・）は同一のソース線ＳＬ００で互いに接続され、左側から２番目（２列目）のメモリセル同士（ＭＣ０１００、ＭＣ１１００、ＭＣ２１００、ＭＣ３１００、ＭＣ０１１０、・・・）は同一のソース線ＳＬ１０で互いに接続される。
　不揮発性記憶装置１００はさらに、外部からアドレス信号ＡＤを受け取ってメモリセルアレイ１０６へと送るアドレス入力回路１０８と、外部から制御信号ＣＴＬを受け取ってメモリセルアレイ１０６へと送る制御回路１１０と、所定の電圧（低抵抗化電圧、高抵抗化電圧などの書込み電圧や、読出し電圧など）を出力する電源回路１１２と、外部とのデータの受け渡しを行うデータ入出力回路１１４と、データ入出力回路から出力される書込データに基づいて電源回路１１２から出力される電圧をメモリセルアレイへと入力する書込回路１１６と、センスアンプ１２０とを備えている。センスアンプ１２０は、選択したビット線に流れる電流量を検出し、この電流量が、メモリセルが高抵抗状態である場合に対応する電流量のときをデータ「１」に、メモリセルが低抵抗状態である場合に対応する電流量のときをデータ「０」と判定する。
　電源回路１１２は、メモリセルＭＣを低抵抗化する（メモリセルＭＣに含まれる抵抗変化型素子ＲＲを低抵抗状態とする）場合に印加される電圧を生成するための低抵抗化電圧生成回路１２２と、メモリセルＭＣを高抵抗化する（メモリセルＭＣに含まれる抵抗変化型素子ＲＲを高抵抗状態とする）場合に印加される電圧を生成するための高抵抗化電圧生成回路１２４とを備えている。
　［メモリブロックの概略構成］
　図３は、１個のメモリブロックを示す図であり、図３（ａ）はメモリブロックの上面図、図３（ｂ）は図３（ａ）の等価回路図である。図３（ｂ）は、図１におけるメモリブロックＭＢを抜き出して拡大したものになっている。
　図３（ａ）に示すように、ワード線ＷＬ（第１配線）は第１平面内において第１方向（図中の左右方向）に互いに平行に伸びており、ソース線ＳＬ（第２配線）は第１平面と平行な第２平面内において第２方向（図中の上下方向）に互いに平行にかつワード線ＷＬと立体交差するように伸びており、ビット線ＢＬ（第３配線）は第２平面と平行な第３平面内において第１方向（図中の左右方向）に互いに平行に伸びており、コンタクト配線ＣＬ（第４配線）は第３平面と平行な第４平面内において第２方向（図中の上下方向）に互いに平行に伸びている。
　ワード線ＷＬとソース線ＳＬとの立体交差点のそれぞれにはメモリセルＭＣと、トランジスタＴＲの第１主端子Ｔ１および第２主端子Ｔ２が設けられている。ワード線ＷＬにおいて、ソース線ＳＬと重ならない部分には、トランジスタＴＲの制御端子Ｔ３が設けられている。
　ビット線ＢＬとソース線ＳＬとの立体交差点の下方にはコンタクトＣ１（ソース線ＳＬと第２電極Ｅ２との接続部）が設けられている。なお後述するように、本実施形態において第２電極Ｅ２は第２方向に伸びるように形成され、複数の抵抗変化型素子ＲＲの上部電極として機能する。したがって、等価回路図（図３（ｂ）ではメモリセル毎に第２電極Ｅ２がソース線ＳＬと接続されているように見えるが、実際には第２電極Ｅ２はメモリセルブロック毎にソース線ＳＬと接続される。ただし、回路としては図３（ｂ）と等価である。
　ビット線ＢＬとコンタクト配線ＣＬとの立体交差点にはコンタクトＣ２（ビット線ＢＬとコンタクト配線ＣＬとの接続部）が設けられている。
　［メモリブロックの断面構成］
　図４は、図３の一点鎖線で示したメモリブロックの断面を示す図であり、図４（ａ）は図３の線Ａ－Ａ’に沿って切った断面図、図４（ｂ）は図３の線Ｂ－Ｂ’に沿って切った断面図、図４（ｃ）は図３の線Ｃ－Ｃ’に沿って切った断面図、図４（ｄ）は図３の線Ｄ－Ｄ’に沿って切った断面図、図４（ｅ）は図３の線Ｅ－Ｅ’に沿って切った断面図、図４（ｆ）は図３の線Ｆ－Ｆ’に沿って切った断面図である。以下、図４においてソース線ＳＬが伸びる方向を前後方向、基板の厚み方向を上下方向、ワード線ＷＬの伸びる方向を左右方向とする。図４において、同じメッシュ模様は原則的にほぼ同じ材料からなることを示す。ただし、同じメッシュ模様で示された部分であっても、詳細な組成や成分は異なる場合がある。
　図４に示すように、メモリブロックＭＢにおいては、Ｐ型シリコン基板層１３０の上に、所定の間隔を置いて左右方向に伸びるように複数の二酸化珪素層１３２が形成されている。ただし、二酸化珪素層１３２の左端は前後方向に連続している。二酸化珪素層１３２のうち左右に伸びる部分は、ＳＴＩ［Shallow Trench Insulator］領域を構成する。ＳＴＩ領域の大きさは、例えば幅０．１８μm、深さ３００ｎｍである。
　二酸化珪素層１３２の上半分を前後方向に貫いて伸びるように複数の溝（以下、「メモリ溝」と呼ぶ。図４におけるメモリ溝の数は５）が形成されている。メモリ溝の大きさは、例えば幅０．１８μｍ、深さ５５０ｎｍ（ＳＴＩ＋ダミーゲート高さ）である。メモリ溝の左右の側壁部にＳｉ３Ｎ４部１３８（サイドウォール）が形成されている。Ｓｉ３Ｎ４部１３８の表面とメモリ溝の底面とを覆うようにタンタル酸化物層１４０（抵抗変化層）と、窒化タンタル層１４２（上部電極層）とがこの順に形成されている。タンタル酸化物層１４０の底部の厚みは例えば３０ｎｍである。窒化タンタル層１４２の内側に形成された溝を埋めるようにタングステン層１４４（埋込導体層）が形成されている。Ｓｉ３Ｎ４部１３８とタンタル酸化物層１４０と窒化タンタル層１４２とタングステン層１４４とは、全体としてメモリ溝を埋めており、上端面は凹部を形成し、該凹部を二酸化珪素層１４８が埋めている。ただし、銅層１５４（ソース線ＳＬ）と窒化タンタル層１４２とが接続される部分（Ｃ－Ｃ’断面）においては、該凹部をチタン／窒化チタン層１４９（密着層）が埋めている。埋込導体層は銅やアルミニウムなどで形成してもよい。
　ＳＴＩ領域の形成されていない部分の上方には、ワード線ＷＬを構成するタングステン層１５２と、チタン／窒化チタン層１５０（密着層）とが、左右方向に伸びるように形成されている。タングステン層１５２の大きさは、例えば幅０．１８μm、深さ３００ｎｍである。メモリ溝のない部分では、タングステン層１５２とチタン／窒化チタン層１５０とは下方に伸び、二酸化珪素層１５８を介してＰ型シリコン基板層１３０に接している。二酸化珪素層１５８の厚みは、例えば１０ｎｍである。タングステン層１５２が二酸化珪素層１５８を挟んでＰ型シリコン基板層１３０と接続されている部分が、トランジスタＴＲの制御端子Ｔ３（ゲート）として機能する。制御端子Ｔ３の大きさは、例えば０．１８μｍ×０．１８μｍである。
　Ｐ型シリコン基板層１３０とメモリ溝との接続部分には、Ｐ注入領域１３４（ソース／ドレイン領域）が形成されている。Ｐ注入領域１３４の上には白金シリサイド層１３６が形成されている。Ｐ注入領域１３４と白金シリサイド層１３６とは、Ｐ型シリコン基板層１３０の内部に形成されている。Ｐ注入領域１３４は、Ａｓ注入領域（リン原子［Ｐ］の代わりに砒素原子［Ａｓ］を用いる）であってもよい。
　５本のメモリ溝のうち、最も右側のもの（以下、コンタクト配線溝）はＳＴＩ領域においても二酸化珪素層１３２が形成されておらず、メモリ溝とＰ型シリコン基板層１３０とが接続されている。コンタクト配線溝の底面には、Ｐ注入領域１３４と、白金シリサイド層１３６とが連続するように（前後方向に伸びるように）形成されている。コンタクト配線溝と接続する白金シリサイド層１３６は、コンタクト配線ＣＬを構成する。
　コンタクト配線溝以外のメモリ溝と接続する白金シリサイド層１３６は、下部電極層（第１電極Ｅ１）を構成する。窒化タンタル層１４２のうち下部電極層と対応する部分が、第２電極Ｅ２として機能する。タンタル酸化物層１４０のうち下部電極層と上部電極層とではさまれた部分が抵抗変化層ＶＲとして機能する。Ａ－Ａ’断面において、Ｐ注入領域１３４と白金シリサイド層１３６とは、トランジスタＴＲの第１主端子Ｔ１（ソース／ドレイン）および第２主端子Ｔ２（ソース／ドレイン）として機能する。
　Ａ－Ａ’断面において、タングステン層１５２が二酸化珪素層１５８を挟んでＰ型シリコン基板層１３０と接続されている部分（ゲート）と、Ｐ注入領域１３４と白金シリサイド層１３６とからなる部分（ソース／ドレイン）とが、左右方向に交互に連続的に並ぶことで、１本の直列経路ＳＰが形成される。抵抗変化型素子ＲＲの下部電極を構成する白金シリサイド層１３６は、同時に、直列経路ＳＰの一部を構成する。トランジスタＴＲの第１主端子Ｔ１および第２主端子Ｔ２の構成要素であるＰ注入領域１３４も、直列経路ＳＰの一部を構成する。
　二酸化珪素層１５６（層間絶縁層）を挟んでタングステン層１５２の上方に、前後方向に伸びるように、ソース線ＳＬを構成する銅層１５４が複数形成されている。Ｃ－Ｃ’断面において、銅層１５４はチタン／窒化チタン層１４９（密着層）と接続されており、該接続部の銅層１５４はコンタクト１５３（図３におけるコンタクトＣ１）を構成する。なお、図では示していないが、銅層１５４と二酸化珪素層１５６との境界部分にも密着層としてチタン／窒化チタン層が形成されてもよい。
　Ｃ－Ｃ’断面において、二酸化珪素層１５６（層間絶縁層）を挟んで銅層１５４の上方には左右方向に伸びるように、ビット線ＢＬを構成する銅層１６２が形成されている。Ｆ－Ｆ’断面において銅層１６２は、白金シリサイド層１３６と接続されており、該接続部の銅層１６２はコンタクト１６１（図３におけるコンタクトＣ２）を構成する。すなわち、この部分ではタンタル酸化物層１４０や窒化タンタル層１４２やタングステン層１４４は除去され、ビット線ＢＬと白金シリサイド層１３６（コンタクト配線ＣＬ）とはコンタクト１６１を介して短絡されている。なお、図では示していないが、銅層１６２と二酸化珪素層１５６との境界部分にも密着層としてチタン／窒化チタン層が形成されてもよい。
　Ｃ－Ｃ’断面においてメモリ溝同士の間には、下半分に製造過程に由来するポリシリコン層１６０が形成されている。ポリシリコン層１６０の厚みは、例えば２５０ｎｍである。また、ポリシリコン層１６０の上および二酸化珪素層１３２の上には、製造過程に由来するＳｉ３Ｎ４層１４６が形成されている。Ｓｉ３Ｎ４層１４６の厚みは、例えば５０ｎｍである。
　［抵抗変化型素子の特性］
　図５は、本発明の第１実施形態にかかる不揮発性記憶装置に含まれる抵抗変化型素子の特性（電圧と抵抗値との関係）の一例を示す図である。
　図５の例では，下部電極が白金（厚み５０ｎｍ）、抵抗変化層がタンタル酸化物（ＴａＯｘと表記したとき、０＜ｘ＜２．５）、上部電極が窒化タンタル（厚み１００ｎｍ）であり、電極面積が０．５μｍ×０．５μｍである抵抗変化型素子を作成した。タンタル酸化物はスパッタリング（３００℃）により形成した。
　得られた抵抗変化型素子に対し、パルス幅１００ｎｓｅｃで、電圧を徐々に変えながら電気的パルスを印加した。毎回の印加の度に、５０ｍＶの電圧を印加して電流を測定することで、抵抗変化型素子の抵抗値を得た。図のプロットでは、素子に実際に抵抗変化型素子に印加された電圧（上部電極と下部電極との間に発生した電圧）を示している。なお、電圧の極性は、上部電極を基準とした下部電極の電位で示す。すなわち、下部電極が上部電極よりも電位が高い場合をプラスとした。
　図５に示すように、印加電圧が－０．８Ｖを下回ると抵抗変化型素子は高抵抗状態（約１０５Ω）から低抵抗状態（約１０４Ω）へと変化した。一方、印加電圧が＋０．８Ｖを上回ると抵抗変化型素子は低抵抗状態から高抵抗状態へと変化した。
　［動作］
　以上のように構成された不揮発性記憶装置１００について、その動作の概略を以下説明する。
　図６は、本発明の第１実施形態にかかる不揮発性記憶装置の動作例を示すタイミングチャートであり、図６（ａ）はメモリセルＭＣ００００に“０”を書き込む場合（抵抗変化型素子ＲＲを低抵抗化させる場合）、図６（ｂ）はメモリセルＭＣ００００に“１”を書き込む場合（抵抗変化型素子ＲＲを高抵抗化させる場合）、図６（ｃ）はメモリセルＭＣ００００に書き込まれているデータを読み出す場合を示す。本実施形態においては、抵抗変化型素子ＲＲが低抵抗状態（ＬＲ）にある場合をデータ“０”に対応させ、抵抗変化型素子ＲＲが高抵抗状態（ＨＲ）にある場合をデータ“１”に対応させる。
　図６（ａ）におけるＶ１は低抵抗化電圧生成回路１２２が出力する電圧である。図５に示した素子では、例えばＶ１＝＋１．５Ｖ（図５における低抵抗化の閾値である－０．８Ｖより絶対値の大きな正の電圧）とすることができる。
　図６（ｂ）におけるＶ２は高抵抗化電圧生成回路１２４が出力する電圧である。図５に示した素子では、例えばＶ２＝＋１．５Ｖ（図５における高抵抗化の閾値である＋１．２Ｖより絶対値の大きな正の電圧）とすることができる。
　図６（ｃ）におけるＶｒｅａｄは、センスアンプ１２０で発生された読出用電圧である。図５に示した素子では、例えばＶｒｅａｄ＝＋０．５Ｖ（図５における低抵抗状態ディスターブ境界電圧［低抵抗状態にある抵抗変化型素子の抵抗値が変化しない上限の電圧］である＋０．８Ｖよりも絶対値の大きな正の電圧）とすることができる。
　図６におけるＶＤＤは、不揮発性記憶素子１００に外部から供給される電源電圧に対応しており、例えば＋４．５Ｖである。
　抵抗変化型素子ＲＲにデータ“０”を書き込む場合（抵抗変化型素子ＲＲを低抵抗化する場合）、図６（ａ）に示すように、まず選択ビット線ＢＬ０および選択ソース線ＳＬ００の電圧を０Ｖ（ＧＮＤ）に設定する。他のビット線ＢＬおよびソース線ＳＬはハイインピーダンス状態に設定される。次に、選択ワード線ＷＬ００の電圧をＶＤＤに設定する。次に、選択ソース線ＳＬ００の電圧を所定時間だけＶ１に設定した後で０Ｖに戻す。すなわち、選択ソース線ＳＬ００に矩形の電圧パルス（電気的パルス）を印加する。これにより、メモリセルＭＣ００００に含まれる抵抗変化型素子ＲＲの電極間には、第２電極Ｅ２（上部電極）を基準として第１電極Ｅ１（下部電極）に－Ｖ１（－１．５Ｖ）の電圧が印加される。その結果、抵抗変化型素子ＲＲは高抵抗状態から低抵抗状態へと変化する。その後、選択ワード線ＷＬ００の電圧が０Ｖに設定され、データ“０”の書込み動作が完了する。
　抵抗変化型素子ＲＲにデータ“１”を書き込む場合（抵抗変化型素子ＲＲを高抵抗化する場合）、図６（ｂ）に示すように、まず選択ビット線ＢＬ０および選択ソース線ＳＬ００の電圧を０Ｖ（ＧＮＤ）に設定する。他のビット線ＢＬおよびソース線ＳＬはハイインピーダンス状態に設定される。次に、選択ワード線ＷＬ００の電圧をＶＤＤに設定する。次に、選択ビット線ＢＬ０の電圧を所定時間だけＶ２に設定した後で０Ｖに戻す。すなわち、選択ビット線ＢＬ０に矩形の電圧パルス（電気的パルス）を印加する。これにより、メモリセルＭＣ００００に含まれる抵抗変化型素子ＲＲの電極間には、第２電極Ｅ２（上部電極）を基準として第１電極Ｅ１（下部電極）に＋Ｖ２（＋１．５Ｖ）の電圧が印加される。その結果、抵抗変化型素子ＲＲは低抵抗状態から高抵抗状態へと変化する。その後、選択ワード線ＷＬ００の電圧が０Ｖに設定され、データ“１”の書込み動作が完了する。
　アドレス入力回路１０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号をカラムデコーダ１０２へ出力するとともに、列アドレス信号をロウデコーダ１０４へ出力する。ここで、アドレス信号は、複数のメモリセルのうちの選択される特定のメモリセルのアドレスを示す信号である。
　制御回路１１０は、データの書き込みサイクルにおいては、データ入出力回路１１４に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路１１６へ出力する。
　カラムデコーダ１０２は、アドレス入力回路１０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、ロウデコーダ１０４より、複数のワード線のうちの選択されたワード線に対して、所定の電圧を印加する。また同様に、カラムデコーダ１０２は、アドレス入力回路１０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、カラムデコーダ１０２より、複数のソース線のうちの選択されたソース線に対して、所定の電圧を印加する。
　また、ロウデコーダ１０４は、アドレス入力回路１０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　書き込み回路１１６は、制御回路１１０から出力された書き込み信号を受け取った場合、ロウデコーダ１０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。書き込み用電源１１２は、低抵抗化用のＬＲ化用電源１２２と高抵抗化用のＨＲ化用電源１２４より構成され、その出力は各々、ロウデコーダ１０４および書き込み回路１１６に入力されている。
　抵抗変化型素子ＲＲに書き込まれているデータを読み出す場合、図６（ｃ）に示すように、まず選択ビット線ＢＬ０および選択ソース線ＳＬ００の電圧を０Ｖ（ＧＮＤ）に設定する。他のビット線ＢＬおよびソース線ＳＬはハイインピーダンス状態に設定される。次に、選択ワード線ＷＬ００の電圧をＶＤＤに設定する。次に、選択ビット線ＢＬ０の電圧を所定時間だけＶｒｅａｄに設定した後で０Ｖに戻す。これは、クランプ回路１１８により供給される電圧を選択ビット線ＢＬ０に供給することで行われる。センスアンプ１２０により、選択されたメモリセルＭＣ００００に流れる電流値を検出することで、抵抗変化型素子ＲＲが低抵抗状態にあるか（データが“０”であるか）、高抵抗状態にあるか（データが“１”であるか）が判定される。その後、選択ワード線ＷＬ００の電圧が０Ｖに設定され、データの読出し動作が完了する。
　［製造方法］
　図７～図４２は、本発明の第１実施形態の不揮発性記憶装置を製造する工程を示す図である。なお、不揮発性記憶装置１００を製造するためには、図７～４２以外の工程も必要であるが、それらの工程については周知の方法を用いることができるため記載を省略する。
　図７および図８は、それぞれ、Ｐ型シリコン基板上にポリシリコン層を形成する工程を示す上面図および断面図である。図８（ａ）は図７においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図８（ｂ）は図７においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図８（ｃ）は図７においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図８（ｄ）は図７においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図８（ｅ）は図７においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図８（ｆ）は図７においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　Ｐ型シリコン基板上にポリシリコン層を形成する工程（ステップＳ１）では、Ｐ型シリコン層１３０からなるＰ型シリコン基板の上に、ポリシリコンがＣＶＤ法（条件は、例えにより堆積されることにより、ポリシリコン層１６０が形成される。なお、ダミーゲートの高さは、ドライエッチング特性等のプロセスに最適化された膜厚にて行うことが望ましい。
　図９および図１０は、それぞれ、Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝を形成する工程を示す上面図および断面図である。図１０（ａ）は図９においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図１０（ｂ）は図９においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図１０（ｃ）は図９においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図１０（ｄ）は図９においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図１０（ｅ）は図９においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図１０（ｆ）は図９においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　Ｐ型シリコン基板とポリシリコン層とをエッチングしてＳＴＩを形成するための溝１６３を形成する工程（ステップＳ２）では、マスクを用いたパターニング工程により、所望の溝が形成される。
　図１１および図１２は、それぞれ、溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程を示す上面図および断面図である。図１２（ａ）は図１１においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図１２（ｂ）は図１１においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図１２（ｃ）は図１１においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図１２（ｄ）は図１１においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図１２（ｅ）は図１１においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図１２（ｆ）は図１１においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　溝に二酸化珪素を埋め込むことでＳＴＩを形成する工程（ステップＳ３）では、ステップＳ２で形成された溝１６３を埋めるように二酸化珪素（ＳｉＯ２）（ＨＤＰ－ＮＳＧ膜）をＨＤＰ－ＣＶＤ法（６００ｎｍ）により堆積させ、ＣＭＰによりポリシリコン層１６０の上端面に達するまで二酸化珪素を除去することで、二酸化珪素層１３０が形成される。
　図１３および図１４は、それぞれ、二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程を示す上面図および断面図である。図１４（ａ）は図１３においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図１４（ｂ）は図１３においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図１４（ｃ）は図１３においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図１４（ｄ）は図１３においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図１４（ｅ）は図１３においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図１４（ｆ）は図１３においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　二酸化珪素層とポリシリコン層とを覆うようにＳｉ３Ｎ４層を形成する工程（ステップＳ４）では、全面にＣＶＤ法によりＳｉ３Ｎ４が堆積されることにより、Ｓｉ３Ｎ４層１４６が形成される。
　図１５および図１６は、それぞれ、メモリ溝を形成する工程を示す上面図および断面図である。図１６（ａ）は図１５においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図１６（ｂ）は図１５においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図１６（ｃ）は図１５においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図１６（ｄ）は図１５においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図１６（ｅ）は図１５においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図１６（ｆ）は図１５においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　メモリ溝を形成する工程（ステップＳ５）では、図１５の上下方向（第２方向）に伸びるように、所定の幅と間隔で、Ｓｉ３Ｎ４層１４６とポリシリコン層１６０と二酸化珪素層１３２とが除去されて、メモリ溝１６４が形成される。メモリ溝の底面は平坦であり、その位置は、ポリシリコン層１６０の底面と一致するように調整される。図１６（ａ）において、５本形成されるメモリ溝１６４のうち、最も右側がコンタクト配線溝１６６となる。
　図１７および図１８は、それぞれ、各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図および断面図である。図１８（ａ）は図１７においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図１８（ｂ）は図１７においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図１８（ｃ）は図１７においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図１８（ｄ）は図１７においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図１８（ｅ）は図１７においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図１８（ｆ）は図１７においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　各メモリ溝の底面においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程（ステップＳ６）では、イオン注入法により、ステップＳ５で形成されたメモリ溝１６４の底面に低エネルギーでリン原子（Ｐ）を注入し、さらに高速アニールによりＰ注入領域１３４が形成される。メモリ溝１６４の底面において、Ｐ型シリコン基板層１３０が露出している部分にのみリン原子が注入され、Ｐ注入領域１３４が形成される。メモリ溝１６４の底面において、二酸化珪素層１３２が露出している部分にはリン原子は注入されず、Ｐ注入領域１３４も形成されない。したがって、コンタクト配線溝１６６の底面には、全面に渡ってＰ注入領域１３４が形成される。一方、その他のメモリ溝１６４の底面には、所定の間隔で島状に、Ｐ注入領域１３４が形成される（図１７参照）。なお、リン原子の代わりに砒素（Ａｓ）原子を注入してもよい。
　図１９および図２０は、それぞれ、各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程を示す上面図および断面図である。図２０（ａ）は図１９においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図２０（ｂ）は図１９においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図２０（ｃ）は図１９においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図２０（ｄ）は図１９においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図２０（ｅ）は図１９においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図２０（ｆ）は図１９においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　各メモリ溝の左右の側壁にＳｉ３Ｎ４部（サイドウォール）を形成する工程（ステップＳ７）では、Ｓｉ３Ｎ４がＣＶＤ法により全面に７０nm堆積され、さらにドライエッチングによりメモリ溝の側面以外に付着したＳｉ３Ｎ４が除去されることで、Ｓｉ３Ｎ４部１３８が形成される。
　図２１および図２２は、それぞれ、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程を示す上面図および断面図である。図２２（ａ）は図２１においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図２２（ｂ）は図２１においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図２２（ｃ）は図２１においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図２２（ｄ）は図２１においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図２２（ｅ）は図２１においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図２２（ｆ）は図２１においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ型シリコン基板が露出した部分にリン原子（Ｐ）を注入する工程（ステップＳ８）では、イオン注入法により、ステップＳ７で形成されたＳｉ３Ｎ４部（サイドウォール）の間に、低エネルギーでリン原子（Ｐ）を注入し、さらに高速アニールによりＰ注入領域１３４がさらに深く形成される。ステップＳ６と同様、二酸化珪素層１３２が露出している部分にはリン原子は注入されず、Ｐ注入領域１３４も形成されない。
　図２３および図２４は、それぞれ、各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程を示す上面図および断面図である。図２４（ａ）は図２３においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図２４（ｂ）は図２３においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図２４（ｃ）は図２３においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図２４（ｄ）は図２３においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図２４（ｅ）は図２３においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図２４（ｆ）は図２３においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　各メモリ溝に形成された一対のＳｉ３Ｎ４部の間においてＰ注入領域が露出した部分に白金シリサイド層を形成する工程（ステップＳ９）では、まずスパッタリング（条件は、例えば５ｎｍ）により白金がメモリ溝の底面に堆積される。次に、アニーリング（条件は、例えば５００℃、１０分）によりＰ注入領域１３４と堆積された白金層との境界部分において白金シリサイドが生成する。これにより、白金シリサイド層１３６が形成される。余分な白金層は、標準プロセスにより除去される。
　図２５および図２６は、それぞれ、各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程を示す上面図および断面図である。図２６（ａ）は図２５においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図２６（ｂ）は図２５においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図２６（ｃ）は図２５においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図２６（ｄ）は図２５においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図２６（ｅ）は図２５においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図２６（ｆ）は図２５においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　各メモリ溝の側面および底面を含む全面にタンタル酸化物層と窒化タンタル層とを形成する工程（ステップＳ１０）では、スパッタリング（例えば、反応性スパッタリング法では成膜時の酸素流量を高くすれば酸素含有率が高くすることができ、ここではアルゴン３４ｓｃｃｍ、酸素２４ｓｃｃｍ、パワー１．６ｋＷの条件で、酸素含有率７２ａｔｍ％程度）によりタンタル酸化物が堆積されてタンタル酸化物層１４０が形成される。次に、タンタルターゲットをアルゴンと窒素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングにより窒化タンタルが堆積されて窒化タンタル層１４２が形成される。このとき、タンタル酸化物層の厚みは、段差被覆性（側壁部と平面部との大きさの比）を考慮して、側壁部の厚みが適切に（例えば３ｎｍ）確保されるように決定される。すなわち、段差被覆性が１０％の場合、平面部（メモリ溝の底面を含む）の厚みが３０ｎｍとなるようにタンタル酸化物が堆積される。このとき、側壁部のタンタル酸化物層１４０の厚みは約３ｎｍとなる。
　図２７および図２８は、それぞれ、メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程を示す上面図および断面図である。図２８（ａ）は図２７においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図２８（ｂ）は図２７においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図２８（ｃ）は図２７においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図２８（ｄ）は図２７においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図２８（ｅ）は図２７においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図２８（ｆ）は図２７においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　メモリ溝の内部に存在する部分を除いてタンタル酸化物層と窒化タンタル層とを除去する工程（ステップＳ１１）では、ＣＭＰにより、メモリ溝の内部に存在する部分を除いてタンタル酸化物層１４０と窒化タンタル層１４２とが除去される。このとき、ＣＭＰの研磨圧力を大きくしたり、研磨時間を長くすることで、タンタル酸化物層１４０と窒化タンタル層１４２の上端面がＳｉ３Ｎ４層１４６の上端面より低くなるよう調整される。なお、これはＣＭＰの条件を調整することの他、エッチバックによっても行うことができる。
　図２９および図３０は、それぞれ、窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程を示す上面図および断面図である。図３０（ａ）は図２９においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図３０（ｂ）は図２９においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図３０（ｃ）は図２９においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図３０（ｄ）は図２９においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図３０（ｅ）は図２９においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図３０（ｆ）は図２９においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　窒化タンタル層の内側に形成された溝にタングステン層を形成すると共に凹部に二酸化珪素層を形成する工程（ステップＳ１２）では、窒化タンタル層１４２の内側に形成された、前後方向に伸びる溝を埋めるようにタングステン層１４４が形成される。これは、ＣＶＤとＣＭＰにより行われる。次に、Ｓｉ３Ｎ４部１３８（サイドウォール）と、タンタル酸化物層１４０と、窒化タンタル層１４２と、タングステン層１４４とがなす凹部に二酸化珪素が充填されて、二酸化珪素層１４８が形成される。これは、ＣＶＤによるＴＥＯＳを形成（例えば５０ｎｍ）とＣＭＰにより行われる。
　図３１および図３２は、それぞれ、全面に二酸化珪素層を形成し、さらにワード線を埋め込むための溝を形成する工程を示す上面図および断面図である。図３２（ａ）は図３１においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図３２（ｂ）は図３１においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図３２（ｃ）は図３１においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図３２（ｄ）は図３１においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図３２（ｅ）は図３１においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図３２（ｆ）は図３１においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　全面に二酸化珪素層を形成し、さらにワード線ＷＬを埋め込むための溝を形成する工程（ステップＳ１３）では、二酸化珪素をＣＶＤによるＴＥＯＳを堆積した上で、マスクを用いたエッチングでその一部を除去することで、ワード線ＷＬを埋め込むための溝１６８が形成され、トランジスタの制御電極Ｔ３（ゲート）が形成される部分のＳｉ３Ｎ４層１４６が露出される（図３１参照）。
　図３３および図３４は、それぞれ、トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程を示す上面図および断面図である。図３４（ａ）は図３３においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図３４（ｂ）は図３３においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図３４（ｃ）は図３３においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図３４（ｄ）は図３３においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図３４（ｅ）は図３３においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図３４（ｆ）は図３３においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　トランジスタの制御電極（ゲート）を埋め込むためのホールを形成する工程（ステップＳ１４）では、マスクを用いたドライエッチングでトランジスタの制御電極Ｔ３（ゲート）が形成される部分のＳｉ３Ｎ４層１４６を除去する。ポリシリコン層１６０は、ＴＭＡＨなどのアルカリ溶液に溶けるが、ＣＦ４＋Ｏ2のケミカルドライエッチングを用いても良い。これにより、トランジスタの制御電極（ゲート）を埋め込むためのホール１７０が形成される。
　図３５および図３６は、それぞれ、ワード線とトランジスタの制御電極（ゲート）とを形成する工程を示す上面図および断面図である。図３６（ａ）は図３５においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図３６（ｂ）は図３５においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図３６（ｃ）は図３５においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図３６（ｄ）は図３５においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図３６（ｅ）は図３５においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図３６（ｆ）は図３５においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　ワード線とトランジスタの制御電極Ｔ３（ゲート）とを形成する工程（ステップＳ１５）では、まずスパッタ法によりチタン／窒化チタン層１５０（密着層）が形成され、さらにメッキ法によりタングステン層１５２（ワード線ＷＬおよび制御電極Ｔ３）が形成される。
　図３７および図３８は、それぞれ、ソース線を埋め込むための溝とコンタクトを埋め込むためのホールとを形成する工程を示す上面図および断面図である。図３８（ａ）は図３７においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図３８（ｂ）は図３７においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図３８（ｃ）は図３７においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図３８（ｄ）は図３７においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図３８（ｅ）は図３７においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図３８（ｆ）は図３７においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　ソース線ＳＬを埋め込むための溝とコンタクトＣ１を埋め込むためのホールとを形成する工程（ステップＳ１６）では、二酸化珪素を熱酸化法（条件は、例えば１０ｎｍ）により堆積した上で、マスクを用いたエッチングでその一部を除去することで、ソース線ＳＬを埋め込むための溝１７２とコンタクトＣ１を埋め込むためのホール１７４とが形成される。
　図３９および図４０は、それぞれ、ソース線とコンタクトとを形成する工程を示す上面図および断面図である。図４０（ａ）は図３９においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図４０（ｂ）は図３９においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図４０（ｃ）は図３９においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図４０（ｄ）は図３９においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図４０（ｅ）は図３９においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図４０（ｆ）は図３９においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　ソース線とコンタクトとを形成する工程（ステップＳ１７）では、ステップＳ１６で形成された溝１７２とホール１７４とに、ダマシンプロセスにより銅が埋め込まれ、ＣＭＰにより余分な銅が除去される。これにより、銅層１５４とコンタクト１５３（図３におけるコンタクトＣ１）とが形成される。
　図４１および図４２は、それぞれ、ビット線とコンタクトとを形成する工程を示す上面図および断面図である。図４２（ａ）は図４１においてＡ－Ａ’に沿って切った断面を矢印方向に見た断面図、図４２（ｂ）は図４１においてＢ－Ｂ’に沿って切った断面を矢印方向に見た断面図、図４２（ｃ）は図４１においてＣ－Ｃ’に沿って切った断面を矢印方向に見た断面図、図４２（ｄ）は図４１においてＤ－Ｄ’に沿って切った断面を矢印方向に見た断面図、図４２（ｅ）は図４１においてＥ－Ｅ’に沿って切った断面を矢印方向に見た断面図、図４２（ｆ）は図４１においてＦ－Ｆ’に沿って切った断面を矢印方向に見た断面図である。
　ビット線とコンタクトとを形成する工程（ステップＳ１８）では、銅層１５４とコンタクト１５３とを覆うように、前面に二酸化珪素をＣＶＤによるＴＥＯＳを堆積した上で、マスクを用いたエッチングでその一部を除去することで、ビット線ＢＬを埋め込むための溝とコンタクトＣ２を埋め込むためのホールとが形成される。この溝とホールとに、ダマシンプロセスにより銅が埋め込まれ、ＣＭＰにより余分な銅が除去される。これにより、銅層１６２とコンタクト１６１（図３におけるコンタクトＣ２）とが形成される。
　以上の工程により、図３および図４に示すメモリブロックが製造される（図４２は図４と同一である）。
　［変形例］
　図４３は、本発明の第１実施形態の変形例にかかる不揮発性記憶装置１００’の回路構成の一例を示すブロック図である。図４３に示すように、それぞれのメモリブロック毎に直列経路のそれぞれの両端がビット線（第３配線）と接続されていてもよい。
　かかる構成は、図３および図４において、ＳＬ００の左側にコンタクト配線ＣＬを一本追加し、これをコンタクトＣ２を介してビット線ＢＬ０と接続することにより得られる。追加されるコンタクト配線の構成は、第１実施形態のコンタクト配線と同様とすることができる。具体的な構成および製造方法の詳細は、上述の説明から当業者にとって明らかであるため、省略する。
　かかる構成では、直列経路の両側から電位が伝播するため、配線遅延がより効果的に抑制される。
　なお、本変形例において、直列経路ＳＰとビット線ＢＬとの接続関係以外は、図１に示した実施形態と同様である。よって、図１と図４３とで共通する要素には同一の符号および名称を付して説明を省略する。
　（第２実施形態）
　図４４は、本発明の第２実施形態にかかる不揮発性記憶装置の回路構成の一例を示すブロック図である。
　第２実施形態の不揮発性記憶装置２００は、それぞれのメモリセルに含まれる抵抗変化型素子に電圧を印加するための電源回路１１３を備え、電源回路１１３は、選択されたメモリセルについて、対応する直列経路ＳＰと対応するビット線（第３配線）との接続部からそのメモリセルＭＣの第１電極Ｅ１までの直列経路ＳＰに含まれるトランジスタＴＲの数に応じて出力する電圧を変化させるように構成されている。
　より具体的には、不揮発性記憶装置２００は、図１の不揮発性記憶装置１００において、電源回路１１２を電源回路１１３とし、高抵抗化電圧生成回路１２４を、第１高抵抗化電圧生成回路１２５と第２高抵抗化電圧生成回路１２６と第３高抵抗化電圧生成回路１２７と第４高抵抗化電圧生成回路１２８とに置き換えたものであり、その他の構成は不揮発性記憶装置１００と同一である。よって、図１と図４４とで共通する要素には同一の符号および名称を付して説明を省略する。
　第１高抵抗化電圧生成回路１２５は、メモリブロックの左から一列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２０（第１高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は４個である。
　第２高抵抗化電圧生成回路１２６は、メモリブロックの左から二列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２１（第２高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は３個である。
　第３高抵抗化電圧生成回路１２７は、メモリブロックの左から三列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２２（第３高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は２個である。
　第４高抵抗化電圧生成回路１２８は、メモリブロックの左から四列目に位置するメモリセルＭＣを高抵抗化する場合に、選択ビット線ＢＬに印加する電圧Ｖ２３（第４高抵抗化電圧）を出力する。直列経路ＳＰのうち、該メモリセルに含まれる抵抗変化型素子ＲＲの第１電極Ｅ１とビット線ＢＬとを結ぶ部分にｈ組まれるトランジスタの数は１個である。
　電圧Ｖ２０と電圧Ｖ２１と電圧Ｖ２２と電圧Ｖ２３とは、それぞれ、各列に配設されたメモリセルの第１電極Ｅ１とビット線ＢＬとを結ぶ最短の直列経路の経路長（抵抗変化型素子とビット線とをつなぐ最短の直列経路に含まれるトランジスタの数）に応じて、基板バイアス効果を考慮して、抵抗変化型素子ＲＲの両電極間に印加される電圧がメモリブロック中の位置によらずに等しくなるように設定されている。
　すなわち、それぞれのメモリセルは、選択ソース線ＳＬを高電位、選択ビット線ＢＬを低電位（例えば接地電位）とする場合（第１実施形態の例では、図６（ａ）のように低抵抗化する場合）には選択したトランジスタにほとんど基板バイアス効果が発生しないため、印加した電圧がほぼそのまま抵抗変化型素子ＲＲの両電極間に印加される。一方、選択ソース線ＳＬを低電位、選択ビット線ＢＬを高電位とする場合（第１実施形態の例では、図６（ｂ）のように高抵抗化する場合）には、選択トランジスタに逆バイアスの基板バイアス効果が発生するため、現実に抵抗変化型素子ＲＲの両電極間に印加される電圧は、選択ソース線ＳＬと選択ビット線ＢＬとの間に印加される電圧よりも小さくなる。
　図４５は、基板バイアス効果による電位降下をシミュレーションするために用いた回路を示す図である。図４５において、Ａ－Ｔｒは、電源回路とメモリセルの間に存在する制御用トランジスタ、Ｔｒ0～Ｔｒ15は各々のメモリセルに接続されているトランジスタである。ＶＥ０～ＶＥ１５は、メモリセルを構成する各トランジスタのＶＤ（ＶＤ０～ＶＤ１５）を０Ｖとして計算したときのソース線上の電圧である。図４６は、図４５の回路図に基づいて各トランジスタのＶＤ（ＶＤ０～ＶＤ１５）の、基板バイアス効果による電位降下をシミュレーションにより求めた結果を示す図である。なお、シミュレーションに用いたトランジスタの構成は、Ｔｒ0～Ｔｒ15およびＡ－Ｔｒのいずれについても共通であって、３．３Ｖ系ＮＭＯＳトランジスタ（ゲート幅Ｗ＝４４０ｎｍ、ゲート長Ｌ＝３８０ｎｍ、ゲート酸化膜厚＝９．７ｎｍ）である。
　図４５に示すように、隣接する一方のトランジスタの第１主端子（ソース／ドレイン）と他方のトランジスタの第２主端子（ソース／ドレイン）とが接続されるように連続して設けられたトランジスタ列を考える。それぞれのトランジスタの制御端子（ゲート）は接続され、同一の電位（ＶＧ）が印加される。また、隣接する２個のトランジスタの接続部（主端子）のそれぞれには、抵抗変化型素子の下部電極が接続されている。各々のメモリセルに接続されているトランジスタのうち、一番右側のトランジスタＴｒ0の右側の主端子には抵抗変化型素子は接続されておらず、右側の主端子がビット線ＢＬに接続されていると考える。抵抗変化型素子の上部電極はいずれも接地されていると考える。
　このとき、Ａ－Ｔｒの主端子に接続されたビット線に印加する電圧をＶＢＬとし、右から１番目～１５番目の抵抗変化型素子に実際に印加される電圧をそれぞれＶＤ０～ＶＤ１５とする。ＶＢＬ＝＋１．８Ｖのとき、ＶＤ０～ＶＤ１５は、Ａ－Ｔｒからの遠い位置のノードの電位ほど小さくなる。また、ＶＤ０～ＶＤ１５は、ＶＧの大きさによっても変化する。図４６は、ＶＤ０、ＶＤ３、ＶＤ７、ＶＤ１５とＶＧとの関係を示す図である。ＶＧ＝ＶＤＤ＝＋４．５Ｖとすれば、ＶＤ３までは＋１．２Ｖ以上となる。高抵抗化のためには、図５における高抵抗化の閾値である＋１．２Ｖより絶対値の大きな正の電圧が印加される必要がある。したがって、図５の素子特性および上記電圧関係の下では、４個のメモリセルまで１本の直列経路に接続できることになる。各トランジスタのオン抵抗を下げたり、基板バイアス効果を低減することにより、より多くのメモリセルを接続可能とすることができる。以上の理由から第１実施形態では４個のメモリセルを１本の直列経路に接続する構成（メモリブロック内の１行に４個のメモリセルが含まれる構成）とした。なお、ＶＧやＶＢＬを調整することで、より多くのメモリセルを１本の直列経路に接続することもできる。
　ここで、ＶＢＬが一定である限り、直列経路上の位置（抵抗変化型素子とビット線とをつなぐ経路に含まれるトランジスタの数）に応じて、基板バイアス効果による電位降下の程度は異なるから、抵抗変化型素子に実際に印加される電圧も変化する。書込み後の抵抗値を一定にし、かつ抵抗変化型素子に不必要な電圧ストレスをかけないためには、直列経路上の位置によらず印加電圧が一定であることが望ましい。そこで、メモリセルの第１電極Ｅ１とビット線ＢＬとを結ぶ最短の直列経路の経路長（抵抗変化型素子とビット線とをつなぐ最短の直列経路に含まれるトランジスタの数）に応じて、抵抗変化型素子ＲＲの両電極間に印加される電圧がメモリブロック中の位置によらずに等しくなるように、予めＶＢＬを調整しておくことが望ましい。本実施形態では、第１高抵抗化電圧生成回路１２５と第２高抵抗化電圧生成回路１２６と第３高抵抗化電圧生成回路１２７と第４高抵抗化電圧生成回路１２８とを用い、メモリセルの位置に応じてＶＢＬを上記のようにＶ２０～Ｖ２３と変化させることで、かかる制御を実現する。
　以上のような構成によれば、メモリセルＭＣの位置によらず抵抗変化型素子ＲＲの両電極間に印加される電圧が一定となり、従前の構成に比べ、書込み後の抵抗値をより一定に保ち、かつ抵抗変化型素子にかかる不必要な電圧ストレスをより抑制できる。
　［変形例］
　本実施形態においても、第１実施形態と同様の変形例が可能である。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
　本発明に係る不揮発性記憶装置は、非選択メモリセルに流れる電流を効果的に抑制しつつ、４Ｆ２のメモリセルを実現する不揮発性記憶装置として有用である。
　１００、１００’　不揮発性記憶装置
　１０２　カラムデコーダ
　１０４　ロウデコーダ
　１０６　メモリセルアレイ
　１０８　アドレス入力回路
　１１０　制御回路
　１１２　電源回路
　１１４　データ入出力回路
　１１６　書込回路
　１１８　クランプ回路
　１２０　センスアンプ
　１２２　低抵抗化電圧生成回路
　１２４　高抵抗化電圧生成回路
　１２５　第１高抵抗化電圧生成回路
　１２６　第２高抵抗化電圧生成回路
　１２７　第３高抵抗化電圧生成回路
　１２８　第４高抵抗化電圧生成回路
　１３０　Ｐ型シリコン基板層
　１３２　二酸化珪素層
　１３４　Ｐ注入領域
　１３６　白金シリサイド層
　１３８　Ｓｉ３Ｎ４部
　１４０　タンタル酸化物層
　１４２　窒化タンタル層
　１４４　タングステン層
　１４６　Ｓｉ３Ｎ４層
　１４８　二酸化珪素層
　１４９　チタン／窒化チタン層
　１５０　チタン／窒化チタン層
　１５２　タングステン層
　１５３　コンタクト
　１５４　銅層
　１５６　二酸化珪素層
　１５８　二酸化珪素層
　１６０　ポリシリコン層
　１６１　コンタクト
　１６２　銅層
　１６３　溝
　１６４　メモリ溝
　１６６　コンタクト配線溝
　１６８　溝
　１７０　ホール
　１７２　溝
　１７４　ホール
　２００　不揮発性記憶装置
　ＢＬ　ビット線
　ＣＬ　コンタクト配線
　Ｃ１、Ｃ２　コンタクト
　Ｄ／Ｓ　ドレイン／ソース
　Ｅ１　第１電極
　Ｅ２　第２電極
　Ｇ　ゲート
　ＭＣ　メモリセル
　ＲＲ　抵抗変化型素子
　ＳＬ　ソース線
　Ｔ１　第１主端子（ドレイン／ソース）
　Ｔ２　第２主端子（ドレイン／ソース）
　Ｔ３　制御端子（ゲート）
　ＴＲ　トランジスタ
　ＶＲ　抵抗変化層
　ＷＬ　ワード線

Claims (6)

  1. 　第１平面内において第１方向に互いに平行に伸びる複数の第１配線と、
    　前記第１平面と平行な第２平面内において第２方向に互いに平行にかつ前記第１配線と立体交差するように伸びる複数の第２配線と、
    　前記第１配線と前記第２配線との立体交差点のそれぞれに対応して設けられたメモリセルとを備え、
    　前記メモリセルのそれぞれは１個のトランジスタと１個の抵抗変化型素子とを備え、
    　前記トランジスタのそれぞれは第１主端子と第２主端子と制御端子とを備え、
    　前記抵抗変化型素子のそれぞれは第１電極と第２電極と前記第１電極および前記第２電極の間に設けられた抵抗変化層とを備え、
    　前記第１方向に沿って並ぶ複数の前記メモリセルについて、隣接する２個のメモリセルに含まれる一方のメモリセルの第１主端子と他方のメモリセルの第２主端子とが接続されることで、複数のメモリセルの主端子を順次に直列に接続して前記第１方向に伸びる直列経路が形成され、
    　前記メモリセルのそれぞれについて、
    　　前記制御端子が当該メモリセルに対応する前記第１配線に接続され、
    　　前記第２電極が前記メモリセルに対応する前記第２配線の一部であるか前記第２配線に接続され、
    　　前記第１電極が前記メモリセルに対応する前記直列経路の一部であるか直列経路に接続されている、
    　不揮発性記憶装置。
  2. 　前記第１方向に互いに平行に伸びる複数の第３配線を備え、
    　前記第１方向に沿って並ぶ複数のメモリセルは、連続して並んだ所定個数のメモリセルにより複数のメモリブロックを構成し、
    　それぞれの前記メモリブロック毎に前記直列経路が前記第３配線と接続されている、請求項１に記載の不揮発性記憶装置。
  3. 　それぞれの前記メモリブロック毎に前記直列経路のそれぞれの両端が前記第３配線と接続されている、請求項２に記載の不揮発性記憶装置。
  4. 　それぞれの前記メモリセルに含まれる抵抗変化型素子に電圧を印加するための電源回路を備え、
    　前記電源回路は、選択されたメモリセルについて、対応する前記直列経路と対応する前記第３配線との接続部から前記メモリセルの第１電極までの前記直列経路に含まれるトランジスタの数に応じて出力する電圧を変化させるように構成されている、請求項２に記載の不揮発性記憶装置。
  5. 　前記第１主端子および前記第２主端子はそれぞれシリサイド層を有し、
    　前記シリサイド層が前記第１電極を構成する、請求項１に記載の不揮発性記憶装置。
  6. 　前記シリサイド層は白金シリサイドからなる、請求項５に記載の不揮発性記憶装置。
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