TWI532041B - 半導體記憶體裝置 - Google Patents

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Description

半導體記憶體裝置
本發明關於使用半導體之記憶體裝置。
存在許多種使用半導體之記憶體裝置。例如，可提供動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、電氣可抹除及可程式唯讀記憶體(EEPROM)、快閃記憶體等。
在DRAM中，藉由將電荷保持於記憶格中所配置之電容器中而儲存資料。然而，甚至當用於切換之習知電晶體處於關閉狀態時，源極與汲極之間產生微量洩漏電流；因而，資料於極短時間流失(最長數十秒)。因此，資料需於某週期(通常數十毫秒)中重寫(刷新)。
在SRAM中，藉由利用正反器電路之雙穩態而保持資料。儘管CMOS反相器通常用於SRAM的正反器電路，由於六電晶體用於一記憶格，SRAM之整合程度低於DRAM之整合程度。此外，當未供應電力時資料流失。
另一方面，在EEPROM或快閃記憶體中，所謂浮動閘極係配置於通道與閘極之間，且電荷累積於浮動閘極中，藉此保持資料。甚至當電力停止供應於電晶體之後，浮動閘極中所累積之電荷保持，此即為何該些記憶體稱為非揮發性記憶體。例如，快閃記憶體可參照專利文獻1。
在本說明書中，記憶體具有浮動閘極，其範例為EEPROM及快閃記憶體，稱為浮動閘極非揮發性記憶體(FGNVM)。由於一些級之資料可保持於FGNVM之一記憶格中，儲存容量可為大。此外，由於NAND型快閃記憶體中接觸孔之數量可顯著減少，整合程度可增加至某程度。
然而，在習知FGNVM中，在電荷注入浮動閘極或移除電荷時需高電壓。因為此閘極絕緣膜之惡化無法避免，且不能無限制重複寫入及抹除。
[參考文獻]
[專利文獻1]日本公開專利申請案No. S57-105889
如上述，習知半導體記憶體裝置具有優點及缺點，沒有半導體裝置符合所有需要狀況。在記憶體裝置中，降低電力消耗是必要的。當電力消耗高時，用於供應電力之裝置尺寸需較大，或電池之操作時間縮短。再者，可加熱半導體元件；因而，元件之特性可惡化，及有時電路損壞。此外，較佳地對於記憶體裝置之重寫次數無限制，其需可執行重寫十億次或更多。不用說，亦需高整合程度。
根據該些特點，DRAM難以降低因為產生洩漏電流之電力消耗，並一直執行刷新。相對地，在SRAM中，存在另一問題其中因為一記憶格中包括六電晶體而無法增加整合程度。再者，在FGNVM中，儘管電力消耗及整合程度未成為問題，重寫次數為十萬次或更少。
鑒於上述，本發明之一實施例的第一目標為同時達成下列三狀況：用於保持存儲之記憶格所消耗電力低於DRAM中的；用於記憶格之電晶體的數量為五或更少；及重寫次數之數量為一百萬或更多。此外，第二目標為同時達成下列兩狀況：無電源下保持資料達10小時或更長，較佳地為100小時或更長；及重寫次數為一百萬或更多。請注意，在本說明書中，資料保持時間為記憶格中電荷保持量減少至初始量之90%所需時間。
在本發明之一實施例中，除了上述目標，另一目標為提供一種新穎半導體裝置，具體地為一種新穎半導體記憶體裝置。另一目標為提供一種新穎半導體裝置之驅動方法，具體地為半導體記憶體裝置之驅動方法。此外，另一目標為提供一種新穎半導體裝置之製造方法，具體地為半導體記憶體裝置之製造方法。本發明之一實施例達成上述目標之至少一項。
在說明本發明之實施例之前，將簡要解說用於本說明書之用詞。電晶體之源極及汲極具有相同或實質上相同之結構及功能。即使結構不同，在本說明書中，當電晶體之源極及汲極之一者稱為源極時，為求方便另一者則稱為汲極，且因為施加於源極或汲極之電位或電位之極性不明確，所以其未特別區分。因此，本說明書中源極可替代地稱為汲極。
在本說明書中，「(矩陣中)彼此正交」表示在最簡單的電路圖中彼此不僅直角相交亦彼此正交，即使物理角度並非直角。「(矩陣中)彼此平行」表示在最簡單的電路圖中彼此平行，即使兩佈線經配置以便彼此實際上相交。
在本發明之一實施例中，一記憶格包括做為寫入電晶體之電晶體，其中處於關閉狀態之源極與汲極之間的洩漏電流小；另一電晶體(讀取電晶體)；及電容器。讀取電晶體之導電類型與寫入電晶體之導電類型不同。例如，當寫入電晶體具有N型傳導性時，讀取電晶體具有P型傳導性。此外，有關連接該些元件之佈線，準備寫入字線、位元線、及讀取字線之至少三種佈線。
寫入電晶體之汲極連接讀取電晶體之閘極及電容器之一電極。此外，寫入電晶體之閘極連接寫入字線；寫入電晶體之源極及讀取電晶體之源極連接位元線；及電容器之另一電極連接讀取字線。
在處於關閉狀態(若為n通道電晶體，即閘極之電位低於源極及汲極之電位的狀態)之寫入電晶體中，源極與汲極之間的洩漏電流為1×10-20 A或更小，於當使用電晶體時之溫度(例如，25℃)下，較佳地為1×10-21 A或更小，或於85℃下為1×10-20 A或更小。若為一般矽半導體，難以體現具有該等小值之洩漏電流；然而，在藉由於較佳的狀況下處理氧化物半導體所獲得之電晶體中，可達成該等值。因此，氧化物半導體較佳地用於寫入電晶體之材料。不用說，若藉由使用矽半導體或他種半導體之另一方法，可使洩漏電流具有小於或等於上述值之值，便不排除使用該等半導體。
儘管各類已知材料可用做氧化物半導體，想望的為具大於或等於3電子伏之帶隙的材料，較佳地為大於或等於3電子伏及小於3.6電子伏。此外，想望地使用具大於或等於4電子伏之電子親和性的材料，較佳地為大於或等於4電子伏及小於4.9電子伏。尤其，為了本發明，包括鎵及銦之氧化物較佳。在該等材料中，想望的源於供體或受體之載子濃度的材料為小於1×10-14 cm-3，較佳地為小於1×10-11 cm-3。
有關讀取電晶體，儘管對於處於關閉狀態之源極與汲極之間的洩漏電流無特別限制，較小洩漏電流較佳，因為可降低電力消耗。此外，想望的為以高速操作之電晶體，以便增加讀取速度。具體地，較佳的為使用具10奈秒或更少之切換速度的電晶體。此外，在寫入電晶體及讀取電晶體中，閘極洩漏電流(閘極與源極之間的或閘極與汲極之間的洩漏電流)需為極小。亦在電容器中，內部洩漏電流(電極之間的洩漏電流)需為小。於當使用電晶體或電容器時之溫度(例如，25℃)下，每一洩漏電流較佳地為1×10-20 A或更小，更佳地為1×10-21 A或更小。
讀取電晶體之閘極之電位依據讀取字線之電位而改變。結果，讀取電晶體之閘極電容有時改變。即，在讀取電晶體處於開啟狀態下，讀取電晶體之閘極電容變成大於在讀取電晶體處於關閉狀態之狀況。當閘極電容之改變大於電容器之電容時，記憶格之作業中可能造成問題。
因此，電容器之電容較佳地為大於或等於讀取電晶體之閘極電容，更佳地為大於或等於讀取電晶體之閘極電容的兩倍。電容器之電容較佳地為10 fF或更小，使得半導體記憶體裝置以高速操作。
寫入字線、位元線、及讀取字線係以矩陣排列。寫入字線較佳地正交於位元線，及寫入字線較佳地平行於讀取字線，使得執行矩陣驅動。
圖1A中描繪具有上述結構之記憶格的範例。此處，說明第n列及第m行中記憶格做為範例，n及m為自然數。在圖1A中，描繪包括寫入電晶體WTr(n，m)、讀取電晶體RTr(n，m)、及電容器C(n，m)之記憶格。此處，寫入電晶體WTr(n，m)之汲極連接讀取電晶體RTr(n，m)之閘極及電容器C(n，m)之一電極。
此外，寫入電晶體WTr(n，m)之閘極連接寫入字線Qn；寫入電晶體WTr(n，m)之源極及讀取電晶體RTr(n，m)之源極連接位元線Rm；及電容器C(n，m)之另一電極連接讀取字線Pn。
讀取電晶體RTr(n，m)之汲極連接偏壓線Sn。在圖1A中，寫入字線Qn、讀取字線Pn、及偏壓線Sn彼此平行。佈線字線Qn正交於位元線Rm。
在圖1B中，描繪第n列及第m行(n及m為2或更大之自然數)中記憶格，及圍繞記憶格之部分。如圖，顯然需要每列三佈線及每行一佈線；因而，N列及M行之矩陣中需要(3N+M)佈線。
在圖1A中所描繪之記憶格中，藉由施加適當電位於寫入字線Qn而開啟寫入電晶體WTr(n，m)。藉由此時位元線Rm之電位，電荷注入寫入電晶體WTr(n，m)之汲極。此時注入之電荷量係依據位元線Rm之電位、讀取電晶體RTr(n，m)之閘極電容、電容器C(n，m)之電容等而決定，及結果因而總是幾乎與相同之狀況下相同，且變化小。以此方式，寫入資料。
接著，藉由施加另一適當電位於寫入字線Qn，寫入電晶體WTr(n，m)關閉。在此狀況下，保持寫入電晶體WTr(n，m)之汲極中電荷。在讀取時，適當電位施加於讀取字線Pn、偏壓線Sn等，及監控讀取電晶體RTr(n，m)；因而，可知寫入資料。
在上述結構中，一偏壓線可於兩相鄰列之間共用。圖5中描繪具有該等結構之記憶格範例。此處，說明第(2n-1)列及第m行(n及m為自然數)中記憶格及第2n列及第m行中相鄰記憶格做為範例。
圖5描繪第(2n-1)列及第m行中記憶格，其包括寫入電晶體WTr(2n-1，m)、讀取電晶體RTr(2n-1，m)、及電容器C(2n-1，m)，及第2n列及第m行中記憶格，其包括寫入電晶體WTr(2n，m)、讀取電晶體RTr(2n，m)、及電容器C(2n，m)。
寫入電晶體WTr(2n-1，m)之汲極連接讀取電晶體RTr(2n-1，m)之閘極及電容器C(2n-1，m)之一電極。類似地，寫入電晶體WTr(2n，m)之汲極連接讀取電晶體RTr(2n，m)之閘極及電容器C(2n，m)之一電極。
此外，寫入電晶體WTr(2n-1，m)之閘極連接寫入字線Q2n-1。寫入電晶體WTr(2n，m)之閘極連接寫入字線Q2n。電容器C(2n-1，m)之另一電極連接讀取字線P2n-1。電容器C(2n，m)之另一電極連接讀取字線P2n。讀取電晶體RTr(2n-1，m)之汲極及讀取電晶體RTr(2n，m)之汲極連接偏壓線Sn。寫入電晶體WTr(2n-1，m)之源極、寫入電晶體WTr(2n，m)之源極、讀取電晶體RTr(2n-1，m)之源極、及讀取電晶體RTr(2n，m)之源極連接位元線Rm。
如上述，顯然需要每兩列五佈線及每行一佈線；因而，2N列及M行矩陣中需要(5N+M)佈線。在圖1A及1B之半導體記憶體裝置中，相同規模之矩陣中需要(6N+M)佈線。因而，兩相鄰列之間共用一偏壓線，使得相較於圖1A及1B中所描繪之結構，可降低佈線數量。
另一方面，圖1A及1B中所描繪之結構中的偏壓線，可以相鄰列中的寫入字線替代。圖6A中描繪具有上述結構之記憶格範例。此處，說明第n列及第m行(n及m為自然數)中記憶格做為範例。在圖6A中，描繪包括寫入電晶體WTr(n，m)、讀取電晶體RTr(n，m)、及電容器C(n，m)之記憶格。
寫入電晶體WTr(n，m)之汲極連接讀取電晶體RTr(n，m)之閘極及電容器C(n，m)之一電極。此外，寫入電晶體WTr(n，m)之閘極連接寫入字線Qn。寫入電晶體WTr(n，m)之源極及讀取電晶體RTr(n，m)之源極連接位元線Rm。讀取電晶體RTr(n，m)之汲極連接下一列中讀取字線Qn+1。電容器C(n，m)之另一電極連接讀取字線Pn。
在圖6B中，描繪第n列及第m行中記憶格及圍繞記憶格之部分。如圖，顯然需要每列兩佈線及每行一佈線；因此，考量矩陣之端部，N列及M行之矩陣中需要(2N+M+1)佈線。因而，圖1A及1B之結構中的偏壓線以下一列中的寫入字線替代，使得相較於圖1A及1B中的結構，可降低佈線數量。
本發明之另一實施例為包括使用複數寫入電晶體、讀取電晶體、及電容器形成之記憶體單元的半導體記憶體裝置，其類似於用於圖1A及1B者。此處，寫入電晶體之導電類型不同於讀取電晶體之導電類型。例如，當寫入電晶體具有N型傳導性時，讀取電晶體具有P型傳導性。
即，第一寫入電晶體之汲極連接第一電容器之一電極及第一讀取電晶體之閘極，及第二寫入電晶體之汲極連接第二電容器之一電極及第二讀取電晶體之閘極。
此外，第一寫入電晶體之汲極連接第二寫入電晶體之源極，及第一讀取電晶體之汲極連接第二讀取電晶體之源極。此外，第一寫入電晶體之閘極連接第一寫入字線，第二寫入電晶體之閘極連接第二寫入字線，第一電容器之另一電極連接第一讀取字線，及第二電容器之另一電極連接第二讀取字線。
第一寫入電晶體之源極及第一讀取電晶體之源極連接位元線。請注意，一或多電晶體可置於第一寫入電晶體之源極與位元線之間及/或第一讀取電晶體之源極與位元線之間。
第一寫入字線、第二寫入字線、第一讀取字線、及第二讀取字線彼此平行及正交於位元線。
圖16A中描繪具有上述結構之記憶體單元範例。此處所描繪之記憶體單元包括各配置一寫入電晶體、一讀取電晶體、及一電容器之複數單元記憶格。即，所描繪者為包括三記憶格之記憶體單元，其為包括寫入電晶體WTr1、讀取電晶體RTr1、及電容器C1之第一記憶格，包括寫入電晶體WTr2、讀取電晶體RTr2、及電容器C2之第二記憶格，及包括寫入電晶體WTr3、讀取電晶體RTr3、及電容器C3之第三記憶格。
在每一記憶格中，寫入電晶體之汲極連接電容器之一電極及讀取電晶體之閘極。該些電晶體及電容器彼此連接之相交電位關於讀取電晶體之開啟及關閉；因此，以下，該些相交稱為節點F1、F2、及F3。
寫入電晶體WTr1之汲極連接寫入電晶體WTr2之源極，及讀取電晶體RTr1之汲極連接讀取電晶體RTr2之源極。此外，寫入電晶體WTr2之汲極連接寫入電晶體WTr3之源極，及讀取電晶體RTr2之汲極連接讀取電晶體RTr3之源極。
在本範例中，讀取電晶體RTr3之汲極連接偏壓線S。一或多電晶體可配置於讀取電晶體RTr3之汲極與偏壓線S之間。此外，寫入電晶體WTr1之源極及讀取電晶體RTr1之源極連接位元線R。寫入電晶體WTr1、WTr2、及WTr3之閘極分別連接寫入字線Q1、Q2、及Q3。電容器C1、C2、及C3之另一電極分別連接讀取字線P1、P2、及P3。
寫入字線Q1、Q2、及Q3及讀取字線P1、P2、及P3彼此平行及正交於位元線R。若偏壓線S保持固定電位，偏壓線S不一定平行或正交於其他佈線。請注意，偏壓線S較佳地正交於位元線以增加整合程度。
因而，三記憶格共用配置於位元線與記憶格之間的一接點，使得每單元記憶格部分之接觸面積可降低及整合程度可增加。圖16A中描繪三記憶格配置於記憶體單元中之範例；然而，一記憶體單元可包括四或更多記憶格。例如，一記憶體單元可包括16記憶格，或32記憶格。
該等結構類似於快閃記憶體之NAND結構。如圖16A中所描繪，當記憶格串聯連接時，較大量的記憶格可共用配置於一位元線與記憶格之間的一接點，藉此可降低每單元記憶格面積。例如，假設最小特徵尺寸為F，半導體記憶體裝置中每單元記憶格面積可降低為12F2或更少。
圖16A中所描繪之電路圖為用於半導體記憶體裝置中之記憶體單元其中一個。藉由以矩陣排列該些記憶體單元而獲得半導體記憶體裝置。圖19描繪結構之範例。此處，所描繪者為八記憶體單元：第n列及第(m-1)行中記憶體單元、第n列及第m行中記憶體單元、第n列及第(m+1)行中記憶體單元、第m列及第(m+2)行中記憶體單元、第(n+1)列及第(m。1)行中記憶體單元、第(n+1)列及第m行中記憶體單元、第(n+1)列及第(m+1)行中記憶體單元、及第(n+1)列及第(m+2)行中記憶體單元，其中共包括24記憶格。
在第n列及第m行之記憶體單元中，配置寫入字線Q1n、Q2n、及Q3n、讀取字線P1n、P2n、及P3n、偏壓線Sn、及位元線Rm。其他記憶體單元係配置類似佈線。
本發明之另一實施例為包括記憶體單元之半導體記憶體裝置，類似於圖16A中所描繪者，其係使用複數寫入電晶體、讀取電晶體、及電容器予以形成。即，第一寫入電晶體之汲極連接第一電容器之一電極及第一讀取電晶體之閘極，第二寫入電晶體之汲極連接第二電容器之一電極及第二讀取電晶體之閘極，及第三寫入電晶體之汲極連接第三電容器之一電極及第三讀取電晶體之閘極。
此外，第一寫入電晶體之汲極連接第二寫入電晶體之源極，及第一讀取電晶體之汲極連接第二讀取電晶體之源極。類似地，第二寫入電晶體之汲極連接第三寫入電晶體之源極，及第二讀取電晶體之汲極連接第三讀取電晶體之源極。
此外，第一寫入電晶體之閘極連接第一寫入字線，第一電容器之另一電極及第二寫入電晶體之閘極連接第二寫入字線，及第二電容器之另一電極及第三寫入電晶體之閘極連接第三寫入字線。
第一寫入電晶體之源極及第一讀取電晶體之源極連接位元線。請注意，一或多電晶體可置於第一寫入電晶體之源極與位元線之間及/或第一讀取電晶體之源極與位元線之間。
第一寫入字線、第二寫入字線、及第三寫入字線彼此平行並正交於位元線。
圖16B中描繪具有上述結構之記憶體單元範例。圖16B中所描繪之記憶體單元包括複數單元記憶格，各配置一寫入電晶體、一讀取電晶體、及一電容器。即，所描繪者為包括三記憶格之記憶體單元：包括寫入電晶體WTr1、讀取電晶體RTr1、及電容器C1之第一記憶格；包括寫入電晶體WTr2、讀取電晶體RTr2、及電容器C2之第二記憶格；及包括寫入電晶體WTr3、讀取電晶體RTr3、及電容器C3之第三記憶格。
在每一記憶格中，寫入電晶體之汲極、電容器之一電極、及讀取電晶體之閘極彼此連接。該些電晶體及電容器彼此連接之相交電位關於讀取電晶體之開啟及關閉；因此，以下，該些相交稱為節點F1、F2、及F3。
寫入電晶體WTr1之汲極連接寫入電晶體WTr2之源極，及讀取電晶體RTr1之汲極連接讀取電晶體RTr2之源極。此外，寫入電晶體WTr2之汲極連接寫入電晶體WTr3之源極，及讀取電晶體RTr2之汲極連接讀取電晶體RTr3之源極。
在本範例中，讀取電晶體RTr3之汲極連接偏壓線S。一或多電晶體可配置於讀取電晶體RTr3之汲極與偏壓線S之間。此外，寫入電晶體WTr1之源極與讀取電晶體RTr1之源極連接位元線R。寫入電晶體WTr1、WTr2、及WTr3之閘極分別連接寫入字線Q1、Q2、及Q3。電容器C1及C2之其它電極分別連接寫入字線Q2及Q3。電容器C3之另一電極連接讀取字線P。
寫入字線Q1、Q2、及Q3及讀取字線P彼此平行並正交於位元線R。若偏壓線S保持固定電位，偏壓線S不一定平行或正交於其他佈線。請注意，偏壓線S較佳地正交於位元線以增加整合程度。
如圖16A中所描繪之記憶體單元中，三記憶格共用配置於位元線與記憶格之間的一接點，使得可降低每單元記憶格部分之接觸面積，及可增加整合程度。較大量的記憶格可共用配置於一位元線與記憶格之間的一接點，藉此可降低每單元記憶格面積。
此外，在圖16B中所描繪之結構中，藉由以寫入字線取代圖16A中所描繪之結構所需部分讀取字線，可獲得面積降低的效果。藉由該等效果，例如半導體記憶體裝置中每單元記憶格面積可降低為9F2或更少。
儘管上述說明許多結構做為達成目標之裝置，本說明書中亦揭露不同裝置。此外，亦藉由實施對於熟悉本技藝之人士為顯然的針對上述結構之修改，或藉由達成本說明書中所揭露之目標的任何裝置而可達成目標。因此，達成目標之裝置不侷限於上述三結構。
藉由使用上述結構之任一者，可達成上述目標之至少之一者。在上述結構之每一者中，由於藉由開啟或關閉電晶體而執行寫入作業，便不會發生絕緣膜惡化的問題。因此，對於具有上述結構之半導體記憶體裝置中重寫次數實質上並無限制。
具有上述結構之半導體記憶體裝置亦顯示關於可保持資料期間之卓越特性。藉由使所使用之處於關閉狀態的電晶體之源極與汲極之間的洩漏電流、閘極洩漏電流、及電容器中內部洩漏電流符合上述狀況，電荷可保持10小時或更長，較佳地為100小時或更長。再者，藉由改進狀況，電荷可保持一月或更長，或一年或更長。
若電荷因洩漏電流而降低，可類似於習知DRAM而執行刷新；刷新作業之間的間隔係依據電荷可保持之期間而予決定。若電荷保持如上述該等長之期間，刷新僅需例如一月一次或一年一次。不需要習知DRAM中必需之頻繁刷新，因而降低半導體記憶體裝置之電力消耗。
請注意，在具有上述結構之半導體記憶體裝置中，藉由讀取資料之作業，資料不流失。該等特徵僅於SRAM中體現。在具有上述結構之半導體記憶體裝置中，用於一記憶格之電晶體數量為五或更少，典型地為二，其小於習知SRAM之狀況。此外，當使用薄膜形狀之氧化物半導體形成電晶體之一時，因為電晶體可堆疊於習知矽半導體之上，可增加整合程度。
有關整合程度，在具有上述結構之半導體記憶體裝置中，可降低記憶格之必要電容的絕對值。在DRAM中，除非記憶格之電容幾乎相同或大於佈線電容，因為作業被干擾，例如需至少30 fF之電容。然而，電容與面積成比例。若整合程度增加，一記憶格之面積減少；因而，無法確保必要電容。為此原因，需藉由使用特殊形狀或特殊材料而於DRAM中形成具有大電容之電容器。
另一方面，藉由相對於讀取電晶體之閘極電容的相對比例，可決定具有上述結構之半導體記憶體裝置中電容器之電容。即，隨著整合程度增加，讀取電晶體之閘極電容減少；因此，電容器中必要電容亦以相同比例減少。因此，甚至當整合程度增加時，可使用具有基本上相同結構之電容器。
此外，在具有上述結構之半導體記憶體裝置中，不需要FGNVM中寫入及抹除必要之高電壓。在FGNVM之中，鑒於整合程度，所謂的快閃記憶體(尤其是NAND型快閃記憶體)優於SRAM及DRAM；然而，為使部分資料重寫，預定區中資料需使用高電壓而集體抹除。就此而言，在具有上述結構之半導體記憶體裝置中，係每列執行寫入(重寫)，因而經由最少必要作業而完成。
此外，由於寫入時，電荷於FGNVM中以非平衡狀態沿一方向注入浮動閘極，電荷的變化量大。可儲存取決於保持在浮動閘極中的電荷量之複數級資料。然而，當考量電荷量變化時，通常為約四級(2位元)資料。需使用較高電壓以便儲存較大位元量之資料。
另一方面，電荷可逆地注入上述結構中之電容器，因而變化小；例如，因電荷注入造成讀取電晶體之臨界電壓變化可為0.5伏或更小。因而，於較窄電壓範圍內，一記憶格中可保持更多級資料；因此，用於寫入或讀取之電壓可較低。例如，用於寫入或讀取4位元(16級)資料之電壓可為10伏或更低。
以下，將參照圖式說明實施例。請注意，實施例可以各種模式予以實施。熟悉本技藝之人士將易於理解的是在不偏離本發明之精神及範圍下，可以各種方式改變模式及細節。因而，本發明不應解譯為侷限於下列實施例之說明。
任一下列實施例中所揭露之結構、狀況等可適當與其他實施例中所揭露者相組合。請注意，在以下所說明之結構中，不同圖式中相同部分或具有類似功能之部分標示相同代號，及其詳細說明有時不重複。
此外，在以下所說明之實施例中，為易於理解，脈衝之時序、寬度、高度等經說明而具有固定值；然而，考量本發明之精神，可輕易理解的是脈衝之時序不一定同步，或脈衝之寬度或高度不一定固定。
(實施例1)
在本實施例中，參照圖4A至4F說明圖1A及1B中所描繪之半導體記憶體裝置的作業範例。請注意，為有助於理解技術觀念，以下提供具體值做為電位。不用說，該等值依據電晶體、電容器等各種特性或為業者之方便而改變。此外，圖1A及1B中所描繪之半導體記憶體裝置可藉由以下所說明之方法以外之方法寫入及讀取資料。
此處，寫入電晶體WTr(n，m)為n通道電晶體及讀取電晶體RTr(n，m)為p通道電晶體。當閘極之電位高於源極或汲極之電位達1 V或更多時，寫入電晶體WTr(n，m)開啟(電流流經電晶體)，及在其他狀況下寫入電晶體處於關閉狀態(電流未流動)。當閘極之電位低於源極或汲極之電位達1 V或更多時，讀取電晶體RTr(n，m)開啟(電流流經電晶體)，及在其他狀況下讀取電晶體處於關閉狀態(電流未流動)。
讀取電晶體RTr(n，m)之閘極電容之一部分因閘極偏壓而改變，相較於電容器C(n，m)之電容是可忽略的。此外，圖式中未描繪之寫入電晶體WTr(n，m)之寄生電容、讀取電晶體RTr(n，m)之寄生電容、佈線之間產生的寄生電容等經考量為0。在圖4A至4F中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體在具體狀況下開啟時，說明可寫入圖式。
在寫入時，如圖4A中所描繪，讀取字線Pn之電位及偏壓線Sn之電位設定為0 V。位元線Rm之電位依據將寫入之資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。當寫入字線Qn之電位為+4V時，寫入電晶體WTr(n，m)開啟及寫入電晶體WTr(n，m)之汲極之電位變成接近寫入電晶體之源極之電位(即，位元線Rm之電位)。此處，寫入電晶體WTr(n，m)之汲極之電位變成等於位元線Rm之電位。
另一方面，讀取電晶體RTr(n，m)之閘極之電位等於此級之寫入電晶體WTr(n，m)之汲極之電位。即，讀取電晶體RTr(n，m)之閘極之電位高於或等於0 V及等於讀取電晶體RTr(n，m)之源極之電位(即，位元線Rm之電位)。
讀取電晶體RTr(n，m)之汲極之電位(即，偏壓線Sn之電位)為0 V。因此，讀取電晶體RTr(n，m)之閘極之電位高於或等於源極或汲極之電位，使得讀取電晶體RTr(n，m)處於關閉狀態。因而，資料可寫入。
請注意，盡可能保持讀取電晶體RTr(n，m)處於關閉狀態，甚至在寫入時有效降低讀取電晶體RTr(n，m)之洩漏電流，其從閘極流至源極或從閘極流至汲極。通常，該等洩漏電流當電晶體處於開啟狀態時增加，及當電晶體處於關閉狀態時極度減少。
因為該等洩漏電流為電容器C(n，m)中保持之電荷的洩漏，愈多洩漏電流流動，資料保持時間便愈減少。在本實施例中，讀取電晶體RTr(n，m)僅於讀取時開啟，其在資料儲存方面為卓越的。
其次，如圖4B中所描繪若於第n列以外之列執行寫入，寫入字線Qn之電位設定為-3 V。此外，讀取字線Pn之電位設定為+3 V及偏壓線Sn之電位設定為0 V。位元線Rm之電位依據將寫入執行寫入之列中之資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。
由於寫入電晶體WTr(n，m)之汲極經由電容器C(n，m)而連接讀取字線Pn，寫入電晶體WTr(n，m)之汲極之電位依據讀取字線Pn之電位改變而增加3 V(即，電位從圖4A中所描繪之狀態的0 V增加至圖4B中所描繪之狀態的+3 V)。即，寫入電晶體WTr(n，m)之汲極之電位依據寫入資料而設定為+3 V、+4 V、+5 V、或+6 V。
在此狀態中，寫入電晶體WTr(n，m)之閘極之電位(-3 V)低於寫入電晶體WTr(n，m)之源極之電位(0 V至+3 V)(位元線Rm之電位)及寫入電晶體WTr(n，m)之汲極之電位(+3 V至+6 V)，使得寫入電晶體WTr(n，m)關閉。
此外，讀取電晶體RTr(n，m)之閘極之電位(+3 V至+6 V)高於讀取電晶體RTr(n，m)之源極之電位(0 V至+3 V)(即，位元線Rm之電位)及讀取電晶體RTr(n，m)之汲極之電位(0 V)(即，偏壓線Sn之電位)，使得讀取電晶體RTr(n，m)處於關閉狀態。
其次，將說明讀取。如圖4C中所描繪，寫入字線Qn之電位及偏壓線Sn之電位設定為-3 V。讀取字線Pn之電位設定為0 V。在此狀態中，寫入電晶體WTr(n，m)之汲極之電位依據寫入資料而設定為0 V、+1 V、+2 V、或+3 V。當位元線Rm之電位高於或等於-3 V及低於或等於0 V時，寫入電晶體WTr(n，m)及讀取電晶體RTr(n，m)處於關閉狀態。即，未執行讀取之列中的寫入電晶體及讀取電晶體以此方式設定處於關閉狀態。
另一方面，執行讀取之列中的讀取字線Pn之電位設定為-3 V。因而，讀取電晶體RTr(n，m)之閘極之電位依據寫入資料而設定為-3 V、-2 V、-1 V、或0 V。位元線Rm之電位為-3 V。此時，當偏壓線Sn之電位為-3 V時，讀取電晶體RTr(n，m)處於關閉狀態。
然而，如圖4D中所描繪，當偏壓線Sn之電位設定為-2 V時，若讀取電晶體RTr(n，m)之閘極之電位為-3 V，讀取電晶體RTr(n，m)開啟。
當讀取電晶體RTr(n，m)開啟時，電流流經位元線Rm；因而，藉由檢測電流，可知讀取電晶體RTr(n，m)處於開啟狀態。另一方面，當電容器配置於位元線Rm之端部時，位元線Rm之初始電位(-3 V)變成接近偏壓線Sn之電位。而且在此狀況下，可知讀取電晶體RTr(n，m)處於開啟狀態。
類似地，如圖4E中所描繪，當偏壓線Sn之電位設定為-1 V時，若讀取電晶體RTr(n，m)之閘極之電位為-3 V或-2 V，讀取電晶體RTr(n，m)開啟。
此外，如圖4F中所描繪，當偏壓線Sn之電位設定為0 V時，若讀取電晶體RTr(n，m)之閘極之電位為-3 V、-2 V、或-1 V，讀取電晶體RTr(n，m)開啟。
若讀取電晶體RTr(n，m)保持關閉，甚至當偏壓線之電位設定為0 V時，可假設讀取電晶體RTr(n，m)之閘極之電位為0 V。
以此方式，可寫入及讀取四級之資料(2位元)。不用說，以類似方式，可寫入及讀取更多資料，諸如八級之資料(3位元)或16級之資料(4位元)。
在上述說明中，儘管讀取電晶體RTr(n，m)之寄生電容及閘極電容相較於電容器C(n，m)之電容被忽略，需鑒於處於實際記憶格之該些電容而決定將施加之電壓。
處於開啟狀態及處於關閉狀態之讀取電晶體RTr(n，m)之閘極電容大為改變；因此，讀取電晶體RTr(n，m)之閘極之電位受變化影響。隨著讀取電晶體RTr(n，m)之閘極電容相對於電容器C(n，m)之電容的比例愈高，影響愈大。因此，電容器C(n，m)之電容較佳地為大於或等於讀取電晶體RTr(n，m)之閘極電容的兩倍。
請注意，為使一些級之資料(多值資料)藉由使記憶格中保持複數級之電荷量而予儲存，電荷量之變化需保持小。本實施例中所說明之半導體記憶體電路及半導體記憶體裝置其電荷量變化保持小，而適於此目的。
(實施例2)
在本實施例中，將說明實施例1中所說明之半導體記憶體裝置的寫入方法及讀取方法中施加於各種佈線之信號的時序。首先，將參照圖2說明寫入方法。
如實施例1中所說明，取決於資料之信號施加於位元線(Rm-1、Rm、Rm+1等)。此處，位元線之電位高於或等於VRM及低於或等於VRH。寫入電晶體開啟之信號相繼施加於包括執行寫入之記憶格的列中之寫入字線(例如，Qn)，及相同列中之讀取字線(例如，Pn)及偏壓線(例如，Sn)被供應予信號，基此每一線之電位變成適當值。此時寫入字線之電位為VQH，此時讀取字線之電位為VPM，及此時偏壓線之電位為VSM。
另一方面，基此寫入電晶體關閉之信號施加於其他列中之寫入字線，及其他列中之讀取字線及偏壓線被供應予信號，基此每一線之電位變成適當值。此時寫入字線之電位為VQL，此時讀取字線之電位為VPM，及此時偏壓線之電位為VSH。
此處，為使讀取電晶體處於關閉狀態，讀取字線之電位VPH較佳地為高於或等於(VPM+(VRH-VRM))，及偏壓線之電位VSH較佳地為低於或等於(VRM+(VPH-VPM))。例如，假設位元線之電位設定為VRM、VRM+α、VRM+2α、及VRM+3α(α>0)四位準之一值，由於VRH=VRM+3α，讀取字線之電位VPH較佳地為高於或等於(VPM+3α)。
在實施例1中，VRM=0[V]、α=1[V]、VPM=0[V]、VSM=0[V]、VPH=+3[V]、及VSH=0[V]而滿足上述狀況。儘管實施例1中寫入時偏壓線之電位(VSM或VSH)固定在0 V(即，VSM=VSH=0)，在資料寫入該列及資料未寫入該列之情況下，電位可改變。
圖2描繪考量上述之信號的時序圖。在圖2中，描繪脈衝施加於寫入字線(Qn-1、Qn、及Qn+1)、位元線(Rm-1、Rm、及Rm+1)、及讀取字線(Pn-1、Pn、及Pn+1)的範例。脈衝之波高及脈衝之振幅量為概念性的。脈衝持續之期間可考量寫入電晶體之特性而予決定。
在圖2中，每一施加於寫入字線(Qn-1、Qn、及Qn+1)之脈衝避免彼此重疊；然而，例如，脈衝施加於寫入字線Qn-1之部分期間可與脈衝施加於寫入字線Qn之期間重疊。此外，VQL需低於或等於寫入電晶體之臨界電壓，並於實施例1中設定為-3V。再者，VQH需高於或等於寫入電晶體之臨界電壓，並於實施例1中設定為+4V。請注意，VQL及VQH可具有其他值。
施加於位元線(Rm-1、Rm、及Rm+1)之信號包括複數脈衝，且脈衝之高度可不同。此處，脈衝具有VRM，VRM+α，VRM+2α，及VRM+3α(α>0)四級。該些脈衝與施加於寫入字線之脈衝不完全同步，但施加於位元線之脈衝較佳地於施加於寫入字線之脈衝開始之後的預定期間(τ1)之後開始，及施加於位元線之脈衝較佳地於施加於寫入字線之脈衝停止之後的預定期間(τ2)之後停止。此處，τ1及τ2可設定使得τ1<τ2或τ1>τ2；然而，對電路之設計而言，較佳的是設定使得τ1=τ2。
施加於讀取字線(Pn-1、Pn、及Pn+1)之脈衝可與施加於寫入字線之脈衝同步，或略為延遲。為使寫入電晶體之汲極之電位確實設定為預定值，施加於讀取字線(Pn-1、Pn、及Pn+1)之脈衝較佳地於施加於相同列中之寫入字線的脈衝停止之後的預定期間之後停止。
以此方式，決定每一記憶格中寫入電晶體之汲極之電位。依據該電位，決定每一寫入電晶體之汲極中所產生之電荷量。此處，表1中顯示每一記憶格之電荷量，當相應於電位VRL之電荷量為Q0時，相應於電位VRL+α之電荷量為Q1，相應於電位VRL+2α之電荷量為Q2，及相應於電位VRL+3α之電荷量為Q3。當處於關閉狀態之源極與汲極之間具有小洩漏電流的電晶體用做寫入電晶體時，甚至在至半導體記憶體裝置之電源停止之後，該些電荷可保持極長時間(10小時或更長)。
其次，將參照圖3A及3B說明讀取方法。圖3B描繪用於執行讀取之方法範例的原理。如圖3B中所描繪，電容器13、用於測量電容器13之電極電位的裝置11、用於供應電位於電容器13的裝置12、及開關14配置於位元線Rm之端部。
首先，開關14開啟，及電容器13之記憶格側之電極(位於圖3B中上側)電位(即，位元線Rm之電位)藉由供應電位於電容器13的裝置12而設定為某電位VRL。接著，開關14關閉。之後，當位元線Rm之電位為一些原因而改變時，藉由用於測量電容器之電極電位的裝置11可觀察電位改變。在一連串作業結束之後，位元線Rm之電位再次設定為VRL。
在執行讀取之列中，讀取電晶體依據偏壓線之電位而開啟及關閉。例如，如圖3A中所描繪，各為高度(VS1、VS2、或VS3)之三位準之一的脈衝相繼輸入偏壓線Sn-1、Sn、及Sn+1。
如參照實施例1中圖4D至4F之說明，顯然讀取電晶體依據讀取電晶體之閘極之電位及偏壓線之電位而可處於開啟狀態或關閉狀態。此處，若記憶格中保持之電荷為Q0，讀取電晶體基於高度VS1之脈衝而開啟。若記憶格中保持之電荷為Q0或Q1，讀取電晶體基於高度VS2之脈衝而開啟。若記憶格中保持之電荷為Q0、Q1、或Q2，讀取電晶體基於高度VS3之脈衝而開啟。
當讀取電晶體開啟，位元線之電位變成接近或等於偏壓線之電位。用於測量圖3B中電容器之電極電位的裝置11測量此改變，藉此可觀察讀取電晶體是否開啟。
例如，當處於不同高度位準之三脈衝施加於一記憶格時，若記憶格中保持之電荷為Q0，電容器之電位便改變以回應每一脈衝。即，觀察三脈衝。
相反地，若記憶格中保持之電荷為Q1，電容器之電位便不改變以回應最低脈衝，但改變以回應其他兩脈衝，使得觀察兩脈衝。類似地，若記憶格中保持之電荷為Q2，電容器之電位便改變以僅回應最高脈衝，使得觀察一脈衝，及若記憶格中保持之電荷為Q3，電容器之電位便不改變以回應任一脈衝，使得無脈衝被觀察。
因而，記錄每一記憶格中產生脈衝之次數，藉此可得知寫入記憶格之資料。例如，依據圖3A，於第(n+1)列及第(m-1)行之記憶格中，針對一讀取作業而產生三次脈衝。這是因為保持之電荷為Q0，使得讀取電晶體開啟以回應施加於偏壓線Sn之所有脈衝，及位元線Rm具有與偏壓線Sn相同電位，或位元線Rm之電位變成接近偏壓線Sn之電位。
另一方面，在第n列及第m行之記憶格中，無脈衝產生，這是因為記憶格中電荷量為Q3，此係最大，甚至以最高脈衝之高度VS3的脈衝，讀取電晶體未開啟。以此方式加總每一記憶格中所產生之脈衝數量的結果顯示於表2。以此方式，可讀取每一記憶格中儲存之資料。在上述範例中，相繼讀取每列資料；亦可以類似方式僅讀取特定記憶格中資料。
請注意，如上述藉由直接觀察電壓以及藉由已知藉由所產生之脈衝數量而保持於記憶格中之電荷量，可知資料。例如，如圖3C中所描繪，當讀取字線Pn之電位設定為-3 V，及寫入字線Qn之電位設定為-3 V時，寫入電晶體WTr(n，m)處於關閉狀態及讀取電晶體RTr(n，m)之閘極之電位高於或等於-3 V及低於或等於0 V。
此外，圖3B中所描繪之電容器13連接位元線Rm之端部，及位元線Rm之電位為0 V。假設偏壓線Sn之初始電位為0 V，讀取電晶體RTr(n，m)處於開啟狀態，但以此狀態若讀取電晶體RTr(n，m)之閘極之電位為-3 V、-2 V、或-1 V，因為源極之電位及汲極之電位相等，電流未流動。若讀取電晶體RTr(n，m)之閘極之電位為0 V，讀取電晶體RTr(n，m)處於關閉狀態。
接著，當偏壓線Sn之電位減少至-3 V時，若讀取電晶體RTr(n，m)之閘極之電位非0 V，電流於讀取電晶體RTr(n，m)之源極與汲極之間流動。請注意，由於電容器13配置於位元線Rm之端部，當位元線Rm之電位達到預定值時，電流停止流動。
例如，假設讀取電晶體RTr(n，m)之閘極之電位為-2 V，位元線Rm之電位從0 V減少。在位元線Rm之電位達到-1 V之級，在讀取電晶體RTr(n，m)中，閘極之電位(-2 V)低於源極之電位(-1 V)達1 V，使得讀取電晶體RTr(n，m)處於開啟狀態。當位元線Rm之電位進一步減少時，讀取電晶體RTr(n，m)在中，閘極之電位(-2 V)與源極之電位(即位元線Rm之電位，低於-1 V)之間的差異變成小於1 V，使得讀取電晶體RTr(n，m)關閉。結果，位元線Rm之電荷量未改變及位元線Rm之電位約為固定。
在此狀況下，位元線Rm之電位低於-1 V，但讀取電晶體RTr(n，m)於位元線Rm之電位減少至-2 V之前關閉，使得位元線Rm之電位高於或等於-2 V及低於-1 V。此時藉由用於測量圖3B中所描繪之電位的裝置11可檢測位元線Rm之電位。即，當位元線Rm之電位高於或等於-2 V及低於-1 V時，可假設讀取電晶體RTr(n，m)之閘極之電位為-2 V；因此，可知寫入記憶格中之資料。
類似地，當讀取電晶體RTr(n，m)之閘極之電位為-3 V或-1 V時，位元線Rm之電位為分別為高於或等於-3 V及低於-2 V，或高於或等於-1 V及低於0 V。當讀取電晶體RTr(n，m)之閘極之電位為0 V時，因為讀取電晶體RTr(n，m)仍處於關閉狀態，位元線Rm之電位未從0 V改變。亦以該等方式，可知寫入時之電荷量。
(實施例3)
在本實施例中，將說明實施例1及2中所說明之半導體記憶體裝置的形狀及製造方法範例。在本實施例中，包含鋅及銦之氧化物半導體用於寫入電晶體WTr，及單晶矽半導體用於讀取電晶體RTr。因此，寫入電晶體WTr係堆疊於讀取電晶體RTr之上。
即，包括單晶矽半導體之絕緣閘極電晶體係配置於單晶矽基板之上，用做讀取電晶體RTr，及使用氧化物半導體之電晶體係形成於其上，用做寫入電晶體WTr。請注意，儘管本實施例中說明半導體記憶體裝置形成於單晶矽基板上之範例，半導體記憶體裝置可配置於另一種基板之上。
圖7A至7C中描繪本實施例中半導體記憶體裝置之記憶格的佈局範例。在圖7A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區102係形成於基板之上。導電區106a及106b係使用導電材料或摻雜矽而形成於基板之上，及其部分做為讀取電晶體RTr之源極及汲極。部分導電區106b做為偏壓線。導電區106a及106b藉由讀取電晶體RTr之讀取閘極110而彼此分離。第一連接電極111係配置於導電區106a中。
圖7B中描繪集中於包括氧化物半導體並形成於圖7A中所描繪之電路上之電晶體上的主要佈線、主要電極等。形成島形氧化物半導體區112及第一佈線114a及114b。此處，第一佈線114a做為寫入字線，及第一佈線114b做為讀取字線。部分第一佈線114a與氧化物半導體區112重疊，並做為寫入電晶體WTr之閘極電極。氧化物半導體區112連接較低層中之讀取閘極110。電容器係形成於第一佈線114b與讀取閘極110重疊之部分。此外，配置第二連接電極117以便將氧化物半導體區112連接至上層(例如，位元線)。
形成與之後形成之氧化物半導體的歐姆接點之材料較佳地做為讀取閘極110之材料。該材料之範例為其功函數W與氧化物半導體之電子親和性Φ(氧化物半導體之傳導帶的最低端與真空位準之間的能隙)幾乎相同或更小之材料。換言之，可滿足W<Φ+0.3[電子伏]。例如，可提供鈦、鉬、及氮化鈦。
圖7C描繪圖7A中所描繪之結構與圖7B中所描繪之結構重疊之結構。在圖7C中，結構彼此略為偏移以便觀看重疊。此外，亦描繪形成於包括氧化物半導體之電晶體上的第二佈線118(例如，位元線)。
請注意，點A及點B標示從圖7A至7C之相同位置。儘管業者可適當選擇該等元件之設計規則，較佳的是每一電晶體之通道寬度為大於或等於10 nm及小於或等於0.1 μm，及其通道長度為大於或等於10 nm及小於或等於0.1 μm，以增加整合程度。
以下，將說明具有上述結構之半導體記憶體裝置之製造方法。圖8A至8D及圖9A至9C為沿鏈接圖7A至7C中點A至點B之線的截面圖。在本實施例中，n型單晶矽基板用做基板；然而，n型井可形成於p型單晶矽基板中，且本實施例之電晶體可形成於其上。以下將依截面圖編號順序說明製造程序。
<圖8A>
首先，使用已知半導體製造技術，如圖8A中所描繪，元件分離區102、使用p摻雜矽等形成之導電區106a及106b、第一閘極絕緣膜103、虛擬閘極104、及第一層間絕緣體107係形成於n型單晶矽基板101之上。儘管圖8A中描繪兩虛擬閘極104，如圖7A至7C，其顯然為一連續虛擬閘極。
如圖8A中所描繪，側壁可配置於虛擬閘極104之側面。多晶矽可用於虛擬閘極104。第一閘極絕緣膜103之厚度較佳地為10 nm或更多，使得抑制洩漏電流之產生。為使閘極電容小於之後形成之電容器之電容，諸如氧化矽之具有極低介電常數之材料，較佳地用於第一閘極絕緣膜103之電介質。
矽化物區105a及105b可形成於導電區106a及106b之表面上，以便增加傳導性。此外，如參照圖7A之說明，導電區106b做為部分偏壓線。
可形成第一層間絕緣體107做為單層或多層，並可包括造成電晶體之通道變形的應力襯墊。藉由旋塗法平坦化最上層中之膜，有利於之後步驟。例如，有關第一層間絕緣體107，可使用以該等方式形成之多層膜，即藉由電漿CVD法形成氮化矽膜，及藉由旋塗法於其上形成平坦化氧化矽膜。
<圖8B>
若第一層間絕緣體107之表面充分平坦化，第一層間絕緣體107係藉由乾式蝕刻法蝕刻；在虛擬閘極104之上表面暴露時，乾式蝕刻停止。除了乾式蝕刻法，可使用化學機械拋光(CMP)法。首先第一層間絕緣體107之表面可藉由CMP法平坦化，接著可藉由乾式蝕刻法進一步實施蝕刻。另一方面，在層間絕緣體藉由乾式蝕刻法蝕刻至某程度之後，可藉由CMP法執行平坦化處理。因而，獲得具有平坦表面之第一層間絕緣體107a。
<圖8C>
其次，選擇性蝕刻虛擬閘極104及形成開口部108。若多晶矽用做虛擬閘極104之材料，2%至40% TMAH(四甲基銨氫氧化物)，較佳地為20%至25% TMAH可用於蝕刻。此外，於具有平坦表面之第一層間絕緣體107a中形成達到矽化物區105a之開口部109。
<圖8D>
沉積導電材料之單層或多層膜。形成與之後形成之氧化物半導體的歐姆接點之材料較佳的做為導電材料。此外，此導電膜亦做為讀取電晶體(此處為p通道電晶體)之閘極電極；因此，具有諸如功函數之適當物理屬性值之導電材料較佳地用於決定電晶體之臨界電壓。當藉由一材料未滿足該些兩狀況時，便形成複數膜使得滿足每一狀況。例如，可使用包括氮化鈦及氮化鉭膜之多層膜做為導電材料。
其次，藉由CMP法蝕刻導電材料之膜而平坦化。在暴露具有平坦表面之第一層間絕緣體107a時，此步驟停止。因而，如圖8D中所描繪，形成讀取電晶體之讀取閘極110及第一連接電極111。之後，藉由包括氟之電漿執行表面處理，使得具有平坦表面之第一層間絕緣體107a的表面附近所包括之氫降低。當具有平坦表面之第一層間絕緣體107a的氫濃度充分低時，不一定執行該處理。在距具有平坦表面之第一層間絕緣體107a之表面100 nm深之區域中氫濃度為低於1×1018 cm-3，較佳地為低於1×1016 cm-3。
<圖9A>
接著，藉由濺鍍法形成具有3 nm至30 nm厚度之氧化物半導體膜。可使用非濺鍍法之方法做為形成氧化物半導體膜之方法。氧化物半導體較佳地包含鎵及銦。氧化物半導體膜中氫濃度可低於1×1018 cm-3，較佳地為低於1×1016 cm-3，使得增加半導體記憶體裝置之可靠性。
藉由蝕刻氧化物半導體膜而形成島形氧化物半導體區112。氧化物半導體區112可歷經熱處理，使得改進半導體特性。因而，可獲得讀取閘極110及氧化物半導體區112彼此接觸，及第一連接電極111及氧化物半導體區112彼此接觸之結構。
接著，藉由諸如濺鍍法之已知沉積法形成第二閘極絕緣膜113。為使洩漏電流之產生降低，第二閘極絕緣膜113之厚度較佳地為10 nm或更多，及閘極絕緣膜中氫濃度較佳地為低於1×10-18 cm-3，更佳地為低於1×10-16 cm-3。
氧化矽、氧化鋁、氧化鉿、氧化鑭、氮化鋁等用於閘極絕緣膜。使用該些材料之多層膜以及其單層膜。第二閘極絕緣膜113為電容器之電介質，電容器係使用讀取閘極110及第一佈線114b形成，並較佳地使用具有10或更多之相對介電常數之材料形成，使得電容器之電容大於讀取電晶體之閘極電容。氧化物半導體區112可於閘極絕緣膜形成之後歷經熱處理，使得改進氧化物半導體區112之特性。
<圖9B>
第一佈線114a(寫入字線)及第一佈線114b(讀取字線)係使用導電材料形成。部分第一佈線114a做為包括氧化物半導體之電晶體的閘極電極。有關第一佈線114a及第一佈線114b之材料，具有大於氧化物半導體之電子親和性達0.5電子伏或更多之功函數的材料較佳。可提供鎢、金、鉑、p型矽等做為範例。
形成電容器，其中做為電介質之第二閘極絕緣膜113係配置於讀取閘極110與第一佈線114b之間。電容器之電容係藉由部分讀取閘極110與第一佈線114b之重疊量決定；重疊部分之面積較佳地為大於或等於100 nm2及小於或等於0.01 μm2。
在圖9B中，第一連接電極111之一端與做為寫入電晶體之閘極電極的第一佈線114a之一端對齊，及讀取閘極110之一端與第一佈線114a之另一端對齊。然而，因為遮罩對齊之準確性，有時相較於圖9B中所描繪者，第一佈線114a偏向左側(第一連接電極111側)或右側(讀取閘極110側)。在此狀況下，於與第一佈線114a偏移之側的相對之側，第一佈線114a與第一連接電極111之間或第一佈線114a與讀取閘極110之間的區域處於補償狀態；因此，處於開啟狀態之電晶體的電阻增加。
儘管第一佈線114a之寬度可增加，使得第一佈線114a與第一連接電極111及讀取閘極110重疊，甚至當第一佈線114a偏移某程度以避免處於開啟狀態之電晶體的電阻增加，此不利於高速作業，因為第一佈線114a與第一連接電極111之間或第一佈線114a與讀取閘極110之間產生寄生電容。此外，佈線的寬度增加再次於設計規則中降低。
為解決該些問題，可於氧化物半導體區中以自我對齊之方式使用第一佈線114a做為遮罩而形成n型區域。為此目的，藉由已知離子注入法，氧化之元素的離子較氧化物半導體更易注入。該等元素之範例為鈦、鋅、鎂、矽、磷、硼等。通常，硼及磷用於習知半導體程序，因而易於使用；尤其，有關注入上述薄第二閘極絕緣膜113或氧化物半導體區112之離子，原子量大於硼之原子量的磷離子較佳。
想望地氫盡可能少混入該些離子。離子中氫濃度較佳地為0.1%或更低。已知氫做為氧化物半導體之供體。當氫混入離子時，注入氧化物半導體之氫於氧化物半導體中移動，且元件之可靠性減少。
在氧化物半導體中，注入離子與氧結合，並產生缺氧；因而，氧化物半導體展現n型傳導性。氧化物半導體與矽半導體不同，其中許多氧化物半導體可獲得高傳導性而無該等熱處理，其在矽半導體之狀況係需用於恢復離子注入之後的結晶性。
以此方式，展現n型傳導性之區115a及115b係形成於氧化物半導體區112中。較佳的是可設定離子注入之狀況，使得該些區中載子(電子)濃度為1×10-19 cm-3或更多。經由上述步驟完成基本元件結構。
<圖9C>
之後，形成單層薄膜或多層薄膜之第二層間絕緣體116。第二層間絕緣體116之表面被平坦化，形成達到展現n型傳導性之區115a的接觸孔，及第二連接電極117嵌入其中。接著，形成第二佈線118(位元線)。可配置類似佈線以便平行於第一佈線114a及114b。因而，如圖9C中所描繪，製造半導體記憶體裝置之記憶格，其包括寫入電晶體119、讀取電晶體120、及電容器121。
(實施例4)
在本實施例中，將參照圖10A至10C說明圖5中所描繪之半導體記憶體裝置的範例。在本實施例中，包含鎵及銦之氧化物半導體用於寫入電晶體WTr，及單晶矽半導體用於讀取電晶體RTr。因此，寫入電晶體WTr堆疊於讀取電晶體RTr之上。
即，包括配置於單晶矽基板上之單晶矽半導體的絕緣閘極電晶體用做讀取電晶體RTr，及形成於其上並使用氧化物半導體之電晶體用做寫入電晶體WTr。請注意，儘管本實施例中說明用於讀取電晶體RTr之單晶矽半導體之範例，可使用另一種半導體。
圖10A至10C中描繪本實施例中半導體記憶體裝置之記憶格的佈局範例。在圖10A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。圖10A中藉由虛線圍繞之區200a及200b各為一記憶格所佔據之區域。例如，區200a相應於圖5中第(2n-1)列及第m行中記憶格所佔據之區域，及區200b相應於圖5中第2n列及第m行中記憶格所佔據之區域。
元件分離區202係形成於基板之上。此外，在基板之上，使用導電材料或摻雜矽而形成導電區206a及206b，且其部分做為讀取電晶體RTr之汲極及源極。從導電區206a延伸之佈線做為偏壓線(Sn、Sn+1等)。導電區206a及206b藉由讀取閘極210而彼此分離。第一連接電極211係配置於導電區206b中，以便連接上層中電路。
圖10B中描繪集中於包括氧化物半導體並形成於圖10A中所描繪之電路上的電晶體上之主要佈線、主要電極等。形成導電材料之島形氧化物半導體區212及第一佈線214。第一佈線214做為例如讀取字線(Q2n-1、Q2n、Q2n+1等)及讀取字線(P2n-1、P2n、P2n+1等)。
部分寫入字線與氧化物半導體區212重疊，並做為寫入電晶體WTr之閘極電極。氧化物半導體區212連接下層中讀取閘極210。此外，電容器係形成於讀取字線與讀取閘極210重疊之部分中。
氧化物半導體區212經由第一連接電極211而連接至讀取電晶體RTr之源極(導電區206b)。此外，第二連接電極217係配置用於將氧化物半導體區212連接至上層(位元線)。第二連接電極217較佳地配置於與第一連接電極211之相同位置，第一連接電極211將下層連接至氧化物半導體區212以減少記憶格之面積。
圖10C描繪圖10A中所描繪之結構與圖10B中所描繪之結構重疊的結構。在圖10C中，結構彼此略為偏移以便觀看重疊。此外，亦描繪包括導電材料之第二佈線218，其係形成於包括氧化物半導體之電晶體之上。第二佈線218做為位元線(Rm-1、Rm、Rm+1等)，並經由第二連接電極217而連接氧化物半導體區212。
藉由實施例3中所說明之方法，可製造具該結構之半導體記憶體裝置。
(實施例5)
在本實施例中，將參照圖11A至11F說明圖1A及1B中所描繪之半導體記憶體電路係以不同於實施例1中方式操作之範例。請注意，以下提供特定值做為電位以有助於理解本發明之技術觀念。不用說，該等值係依據電晶體、電容器等各種特性或為業者之便利而改變。
此處，寫入電晶體WTr(n，m)為n通道電晶體及讀取電晶體RTr(n，m)為p通道電晶體。當閘極之電位高於源極或汲極之電位達1 V或更多時，寫入電晶體WTr(n，m)開啟，及寫入電晶體於其他狀況下處於關閉狀態。當閘極之電位低於源極或汲極之電位達1 V或更多時，讀取電晶體RTr(n，m)開啟，及讀取電晶體於其他狀況下處於關閉狀態。
讀取電晶體RTr(n，m)之閘極電容的一部分因閘極偏壓而改變，相較於電容器C(n，m)之電容是可忽略的。此外，圖式中未描繪之寫入電晶體WTr(n，m)之寄生電容、讀取電晶體RTr(n，m)之寄生電容、佈線之間產生的寄生電容等，被視為0。
在圖11A至11F中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體在具體狀況下開啟時，說明可寫入圖式。
<圖11A>(第n列中寫入)
如圖11A中所描繪，寫入時，讀取字線Pn之電位及偏壓線Sn之電位設定為0 V。位元線Rm之電位依據將寫入之資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。當寫入字線Qn之電位為+4 V時，寫入電晶體WTr(n，m)開啟及寫入電晶體WTr(n，m)之汲極之電位變成接近寫入電晶體之源極之電位(即，位元線Rm之電位)。此處，寫入電晶體WTr(n，m)之汲極之電位變成等於位元線Rm之電位。
另一方面，讀取電晶體RTr(n，m)之閘極之電位等於此級之寫入電晶體WTr(n，m)之汲極之電位。即，讀取電晶體RTr(n，m)之閘極之電位高於或等於0 V及等於讀取電晶體RTr(n，m)之源極之電位(即，位元線Rm之電位)。
讀取電晶體RTr(n，m)之汲極之電位(即，偏壓線Sn之電位)為0 V。因此，讀取電晶體RTr(n，m)之閘極之電位高於或等於源極或汲極之電位，使得讀取電晶體RTr(n，m)處於關閉狀態。因而，資料可寫入。
<圖11B>(非第n列中寫入)
其次，若於非第n列中執行寫入，如圖11B中所描繪，寫入字線Qn之電位設定為0 V。此外，讀取字線Pn之電位設定為+3 V及偏壓線Sn之電位設定為0 V。位元線Rm之電位依據將寫入執行寫入之列之資料，而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。
由於寫入電晶體WTr(n，m)之汲極經由電容器C(n，m)而連接讀取字線Pn，寫入電晶體WTr(n，m)之汲極之電位依據讀取字線Pn之電位改變而增加3 V(即，電位從圖11A中所描繪之狀態的0 V增加至圖11B中所描繪之狀態的+3 V)。即，依據寫入資料，寫入電晶體WTr(n，m)之汲極之電位設定為+3 V、+4 V、+5 V、或+6 V。
在此狀態中，寫入電晶體WTr(n，m)之閘極之電位低於寫入電晶體WTr(n，m)之源極之電位(0 V至+3 V)(位元線Rm之電位)及寫入電晶體WTr(n，m)之汲極之電位(+3 V至+6 V)，使得寫入電晶體WTr(n，m)關閉。
此外，讀取電晶體RTr(n，m)之閘極之電位高於讀取電晶體RTr(n，m)之源極之電位(0 V至+3 V)(位元線Rm之電位)及讀取電晶體RTr(n，m)之汲極之電位(0 V)(偏壓線Sn之電位)，使得讀取電晶體RTr(n，m)處於關閉狀態。
<圖11C>(讀取)
其次，將說明讀取。如圖11C中所描繪，寫入字線Qn之電位設定為0 V。讀取字線Pn之電位及偏壓線Sn之電位設定為+3 V。在此狀態中，寫入電晶體WTr(n，m)之汲極之電位依據寫入資料而設定為+3 V、+4 V、+5 V、或+6 V。當位元線Rm之電位高於或等於0 V及低於或等於+3 V時，寫入電晶體WTr(n，m)及讀取電晶體RTr(n，m)處於關閉狀態。即，以此方式將未執行讀取之列中的寫入電晶體及讀取電晶體設定處於關閉狀態。
<圖11D>(讀取)
另一方面，執行讀取之列中的偏壓線Sn之電位設定為大於+3 V。例如，如圖11D中所描繪，當偏壓線Sn之電位設定為+4 V時，若讀取電晶體RTr(n，m)之閘極之電位為+3 V，讀取電晶體RTr(n，m)開啟。
當位元線之電位預先設定為+3 V時，電流流經位元線Rm；因而，藉由檢測電流，可知讀取電晶體RTr(n，m)處於開啟狀態。另一方面，當電容器配置於位元線Rm之端部中時，位元線Rm之電位變成接近偏壓線Sn之電位。亦在此狀況下，可知讀取電晶體RTr(n，m)處於開啟狀態。
<圖11E>(讀取)
類似地，如圖11E中所描繪，當偏壓線Sn之電位設定為+5 V時，若讀取電晶體RTr(n，m)之閘極之電位為+3 V或+4 V，讀取電晶體RTr(n，m)開啟。
<圖11F>(讀取)
此外，如圖11F中所描繪，當偏壓線Sn之電位設定為+6 V時，若讀取電晶體RTr(n，m)之閘極之電位為+3 V、+4 V、或+5 V時，讀取電晶體RTr(n，m)開啟。
若讀取電晶體RTr(n，m)仍然關閉，甚至當偏壓線Sn之電位設定為+6 V時，可假設寫入電晶體WTr(n，m)之汲極之電位(即，讀取電晶體RTr(n，m)之閘極之電位)為+6 V。
以此方式，可寫入及讀取四級之資料(2位元)。不用說，以類似方式，可寫入及讀取更多資料，諸如八級之資料(3位元)，或16級之資料(4位元)。在本實施例中，如上述，可僅以正電位執行寫入及讀取。
在上述說明中，儘管讀取電晶體RTr(n，m)之寄生電容及閘極電容相較於電容器C(n，m)之電容而被忽略，需鑒於處於實際記憶格之該些電容而決定將施加之電壓。處於開啟狀態及處於關閉狀態之讀取電晶體RTr(n，m)之閘極電容大為改變；因此，讀取電晶體RTr(n，m)之閘極之電位受變化影響。隨著讀取電晶體RTr(n，m)之閘極電容相對於電容器C(n，m)之電容的比例愈高，影響愈大。因此，電容器C(n，m)之電容較佳地大於或等於讀取電晶體RTr(n，m)之閘極電容的兩倍。
(實施例6)
在本實施例中，將參照圖12A至12C及圖13A至13D說明圖5中所描繪之半導體記憶體電路之作業範例。此處，寫入電晶體WTr(2n-1，m)及寫入電晶體WTr(2n，m)為n通道電晶體，及讀取電晶體RTr(2n-1，m)及讀取電晶體RTr(2n，m)為p通道電晶體。
當閘極之電位高於源極或汲極之電位達1V或更多時，寫入電晶體WTr(2n-1，m)及寫入電晶體WTr(2n，m)開啟，及寫入電晶體在其他狀況下處於關閉狀態。當閘極之電位低於源極或汲極之電位達1V或更多時，讀取電晶體RTr(2n-1，m)及讀取電晶體RTr(2n，m)開啟，及讀取電晶體在其他狀況下處於關閉狀態。
讀取電晶體RTr(2n-1，m)及讀取電晶體RTr(2n，m)之每一者之閘極電容的一部分因閘極偏壓而改變，其相較於電容器C(n，m)之電容為可忽略。此外，圖式中未描繪之寫入電晶體WTr(2n-1，m)及寫入電晶體WTr(2n，m)之寄生電容、讀取電晶體RTr(2n-1，m)及讀取電晶體RTr(2n，m)之寄生電容、佈線之間產生的寄生電容等被視為0。
在圖12A至12C及圖13A至13D中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體於具體狀況下開啟時，說明可寫入圖式。
<圖12A>(第(2n-1)列中寫入)
於第(2n-1)列中寫入時，如圖12A中所描繪，讀取字線P2n-1之電位、寫入字線Q2n之電位、及偏壓線Sn之電位設定為0 V。讀取字線P2n之電位設定為+3 V。位元線Rm之電位依據將寫入資料而設定為0 V、+1 V、+2 V、及+3 V四位準之任一項之值。請注意，此時寫入電晶體WTr(2n，m)之汲極之電位為+3 V。
當寫入字線Q2n-1之電位為+4 V時，寫入電晶體WTr(2n-1，m)開啟，及寫入電晶體WTr(2n-1，m)之汲極之電位變成接近寫入電晶體之源極之電位(即，位元線Rm之電位)。此處，寫入電晶體WTr(2n-1，m)之汲極之電位變成等於位元線Rm之電位。
另一方面，讀取電晶體RTr(2n-1，m)之閘極之電位等於此級之寫入電晶體WTr(2n-1，m)之汲極之電位。即，讀取電晶體RTr(2n-1，m)之閘極之電位高於或等於0 V及等於讀取電晶體RTr(2n-1，m)之源極之電位(即，位元線Rm之電位)。
讀取電晶體RTr(2n-1，m)之汲極之電位(即，偏壓線Sn之電位)為0 V。因此，讀取電晶體RTr(2n-1，m)之閘極之電位高於或等於源極或汲極之電位，使得讀取電晶體RTr(2n-1，m)處於關閉狀態。
此外，由於寫入電晶體WTr(2n，m)之閘極之電位(0 V)低於其源極之電位(高於或等於0 V及低於或等於+3 V)(即，位元線Rm之電位)及其汲極之電位(+3 V)，寫入電晶體WTr(2n，m)處於關閉狀態。此外，由於讀取電晶體RTr(2n，m)之閘極之電位(+3 V)(即，讀取電晶體WTr(2n，m)之汲極之電位)高於其源極之電位(高於或等於0 V及低於或等於+3 V)(即，位元線Rm之電位)及其汲極之電位(0 V)，讀取電晶體RTr(2n，m)亦處於關閉狀態。因而，資料可寫入第(2n-1)列之記憶格中。
<圖12B>(第2n列中寫入)
其次，若於第2n列中執行寫入，如圖12B中所描繪，寫入字線Q2n-1之電位及讀取字線P2n之電位設定為0 V。讀取字線P2n-1之電位設定為+3 V，及偏壓線Sn之電位設定為0 V。位元線Rm之電位依據將寫入資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。
由於寫入電晶體WTr(2n-1，m)之汲極經由電容器C(2n-1，m)而連接讀取字線P2n-1，寫入電晶體WTr(2n-1，m)之汲極之電位依據讀取字線P2n-1之電位改變而增加3V(即，電位從圖12A中所描繪之狀態的0 V增加至圖12B中所描繪之狀態的+3 V)。即，依據寫入資料，寫入電晶體WTr(2n-1，m)之汲極之電位設定為+3 V、+4 V、+5 V、或+6 V。
接著，當寫入字線Q2n之電位設定為+4 V時，寫入電晶體WTr(2n，m)開啟，及寫入電晶體WTr(2n，m)之汲極之電位變成接近寫入電晶體之源極之電位(即，位元線Rm之電位)。此處，寫入電晶體WTr(2n，m)之汲極之電位變成等於位元線Rm之電位。
另一方面，在此級，讀取電晶體RTr(2n，m)之閘極之電位等於寫入電晶體WTr(2n，m)之汲極之電位。即，讀取電晶體RTr(2n，m)之閘極之電位高於或等於0 V，其等於讀取電晶體RTr(2n，m)之源極之電位(即，位元線Rm之電位)。
此外，讀取電晶體RTr(2n，m)之汲極之電位(即，偏壓線Sn之電位)為0 V。因此，由於讀取電晶體RTr(2n-1，m)之閘極之電位高於或等於源極或汲極之電位，讀取電晶體RTr(2n，m)處於關閉狀態。此外，寫入電晶體WTr(2n-1，m)及讀取電晶體RTr(2n-1，m)亦處於關閉狀態。以此方式，資料可寫入第2n列之記憶格中。
<圖12C>(另一列中寫入)
其次，若於非上述列中執行寫入，如圖12C中所描繪，寫入字線Q2n-1之電位及寫入字線Q2n之電位設定為0 V。讀取字線P2n-1之電位及讀取字線P2n之電位設定為+3 V，及偏壓線Sn之電位設定為0 V。位元線Rm之電位依據將寫入執行寫入之列中的資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。
由於寫入電晶體WTr(2n，m)之汲極經由電容器C(2n，m)而連接讀取字線P2n，寫入電晶體WTr(2n，m)之汲極之電位依據讀取字線P2n之電位改變而增加3 V(即，電位從圖12B中所描繪之狀態的0 V增加至圖12C中所描繪之狀態的+3 V)。即，依據寫入資料，寫入電晶體WTr(2n，m)之汲極之電位設定為+3 V、+4 V、+5 V、或+6 V。類似地，寫入電晶體WTr(2n-1，m)之汲極之電位設定為+3 V、+4 V、+5 V、或+6 V。
在此狀態中，寫入電晶體WTr(2n-1，m)之閘極及寫入電晶體WTr(2n，m)之閘極之電位(0 V)低於寫入電晶體WTr(2n-1，m)之源極及寫入電晶體WTr(2n，m)之源極之電位(0 V至+3 V)(位元線Rm之電位)，及寫入電晶體WTr(2n-1，m)之汲極及寫入電晶體WTr(2n，m)之汲極之電位(+3 V至+6 V)，使得寫入電晶體WTr(2n-1，m)及寫入電晶體WTr(2n，m)關閉。
此外，讀取電晶體RTr(2n-1，m)之閘極及讀取電晶體RTr(2n，m)之閘極之電位(+3 V至+6 V)高於讀取電晶體RTr(2n-1，m)之源極及讀取電晶體RTr(2n，m)之源極之電位(0 V至+3 V)(位元線Rm之電位)及讀取電晶體RTr(2n-1，m)之汲極及讀取電晶體RTr(2n，m)之汲極之電位(0 V)(偏壓線Sn之電位)，使得讀取電晶體RTr(2n-1，m)及讀取電晶體RTr(2n，m)關閉。
<圖13A>(讀取)
接著，將說明讀取。如圖13A中所描繪，讀取字線P2n-1及讀取字線P2n之電位設定為0 V，及寫入字線Q2n-1、寫入字線Q2n、及偏壓線Sn之電位設定為-3 V。在此狀態，讀取電晶體RTr(2n-1，m)之閘極及讀取電晶體RTr(2n，m)之閘極之電位依據寫入資料而設定為0 V、+1 V、+2 V、或+3 V。
當位元線Rm之電位高於或等於-3 V及低於或等於0 V時，寫入電晶體WTr(2n-1，m)、寫入電晶體WTr(2n，m)、讀取電晶體RTr(2n-1，m)、及讀取電晶體RTr(2n，m)處於關閉狀態。即，未執行讀取之列中的電晶體因而關閉。
<圖13B>(第2n列中讀取[1])
其次，讀取字線P2n之電位設定為-3 V，及位元線Rm之電位設定為-3 V。結果，讀取電晶體RTr(2n，m)之閘極之電位依據寫入資料而設定為-3 V、-2 V、-1 V、或0 V。在此狀態，寫入電晶體WTr(2n，m)及讀取電晶體RTr(2n，m)處於關閉狀態。當偏壓線Sn之電位改變時，讀取電晶體RTr(2n，m)可開啟。例如，如圖13B中所描繪，當偏壓線Sn之電位設定為-2 V時，若讀取電晶體RTr(2n，m)之閘極之電位為-3 V，讀取電晶體RTr(2n，m)開啟。
<圖13C>(第2n列中讀取[2])
類似地，如圖13C中所描繪，當偏壓線Sn之電位設定為-1 V時，若讀取電晶體RTr(2n，m)之閘極之電位為-3 V或-2 V，讀取電晶體RTr(2n，m)開啟。
<圖13D>(第2n列中讀取[3])
此外，如圖13D中所描繪，當偏壓線Sn之電位設定為0 V時，若讀取電晶體RTr(2n，m)之閘極之電位為-3 V、-2 V、或-1 V，讀取電晶體RTr(2n，m)開啟。
若讀取電晶體RTr(2n，m)仍然關閉，甚至當偏壓線Sn之電位設定為0 V時，假設讀取電晶體RTr(2n，m)之閘極之電位為0 V。
以類似方式，可讀取第(2n-1)列中記憶格之資料。在上述範例中，儘管說明四級之資料(2位元)的寫入及讀取，可以類似方式寫入及讀取更多資料，諸如八級之資料(3位元)或16級之資料(4位元)。在上述說明中，讀取電晶體RTr(n，m)之寄生電容及閘極電容相較於電容器C(n，m)之電容而可忽視；然而，需鑒於處於實際記憶格之該些電容而決定將施加之電壓。
(實施例7)
在本實施例中，將參照圖14A至14D及圖15A至15D說明圖6A及6B中所描繪之半導體記憶體電路之作業範例。請注意，為有助於理解本發明之技術觀念，以下提供具體值做為電位。不用說，該等值依據電晶體、電容器等各種特性或為業者之方便而改變。
此處，寫入電晶體WTr為n通道電晶體及讀取電晶體RTr為p通道電晶體。當閘極之電位高於源極或汲極之電位達1 V或更多時，寫入電晶體WTr開啟，及寫入電晶體WTr於其他狀況下處於關閉狀態。當閘極之電位低於源極或汲極之電位達1 V或更多時，讀取電晶體RTr開啟，及讀取電晶體RTr於其他狀況下處於關閉狀態。
因閘極偏壓而改變之讀取電晶體RTr之部分閘極電容，相較於電容器C之電容而可忽略。此外，圖式中未描繪之寫入電晶體WTr之寄生電容、讀取電晶體RTr之寄生電容、佈線之間產生的寄生電容等被視為0。
在圖14A至14D及圖15A至15D中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體於具體狀況下開啟時，說明寫入圖式。以下說明集中於第(n-1)列及第m行中記憶格及第n列及第m行中記憶格。
<圖14A>(第(n-1)列中寫入)
如圖14A中所描繪，於第(n-1)列之記憶格中寫入時，讀取字線Pn-1、寫入字線Qn、及寫入字線Qn+1之電位設定為0 V，及讀取字線Pn及讀取字線Pn+1之電位設定為+4 V。位元線Rm之電位依據寫入資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。此外，寫入電晶體WTr(n，m)之汲極之電位(即，讀取電晶體RTr(n，m)之閘極之電位)預估高於或等於+4 V及低於或等於初始狀態之+7 V。
當寫入字線Qn-1之電位為+4 V時，寫入電晶體WTr(n-1，m)開啟及寫入電晶體WTr(n-1，m)之汲極之電位變成接近寫入電晶體之源極之電位(即，位元線Rm之電位)。此處，寫入電晶體WTr(n-1，m)之汲極之電位變成等於位元線Rm之電位。
另一方面，讀取電晶體RTr(n-1，m)之閘極之電位等於此級寫入電晶體WTr(n-1，m)之汲極之電位。即，讀取電晶體RTr(n-1，m)之閘極之電位等於讀取電晶體RTr(n-1，m)之源極之電位(即，位元線Rm之電位)。
讀取電晶體RTr(n-1，m)之汲極之電位(即，寫入字線Qn之電位)為0 V。因此，讀取電晶體RTr(n-1，m)之閘極之電位高於或等於源極或汲極之電位，使得讀取電晶體RTr(n-1，m)處於關閉狀態。
請注意，由於寫入電晶體WTr(n，m)之閘極之電位(0 V)低於或等於其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，及其汲極之電位(+4 V至+7 V)，寫入電晶體WTr(n，m)處於關閉狀態。由於讀取電晶體RTr(n，m)之閘極之電位(+4 V至+7 V)高於其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，及其汲極之電位(0 V)(即，寫入字線Qn+1之電位)，讀取電晶體RTr(n，m)亦處於關閉狀態。以此方式，資料可寫入第(n-1)列之記憶格中。
<圖14B>(第n列中寫入)
在第n列之記憶格中寫入時，如圖14B中所描繪，讀取字線Pn、寫入字線Qn-1、及寫入字線Qn+1之電位設定為0 V，及讀取字線Pn-1及讀取字線Pn+1之電位設定為+4 V。位元線Rm之電位依據寫入資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。
讀取字線Pn-1之電位增加4 V，使得讀取電晶體RTr(n-1，m)之閘極之電位(即，寫入電晶體WTr(n-1，m)之汲極之電位)亦增加為高於或等於+4 V及低於或等於+7 V。
接著，當寫入字線Qn之電位設定為+4 V時，寫入電晶體WTr(n，m)開啟，及寫入電晶體WTr(n，m)之汲極之電位變成接近寫入電晶體之源極之電位(即，位元線Rm之電位)。此處，寫入電晶體WTr(n，m)之汲極之電位變成等於位元線Rm之電位。
另一方面，在此級，讀取電晶體RTr(n，m)之閘極之電位等於寫入電晶體WTr(n，m)之汲極之電位。即，讀取電晶體RTr(n，m)之閘極之電位等於讀取電晶體RTr(n，m)之源極之電位(即，位元線Rm之電位)。
此外，讀取電晶體RTr(n，m)之汲極之電位(即，寫入字線Qn+1之電位)為0 V。因此，由於讀取電晶體RTr(n，m)之閘極之電位(位元線Rm之電位)高於或等於源極或汲極之電位，讀取電晶體RTr(n，m)處於關閉狀態。
請注意，由於寫入電晶體WTr(n-1，m)之閘極之電位(0 V)低於或等於其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，及其汲極之電位(+4 V至+7 V)，寫入電晶體WTr(n-1，m)處於關閉狀態。由於讀取電晶體RTr(n-1，m)之閘極之電位(+4 V至+7 V)高於或等於其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，及其汲極之電位(+4 V)(即，寫入字線Qn之電位)，讀取電晶體RTr(n-1，m)亦處於關閉狀態。以此方式，資料可寫入第n列之記憶格中。
<圖14C>(第(n+1)列中寫入)
在第(n+1)列之記憶格中寫入時，如圖14C中所描繪，讀取字線Pn+1、寫入字線Qn-1、及寫入字線Qn之電位設定為0 V，及讀取字線Pn-1及讀取字線Pn之電位設定為+4 V。位元線Rm之電位依據寫入資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。
讀取字線Pn之電位增加4 V，使得讀取電晶體RTr(n，m)之閘極之電位(即，寫入電晶體WTr(n，m)之汲極之電位)亦增加為高於或等於+4 V及低於或等於+7 V。
接著，寫入字線Qn+1之電位設定為+4 V，藉此資料可寫入第(n+1)列之記憶格中。
由於此級之寫入電晶體WTr(n，m)之閘極之電位(0 V)低於或等於其汲極之電位(+4 V至+7 V)或其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，寫入電晶體WTr(n，m)處於關閉狀態。
讀取電晶體RTr(n，m)之閘極之電位(+4 V至+7 V)高於或等於其汲極之電位(+4 V)(即，寫入字線Qn+1之電位)，及其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，使得讀取電晶體RTr(n，m)亦處於關閉狀態。
此外，由於寫入電晶體WTr(n-1，m)之閘極之電位(0 V)低於或等於其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，及其汲極之電位(+4 V至+7 V)，寫入電晶體WTr(n-1，m)處於關閉狀態。由於讀取電晶體RTr(n-1，m)之閘極之電位(+4 V至+7 V)高於其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，及其汲極之電位(0 V)(即，寫入字線Qn之電位)，讀取電晶體RTr(n-1，m)處於關閉狀態。以此方式，資料可寫入第(n+1)列之記憶格中。
<圖14D>(另一列中寫入)
在非上述列之列之記憶格中寫入時，如圖14D中所描繪，寫入字線Qn-1、寫入字線Qn、及寫入字線Qn+1之電位設定為0 V，及讀取字線Pn-1、讀取字線Pn、及讀取字線Pn+1之電位設定為+4 V。位元線Rm之電位依據寫入執行寫入之列中資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。
由於在此狀態中寫入電晶體WTr(n，m)之閘極之電位(0 V)低於或等於其汲極之電位(+4 V至+7 V)或其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，寫入電晶體WTr(n，m)處於關閉狀態。
讀取電晶體RTr(n，m)之閘極之電位(+4 V至+7 V)高於其汲極之電位(0 V)(即，寫入字線Qn+1之電位)，及其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，使得讀取電晶體RTr(n，m)亦處於關閉狀態。
此外，由於寫入電晶體WTr(n-1，m)之閘極之電位(0 V)低於或等於其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，及其汲極之電位(+4 V至+7 V)，寫入電晶體WTr(n-1，m)處於關閉狀態。由於讀取電晶體RTr(n-1，m)之閘極之電位(+4 V至+7 V)高於其源極之電位(0 V至+3 V)(即，位元線Rm之電位)，及其汲極之電位(0 V)(即，寫入字線Qn之電位)，讀取電晶體RTr(n-1，m)處於關閉狀態。
<圖15A>(讀取)
其次，將說明讀取。以下將說明第n列中記憶格之讀取；然而，另一列中記憶格之讀取可以類似方式執行。如圖15A中所描繪，寫入字線Qn-1、寫入字線Qn、及寫入字線Qn+1之電位設定為0 V。此外，讀取字線Pn-1、讀取字線Pn、及讀取字線Pn+1之電位設定為+3 V。
在此狀態中，寫入電晶體WTr(n，m)之汲極之電位依據寫入資料而設定為+3 V、+4 V、+5 V、或+6 V，且當位元線Rm之電位高於或等於0 V及低於或等於+3 V時，寫入電晶體WTr(n，m)及讀取電晶體RTr(n，m)處於關閉狀態。類似地，寫入電晶體WTr(n-1，m)及讀取電晶體RTr(n-1，m)處於關閉狀態。即，未執行讀取之列中寫入電晶體及讀取電晶體因而關閉。
<圖15B>(讀取)
另一方面，在執行讀取之列中，讀取字線Pn之電位設定為低於+3 V之電位。例如，如圖15B中所描繪，讀取字線Pn之電位設定為+2 V，同時位元線Rm之電位為+3 V。此時，讀取電晶體RTr(n，m)之閘極之電位變成高於或等於+2 V及低於或等於+5 V。尤其，若讀取電晶體RTr(n，m)之閘極之電位為+2 V，讀取電晶體RTr(n，m)之閘極之電位低於源極之電位(+3 V)(即，位元線Rm之電位)，使得讀取電晶體RTr(n，m)開啟。
儘管0 V、+1 V、+2 V、及+3 V四種電位於寫入時施加，此處，讀取電晶體RTr(n，m)僅於寫入時施加0 V之電位的狀況下開啟。事實上可藉由類似於其他實施例之各種方法而得知讀取電晶體RTr(n，m)開啟。
<圖15C>(讀取)
以類似方式，如圖15C中所描繪，當讀取字線Pn之電位設定為+1 V時，讀取電晶體RTr(n，m)之閘極之電位設定為高於或等於+1 V及低於或等於+4 V。尤其，若讀取電晶體RTr(n，m)之閘極之電位為+1 V或+2 V，讀取電晶體RTr(n，m)開啟。此處，讀取電晶體RTr(n，m)僅於寫入時施加0 V或+1 V之電位的狀況下開啟。
<圖15D>(讀取)
如圖15D中所描繪，當讀取字線Pn之電位設定為0 V時，讀取電晶體RTr(n，m)之閘極之電位設定為高於或等於0 V及低於或等於+3 V。尤其，若讀取電晶體RTr(n，m)之閘極之電位為0 V，+1 V，或+2 V，讀取電晶體RTr(n，m)開啟。此處，讀取電晶體RTr(n，m)僅於寫入時施加0 V、+1 V、或+2 V之電位的狀況下開啟。
若讀取電晶體RTr(n，m)仍然關閉，甚至當讀取字線Pn之電位設定為0 V時，假設讀取電晶體RTr(n，m)之閘極之電位為+3 V。此僅於寫入時施加+3 V之電位的狀況下。
在上述程序中，寫入電晶體WTr(n，m)、寫入電晶體WTr(n-1，m)、及讀取電晶體RTr(n-1，m)仍然處於關閉狀態。以此方式，可寫入及讀取四級之資料(2位元)。不用說，可以類似方式寫入及讀取更多資料，諸如八級之資料(3位元)或16級之資料(4位元)。
在上述說明中，讀取電晶體RTr(n，m)之寄生電容及閘極電容相較於電容器C(n，m)之電容而被忽略；然而，需鑒於處於實際記憶格之該些電容而決定將施加之電壓。
(實施例8)
在本實施例中，將參照圖17A至17D及圖18A至18F說明圖16A中所描繪之半導體記憶體電路的作業範例。請注意，為有助於理解本發明之技術觀念，以下提供具體值做為電位。不用說，該等值依據電晶體、電容器等各種特性或為業者之方便而改變。圖16A中所描繪之半導體記憶體裝置可藉由以下所說明之方法以外之方法寫入或讀取資料。
此處，寫入電晶體WTr1、WTr2、及WTr3為n通道電晶體，及讀取電晶體RTr1、RTr2、及RTr3為p通道電晶體。當閘極之電位高於源極或汲極之較低電位達1 V或更多時，寫入電晶體開啟，及寫入電晶體於其他狀況下處於關閉狀態。當閘極之電位低於源極或汲極之較高電位達1 V或更多時，讀取電晶體開啟，及讀取電晶體於其他狀況下處於關閉狀態。
因閘極偏壓而改變之讀取電晶體之部分閘極電容相較於電容器C之電容而可忽略。此外，圖式中未描繪之寫入電晶體WTr之寄生電容、讀取電晶體RTr之寄生電容、佈線之間產生的寄生電容等視為0。在圖17A至17D及圖18A至18F中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體於具體狀況下開啟時，說明寫入圖式。在以下說明之範例中，偏壓線S之電位總為0 V。
首先，將說明此記憶體單元中寫入。寫入是從最右記憶格開始。在寫入時，如圖17A中所描繪，讀取字線P1、P2、及P3之電位設定為0 V。位元線R之電位依據寫入資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。
接著，寫入字線Q1、Q2、及Q3之電位設定為+4 V，藉此寫入電晶體WTr1、WTr2、及WTr3開啟，及寫入電晶體WTr3之汲極之電位(即，節點F3之電位)變成接近位元線R之電位。此處，寫入電晶體WTr3之汲極之電位變成等於位元線R之電位。
另一方面，在此級，讀取電晶體RTr1、RTr2、及RTr3處於關閉狀態。接著，如圖17B中所描繪，寫入字線Q3之電位設定為0 V。因此，寫入電晶體WTr3關閉，及寫入電晶體WTr3關閉之前不久位元線R之電位保持於節點F3。以此方式，資料可寫入最右記憶格。
其次，資料寫入中央記憶格。在圖17B中所描繪之狀態中，節點F2之電位等於位元線R之電位。接著，當寫入字線Q2之電位設定為0 V時(詳圖17C)，寫入電晶體WTr2關閉，及寫入電晶體WTr2關閉之前不久位元線R之電位保持於節點F2。以此方式，資料可寫入中央記憶格。
以此方式，資料可寫入所有記憶格。若記憶體單元中寫入作業並非必要(例如，資料寫入另一記憶體單元之狀況)，如圖17D中所描繪，讀取字線P1之電位可設定為+3 V。此時，節點F1之電位設定為高於或等於+3 V及低於或等於+6 V。由於位元線R之電位高於或等於0 V及低於或等於+3 V，讀取電晶體RTr1可仍然處於關閉狀態。
其次，將參照圖18A至18F說明讀取。首先，若於非包括記憶體單元之列中執行讀取，如圖18A中所描繪，寫入字線Q1、Q2、及Q3之電位設定為0 V，及讀取字線P1、P2、及P3之電位設定為+4 V。因此，寫入電晶體WTr1、WTr2、及WTr3關閉。此外，節點F1、F2、及F3之電位高於或等於+4 V及低於或等於+7 V。由於之後將說明位元線R之電位為高於或等於0 V及低於或等於+4 V，讀取電晶體RTr1、RTr2、及RTr3仍然處於關閉狀態。
若於記憶體單元中執行讀取，如圖18B中所描繪，寫入字線Q1、Q2、及Q3之電位設定為0 V，及讀取字線P1、P2、及P3之電位設定為0 V。位元線之電位設定為+4 V。此時，寫入電晶體WTr1、WTr2、及WTr3處於關閉狀態。節點F1、F2、及F3之電位為高於或等於0 V及低於或等於+3 V，使得讀取電晶體RTr1、RTr2、及RTr3開啟。因此，電流於位元線R與偏壓線S之間流動。
若電容器配置於位元線R之端部，當電流於位元線R與偏壓線S之間流動時，位元線R之初始電位(+4 V)變成接近偏壓線S之電位(0 V)。位元線R之電位最後依據節點F1、F2、及F3之電位的最小值而決定。在任一狀況下，位元線R之電位於高於或等於0 V及低於或等於+4 V之範圍內改變。
以下讀取記憶體單元中中央記憶格之資料。如圖18C中所描繪，當讀取字線P2之電位增加為+1 V時，節點F2之電位依據寫入資料而設定為+1 V、+2 V、+3 V、或+4 V。此處，節點F2之電位為+4 V，讀取電晶體RTr2關閉，及位元線R與偏壓線S之間的電流停止流動。
在此級，節點F2之電位僅於寫入時位元線之電位為+3 V之狀況下為+4 V。即，當讀取字線P2之電位為+1 V及讀取電晶體RTr2處於關閉狀態時，發現位元線R之電位於寫入時為+3 V。因而，可發現保持資料之值。
此外，如圖18D中所描繪，當讀取字線P2之電位增加為+2 V時，節點F2之電位依據寫入資料而設定為+2 V、+3 V、+4 V、或+5 V。此處，當節點F2之電位為+4 V或+5 V時，讀取電晶體RTr2關閉，及位元線R與偏壓線S之間的電流停止流動。
藉由檢測電流流動可發現資料值。即，此級之讀取電晶體RTr2之閘極之電位僅於寫入時位元線R之電位為+2 V或+3 V之狀況下為+4 V或+5 V。在讀取電晶體RTr2處於開啟狀態且讀取字線P2之電位為+1 V(即，圖18C中所描繪之狀態)但處於關閉狀態且讀取字線P2之電位為+2 V之狀況下，寫入時位元線R之電位為+2 V。
類似地，如圖18E中所描繪，當讀取字線P2之電位增加為+3 V時，節點F2之電位依據寫入資料而設定為+3 V、+4 V、+5 V、或+6 V。此處，當節點F2之電位為+4 V、+5 V、或+6 V時，讀取電晶體RTr2關閉，及偏壓線R與偏壓線S之間的電流停止流動。即，寫入時位元線之電位為+1 V、+2 V、或+3 V。
若寫入時位元線之電位為0 V，當讀取字線P2之電位設定為+3 V時，節點F2之電位為+3 V，及讀取電晶體RTr2仍處於開啟狀態。即，若電流於位元線R與偏壓線S之間流動，甚至當讀取字線P2之電位為+3 V時，發現寫入時位元線之電位為0 V。
上述說明為藉由接連改變讀取字線P2之電位而發現資料之值的方法；然而，藉由測量電位可發現資料之值。例如，如圖18F中所描繪，電容器係配置於位元線端部，及記憶格側之電位設定為0 V。
此外，寫入字線Q1、Q2、及Q3之電位及讀取字線P1及P3之電位設定為-3 V。在此狀態中，由於節點F1及F3之電位為高於或等於-3 V及低於或等於0 V，藉由設定節點F2之電位為適當值，讀取電晶體RTr1、RTr2、及RTr3可開啟，及位元線R之電位可變成接近偏壓線S之電位(0 V)。例如，當節點F2之電位為低於或等於0 V時，位元線R之電容器之電位為高於或等於0 V及低於+1 V。
首先當讀取字線P2之電位設定為+3 V時，節點F2之電位為高於或等於+3 V及低於或等於+6 V，使得此級之讀取電晶體RTr2處於關閉狀態。接著，當讀取字線P2之電位減少至0 V時，節點F2之電位為高於或等於0 V及低於或等於+3 V，使得讀取電晶體RTr2開啟。
如上述，當節點F2之電位為0 V時，位元線R之電容器之電位為高於或等於0 V及低於1 V。此處，若寫入時位元線之電位為0 V，節點F2之電位變成0 V。
類似地，當節點F2之電位為+1 V時，位元線R之電容器之電位為高於或等於+1 V及低於+2 V。當節點F2之電位為+2 V時，位元線R之電容器之電位為高於或等於+2 V及低於+3 V。當節點F2之電位為+3 V時，位元線R之電容器之電位為高於或等於+3 V及低於+4 V。在每一狀況下，可檢測寫入時位元線之電位。即，藉由測量位元線R之電容器之電位可發現節點F2之電位，此外可發現寫入時位元線之電位。
以此方式，可寫入及讀取四級之資料(2位元)。不用說，以類似方式可寫入及讀取更多資料，諸如八級之資料(3位元)或16級之資料(4位元)。
在上述說明中，讀取電晶體RTr(n，m)之寄生電容及閘極電容相較於電容器C(n，m)之電容而被忽略；然而，需鑒於處於實際記憶格之該些電容而決定將施加之電壓。
處於開啟狀態及關閉狀態之讀取電晶體RTr(n，m)之閘極電容大為改變；因此，讀取電晶體RTr(n，m)之閘極之電位受變化影響。隨著讀取電晶體RTr(n，m)之閘極電容相對於電容器C(n，m)之電容的比例愈高，影響愈大。因此，電容器C(n，m)之電容較佳地為大於或等於讀取電晶體RTr(n，m)之閘極電容的兩倍。
(實施例9)
在本實施例中，將說明實施例8中所說明之半導體記憶體裝置的形狀及製造方法範例。在本實施例中，包含鎵及銦之氧化物半導體用於寫入電晶體，及單晶矽半導體用於讀取電晶體。因此，寫入電晶體係堆疊於讀取電晶體之上。請注意，有關製造方法之細節等，可參照已知半導體製造技術或實施例3。
圖22A至22C中描繪本實施例中半導體記憶體裝置之記憶體單元之佈局範例。在本實施例中，單一記憶體單元包括四記憶格。
在圖22A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區302係形成於基板之上。在基板上，使用導電材料(例如，矽化物)或摻雜矽形成導電區306。部分導電區306充當讀取電晶體之源極及汲極。此外，導電區306之另一部分充當偏壓線S。導電區306的一些部分藉由讀取電晶體之讀取閘極310而彼此分離。第一連接電極311係配置於部分導電區306中。
當使用導電區306形成偏壓線S時，可增加整合程度。在此狀況下，偏壓線S較佳地配置以便平行寫入字線及讀取字線(即，正交於位元線)。請注意，如圖22A中所描繪，以記憶體單元與相鄰記憶體單元共用一偏壓線S之方式(記憶體單元配置右側，且偏壓線S插於其間)，可增加整合程度。
有關讀取閘極310及第一連接電極311之材料，可使用實施例3中所說明(圖8A至8D中所描繪)之讀取閘極110及第一連接電極111之材料。
圖22B中描繪集中於包括氧化物半導體之電晶體上之主要佈線、主要電極等，電晶體係形成於圖22A中所描繪之電路上。形成複數島形氧化物半導體區312及複數第一佈線314。第一佈線314充當讀取字線Q1、Q2、Q3、及Q4及讀取字線P1、P2、P3、及P4。
部分第一佈線314與氧化物半導體重疊，並充當寫入電晶體之閘極電極。氧化物半導體區312接觸下層之讀取閘極310。此外，電容器係形成於部分第一佈線314與讀取閘極310重疊之部分中。用於連接上層(例如位元線R)之第二連接電極317係配置於部分氧化物半導體區312中。
圖22C描繪圖22A中所描繪之結構與圖22B中所描繪之結構重疊的結構。在圖22C中，結構彼此略為偏移以便觀看重疊。此外，亦描繪形成於包括氧化物半導體之電晶體上之第二佈線318。部分第二佈線318充當位元線R。請注意，點A及點B標示圖22A至22C之相同位置。
在圖22A至22C中，導電區306及第一佈線314之寬度被處理為具有最小特徵尺寸F。即，線寬度及線間隔為F。在此狀況下，單元記憶格之尺寸為12 F2。記憶體單元包括記憶格共用之部分，使得每記憶格之面積實際上大於12 F2。圖22A至22C中所描繪之記憶體單元配置四記憶格；隨著記憶體單元中記憶格數量增加，每記憶格之面積變成接近12 F2。
(實施例10)
在本實施例中，將參照圖20A至20D及圖21A至21E說明圖16B中所描繪之半導體記憶體電路之作業範例。請注意，為有助於理解本發明之技術觀念，以下提供具體值做為電位。不用說，該等值依據電晶體、電容器等各種特性或為業者之方便而改變。圖16B中所描繪之半導體記憶體裝置可藉由以下所說明之方法以外之方法寫入或讀取資料。
此處，寫入電晶體WTr1、WTr2、及WTr3為n通道電晶體，及讀取電晶體RTr1、RTr2、及RTr3為p通道電晶體。當閘極之電位高於源極或汲極之電位達1 V或更多時，寫入電晶體開啟，及寫入電晶體於其他狀況下處於關閉狀態。當閘極之電位低於源極或汲極之電位達1 V或更多時，讀取電晶體開啟，及讀取電晶體於其他狀況下處於關閉狀態。
讀取電晶體之部分閘極電容因閘極偏壓而改變，相較於電容器C之電容而可忽略。此外，圖式中未描繪之寫入電晶體WTr之寄生電容、讀取電晶體RTr之寄生電容、佈線之間產生的寄生電容等視為0。在圖20A至20D及圖21A至21E中，圓圈在處於開啟狀態之電晶體上，及叉號在處於關閉狀態之電晶體上。當電晶體於具體狀況下開啟時，說明寫入圖式中。在以下所說明之範例中，偏壓線S之電位總為0 V。
從最右記憶格開始寫入。如圖20A中所描繪，在寫入時，寫入字線Q1、Q2、及Q3之電位設定為+4 V，及讀取字線P之電位設定為-4 V。位元線R之電位依據寫入資料而設定為0 V、+1 V、+2 V、及+3 V四位準之一之值。
在此狀態，寫入電晶體WTr1、WTr2、及WTr3開啟，及節點F3之電位變成接近位元線R之電位。此處，節點F3之電位變成等於位元線R之電位。
另一方面，在此級，讀取電晶體RTr1、RTr2、及RTr3處於關閉狀態。接著，如圖20B中所描繪，寫入字線Q3之電位設定為-4 V。因此，寫入電晶體WTr3關閉，及寫入電晶體WTr3關閉之前不久位元線R之電位保持於節點F3。以此方式，資料可寫入最右記憶格。
其次，資料寫入中央記憶格。在圖20B中所描繪之狀態中，節點F2之電位等於位元線R之電位。接著，當寫入字線Q2之電位設定為-4 V時(詳圖20C)，寫入電晶體WTr2關閉，及寫入電晶體WTr2關閉之前不久位元線R之電位保持於節點F2。以此方式，資料寫入中央記憶格。以此方式，資料相繼寫入其他記憶格，及資料可寫入所有記憶格。
如圖20D中所描繪，若記憶體單元中寫入作業是不必要的，寫入字線Q1、Q2、及Q3之電位可設定為0 V及讀取字線P之電位可設定為0 V。此時，節點F1之電位可設定為高於或等於+4 V及低於或等於+7 V。由於位元線R之電位為高於或等於0 V及低於或等於+3 V，讀取電晶體RTr1、RTr2、及RTr3可仍然處於關閉狀態。
其次，將參照圖21A至21E說明讀取。首先，若於非包括記憶體單元之列中執行讀取，如圖21A中所描繪，寫入字線Q1、Q2、及Q3之電位設定為0 V，及讀取字線P之電位設定為0 V。因此，寫入電晶體WTr1、WTr2、及WTr3關閉。此外，節點F1、F2、及F3之電位為高於或等於+4 V及低於或等於+7 V。由於之後說明之位元線R之電位為高於或等於0 V及低於或等於+4 V，讀取電晶體RTr1、RTr2、及RTr3仍然處於關閉狀態。
若於記憶體單元中執行讀取，如圖21B中所描繪，寫入字線Q1、Q2、及Q3之電位設定為-4 V，及讀取字線P之電位設定為-4 V。位元線之電位設定為+4 V。此時，寫入電晶體WTr1、WTr2、及WTr3處於關閉狀態。節點F1、F2、及F3之電位為高於或等於0 V及低於或等於+3 V，使得讀取電晶體RTr1、RTr2、及RTr3開啟。因此，電流於位元線R與偏壓線S之間流動。
若電容器配置於位元線R端部，當電流於位元線R與偏壓線S之間流動時，位元線R之初始電位(+4 V)變成接近偏壓線S之電位(0 V)。最後依據節點F1、F2、及F3之電位的最小值而決定位元線R之電位。在任一狀況下，位元線R之電位於高於或等於0 V及低於或等於+4 V之範圍內改變。
以下讀取記憶體單元中中央記憶格之資料。如圖21C中所描繪，當寫入字線Q3之電位增加為-3 V時，節點F2之電位依據寫入資料而設定為+1 V、+2 V、+3 V、或+4 V。此處，當節點F2之電位為+4 V時，讀取電晶體RTr2關閉，及位元線R與偏壓線S之間流動的電流停止。
在此級，節點F2之電位僅於寫入時位元線之電位為+3 V之狀況下為+4 V。即，當寫入字線Q3之電位為+1 V及讀取電晶體RTr2處於關閉狀態時，發現寫入時位元線R之電位為+3 V。因而，可發現資料之值。
此外，如圖21D中所描繪，當寫入字線Q3之電位增加為-2 V時，節點F2之電位依據寫入資料而設定為+2 V、+3 V、+4 V、或+5 V。此處，當節點F2之電位為+4 V或+5 V時，讀取電晶體RTr2關閉，及於位元線R與偏壓線S之間流動的電流停止。節點F2之電位僅於寫入時位元線之電位為+2 V或+3 V之狀況下為+4 V或+5 V。
類似地，如圖21E中所描繪，當寫入字線Q3之電位增加為-1 V時，節點F2之電位依據寫入資料而設定為+3 V、+4 V、+5 V、或+6 V。此處，當節點F2之電位為+4 V、+5 V、或+6 V時，讀取電晶體RTr2關閉，及於偏壓線R與偏壓線S之間流動的電流停止。即，寫入時位元線之電位為+1 V、+2 V、或+3 V。
若寫入時位元線之電位為0 V，當寫入字線Q3之電位設定為-1 V時，節點F2之電位為+3 V，及讀取電晶體RTr2仍處於開啟狀態。即，若電流於位元線R與偏壓線S之間流動，甚至當寫入字線Q3之電位為-1 V時，發現寫入時位元線R之電位為0 V。
請注意，以類似於實施例8中參照圖18F說明之方式，可藉由測量電位而讀取多值資料。
以此方式，可寫入及讀取四級之資料(2位元)。不用說，以類似方式可寫入及讀取更多資料，諸如八級之資料(3位元)或16級之資料(4位元)。
於上述說明中，讀取電晶體RTr(n，m)之寄生電容及閘極電容相較於電容器C(n，m)之電容而可忽略；然而，需鑒於處於實際記憶格之該些電容而決定將施加之電壓。
處於開啟狀態及關閉狀態之讀取電晶體RTr(n，m)之閘極電容大為改變；因此，讀取電晶體RTr(n，m)之閘極之電位受變化影響。隨著讀取電晶體RTr(n，m)之閘極電容相對於電容器C(n，m)之電容的比例愈高，影響愈大。因此，電容器C(n，m)之電容較佳地為大於或等於讀取電晶體RTr(n，m)之閘極電容的兩倍。
(實施例11)
在本實施例中，將說明實施例10中所說明之半導體記憶體裝置的形狀及製造方法範例。圖23A至23C中描繪本實施例之半導體記憶體裝置之記憶體單元的佈局範例。在本實施例中，單一記憶體單元包括四記憶格。
在圖23A中，描繪配置於單晶矽基板上之主要佈線、主要電極等。元件分離區402係形成於基板之上。導電區406係使用導電材料或摻雜矽予以形成，且其部分充當讀取電晶體之源極及汲極。導電區406之另一部分充當部分偏壓線S。導電區406之一些部分藉由讀取電晶體之讀取閘極410而彼此分離。第一連接電極411係配置於部分導電區406中。在本實施例中，以藉由相鄰記憶體單元共用一第一連接電極411之該等方式可增加整合程度。有關用於讀取閘極410及第一連接電極411之材料，可使用滿足實施例9中所說明之讀取閘極310及第一連接電極311之狀況的材料。
圖23B中描繪集中於包括氧化物半導體之電晶體上之主要佈線、主要電極等，電晶體係形成於圖23A中所描繪之電路之上。形成複數島形氧化物半導體區412及複數第一佈線414。第一佈線414充當讀取字線Q1、Q2、Q3、及Q4及讀取字線P。
部分第一佈線414與氧化物半導體重疊，並充當寫入電晶體之閘極電極。氧化物半導體區412接觸下層中之讀取閘極410。此外，電容器係形成於部分第一佈線414與讀取閘極410重疊之部分中。用於連接上層(例如位元線R)之第二連接電極417係配置於氧化物半導體區412中。
圖23C描繪圖23A中所描繪之結構與圖23B中所描繪之結構重疊的結構。在圖23C中，結構彼此略為偏移以便觀看重疊。此外，亦描繪形成於包括氧化物半導體之電晶體上之第二佈線418。部分第二佈線418充當位元線R。
請注意，點A及點B標示圖23A至23C之相同位置。在圖23A至23C中，導電區406之寬度被處理為具有最小特徵尺寸F。即，線寬度及線間隔為F。在此狀況下，單元記憶格之尺寸為9 F2。記憶體單元包括記憶格共用之部分，使得每一記憶格面積實際上大於9 F2。圖23A至23C中所描繪之記憶體單元係配置四記憶格；隨著記憶體單元中記憶格之數量增加，每一記憶格面積變成接近9 F2。
以下，將說明具有上述結構之半導體記憶體裝置之製造方法。圖24A至24C為沿鏈接圖23A至23C中點A及點B之線的程序截面圖。以下依截面圖編號順序說明製造程序。
<圖24A>
首先，使用已知半導體製造技術，元件分離區402、p摻雜矽區之導電區406、第一閘極絕緣膜403、虛擬閘極404、及第一層間絕緣體407係形成於n型單晶矽基板401之上。如同描繪，側壁可配置於虛擬閘極404之側面。矽化物區可配置於導電區406之表面之上，以便增加傳導性。
<圖24B>
在讀取電晶體之讀取閘極410及第一連接電極411藉由實施例3中所說明之方法嵌入之後，形成氧化物半導體區412。此處，由於氧化物半導體區經形成而具有30 nm至50 nm厚度，此係之後形成之第二閘極絕緣膜413之厚度的數倍，其為10 nm，即氧化物半導體區412之端部為減少步驟而被處理為具有錐形。氧化物半導體區末端之錐角較佳地為30°至60°。
<圖24C>
使用導電材料形成複數第一佈線414。第一佈線414充當寫入字線Q1、Q2、Q3等。部分寫入字線Q1、Q2、及Q3充當包括氧化物半導體之電晶體之閘極電極。此外，形成具有n型導電性之區域415、第二層間絕緣體416、第二連接電極417、及第二佈線418。第二佈線418為位元線R。因而，如圖24C中所描繪，製造半導體記憶體裝置之記憶格，其包括寫入電晶體419a及419b、讀取電晶體420、及電容器421。
如圖24C中所描繪，形成寫入字線Q2做為電容器421之電極及寫入電晶體419b之閘極電極。部分電容器421中氧化物半導體區412(即，寫入字線Q2與讀取閘極410之間的部分)未摻雜，並具有50nm或更少之厚度；因此，一半以上之部分充當展現弱n型傳導性之導體。
本申請案係依據2010年3月19日向日本專利局提出申請之序號2010-063969日本專利申請案，及2010年3月30日向日本專利局提出申請之序號2010-077882日本專利申請案，其整個內容係以提及方式併入本文。
11．．．測量電位之裝置
12．．．供應電位之裝置
13、121、421、C．．．電容器
14．．．開關
101、401．．．單晶矽基板
102、202、302、402．．．元件分離區
103、403．．．第一閘極絕緣膜
104、404．．．虛擬閘極
105a、105b．．．矽化物區
106a、106b、206a、206b、306、406．．．導電區
107、407．．．第一層間絕緣體
107a．．．具有平坦表面之第一層間絕緣體
108、109．．．開口部
110、210、310、410．．．讀取閘極
111、211、311、411．．．第一連接電極
112、212、312、412．．．氧化物半導體區
113、413．．．第二閘極絕緣膜
114a、114b、214、314、414．．．第一佈線
115a、115b、415．．．展現n型傳導性之區域
116、416．．．第二層間絕緣體
117、217、317、417．．．第二連接電極
118、218、318、418．．．第二佈線
119、419a、419b、WTr．．．寫入電晶體
120、420、RTr．．．讀取電晶體
200a、200b．．．一記憶格之區域
P．．．讀取字線
Q．．．寫入字線
R．．．位元線
S．．．偏壓線
在附圖中：
圖1A及1B描繪本發明之半導體記憶體裝置範例；
圖2描繪本發明之半導體記憶體裝置的驅動方法(寫入)範例；
圖3A至3C描繪本發明之半導體記憶體裝置的驅動方法(讀取)範例；
圖4A至4F描繪本發明之半導體記憶體裝置的驅動方法範例；
圖5描繪本發明之半導體記憶體裝置的範例；
圖6A及6B描繪本發明之半導體記憶體裝置的範例；
圖7A至7C描繪本發明之半導體記憶體裝置之佈線的佈局等範例；
圖8A至8D描繪本發明之半導體記憶體裝置之製造程序範例；
圖9A至9C描繪本發明之半導體記憶體裝置之製造程序範例；
圖10A至10C描繪本發明之半導體記憶體裝置之佈線的佈局等範例；
圖11A至11F描繪本發明之半導體記憶體裝置的驅動方法範例；
圖12A至12C描繪本發明之半導體記憶體裝置的驅動方法(寫入)範例；
圖13A至13D描繪本發明之半導體記憶體裝置的驅動方法(讀取)範例；
圖14A至14D描繪本發明之半導體記憶體裝置的驅動方法(寫入)範例；
圖15A至15D描繪本發明之半導體記憶體裝置的驅動方法(讀取)範例；
圖16A及16B描繪本發明之半導體記憶體裝置的範例；
圖17A至17D描繪本發明之半導體記憶體裝置的驅動方法(寫入)範例；
圖18A至18F描繪本發明之半導體記憶體裝置的驅動方法(讀取)範例；
圖19描繪本發明之半導體記憶體裝置的範例；
圖20A至20D描繪本發明之半導體記憶體裝置的驅動方法(寫入)範例；
圖21A至21E描繪本發明之半導體記憶體裝置的驅動方法(讀取)範例；
圖22A至22C描繪本發明之半導體記憶體裝置之佈線的佈局等範例；
圖23A至23C描繪本發明之半導體記憶體裝置之佈線的佈局等範例；及
圖24A至24C描繪本發明之半導體記憶體裝置之製造程序範例。

Claims (8)

  1. 一種半導體記憶體裝置，包含：第一佈線；第二佈線；第三佈線；第四佈線；第一記憶格；及第二記憶格，其中該第一至第三佈線彼此平行，其中該第一佈線及該第四佈線彼此相交，其中該第一記憶格包含第一電晶體、第二電晶體、及第一電容器，其中該第二記憶格包含第三電晶體、第四電晶體、及第二電容器，其中該第一電晶體之汲極連接該第二電晶體之閘極及該第一電容器之一電極，其中該第一電晶體之閘極連接該第一佈線，其中該第一電容器之另一電極連接該第二佈線，其中該第一電晶體之源極及該第二電晶體之源極連接該第四佈線，其中該第二電晶體之汲極連接該第三佈線，其中該第三電晶體之汲極連接該第四電晶體之閘極及該第二電容器之一電極，其中該第三電晶體之閘極連接該第三佈線， 其中該第三電晶體之源極及該第四電晶體之源極連接該第四佈線，及其中該第一電晶體之導電類型與該第二電晶體之導電類型不同。
  2. 一種半導體記憶體裝置，包含：第一佈線；第二佈線；第三佈線；第四佈線；第五佈線；及包含第一記憶格及第二記憶格之記憶體單元，其中該第一至第四佈線彼此平行，其中該第一佈線及該第五佈線彼此相交，其中該第一記憶格包含第一電晶體、第二電晶體、及第一電容器，其中該第二記憶格包含第三電晶體、第四電晶體、及第二電容器，其中該第一電晶體之汲極連接該第二電晶體之閘極、該第一電容器之一電極、及該第三電晶體之源極，其中該第三電晶體之汲極連接該第四電晶體之閘極及該第二電容器之一電極，其中該第一電晶體之閘極連接該第一佈線，其中該第一電容器之另一電極連接該第二佈線，其中該第三電晶體之閘極連接該第三佈線， 其中該第二電容器之另一電極連接第四佈線，其中第二電晶體之汲極連接該第四電晶體之源極，其中該第一電晶體之導電類型與該第三電晶體之導電類型相同，其中該第二電晶體之導電類型與該第四電晶體之導電類型相同，及其中該第一電晶體之該導電類型與該第二電晶體之該導電類型不同。
  3. 一種半導體記憶體裝置，包含：第一佈線；第二佈線；第三佈線；第四佈線；及包含第一記憶格及第二記憶格之記憶體單元，其中該第一至第三佈線彼此平行，其中該第一佈線及該第四佈線彼此相交，其中該第一記憶格包含第一電晶體、第二電晶體、及第一電容器，其中該第二記憶格包含第三電晶體、第四電晶體、及第二電容器，其中該第一電晶體之汲極連接該第二電晶體之閘極、該第一電容器之一電極、及該第三電晶體之源極，其中該第三電晶體之汲極連接該第四電晶體之閘極及該第二電容器之一電極， 其中該第一電晶體之閘極連接該第一佈線，其中該第一電容器之另一電極及該第三電晶體之閘極連接該第二佈線，其中該第二電容器之另一電極連接該第三佈線，其中該第二電晶體之汲極連接該第四電晶體之源極，其中該第一電晶體之導電類型與該第三電晶體之導電類型相同，其中該第二電晶體之導電類型與該第四電晶體之導電類型相同，及其中該第一電晶體之該導電類型與該第二電晶體之該導電類型不同。
  4. 一種半導體記憶體裝置，包含：第一佈線；第二佈線；第三佈線；第四佈線；及記憶格，其中該第一至第三佈線與該第四佈線彼此相交，其中該記憶格包含第一電晶體、第二電晶體、及第一電容器，其中該第一電晶體之源極和汲極之一連接該第二電晶體之閘極和該第一電容器之一電極，其中該第一電晶體之閘極連接該第一佈線，其中該第一電容器之另一電極連接該第二佈線， 其中該第一電晶體之該源極及該汲極之另一極和該第二電晶體之源極及汲極之一連接該第四佈線，其中該第二電晶體之該源極及該汲極之另一極連接該第三佈線，其中該第一電晶體之導電類型與該第二電晶體之導電類型不同，以及其中經組配至少三個不同的電位施加於該第三佈線。
  5. 一種半導體記憶體裝置，包含：第一佈線；第二佈線；第三佈線；第四佈線；及記憶格，其中該第一至第三佈線與該第四佈線彼此相交，其中該記憶格包含第一電晶體、第二電晶體、及第一電容器，其中該第一電晶體之源極和汲極之一連接該第二電晶體之閘極和該第一電容器之一電極，其中該第一電晶體之閘極連接該第一佈線，其中該第一電容器之另一電極連接該第二佈線，其中該第一電晶體之該源極及該汲極之另一極和該第二電晶體之源極及汲極之一連接該第四佈線，其中該第二電晶體之該源極及該汲極之另一極連接該第三佈線， 其中該第一電晶體之導電類型與該第二電晶體之導電類型不同，其中經組配第一電位、第二電位、及第三電位施加於該第三佈線，及其中該第一電位低於該第二電位及該第二電位低於該第三電位。
  6. 如申請專利範圍第1至5項中任一項之半導體記憶體裝置，其中該第二電晶體之該導電類型為p型。
  7. 如申請專利範圍第1至5項中任一項之半導體記憶體裝置，其中該第一電晶體包含氧化物半導體。
  8. 如申請專利範圍第1至5項中任一項之半導體記憶體裝置，其中該第二電晶體包含單晶矽半導體。
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