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Die
vorliegende Erfindung betrifft einen integrierten Speicher mit einem
Speicherzellenfeld, das Wortleitungen zur Auswahl von Speicherzellen
und Bitleitungen zum Auslesen oder Schreiben von Datensignalen der
Speicherzellen aufweist, und mit einer Vorladeschaltung zum Vorladen
wenigstens einer der Bitleitungen.
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Ein
integrierter Speicher weist im allgemeinen ein Speicherzellenfeld
auf, das Wortleitungen und Bitleitungen umfaßt, wobei die Speicherzellen
jeweils in Kreuzungspunkten der Wortleitungen und Bitleitungen angeordnet
sind. Die Speicherzellen sind jeweils über einen Auswahltransistor,
dessen Steuereingang mit einer der Wortleitungen verbunden ist,
mit einer der Bitleitungen verbunden, über die ein Datensignal ausgelesen
beziehungsweise eingeschrieben wird. Eine Wortleitung wählt Auswahltransistoren
von entsprechenden Speicherzellen entlang der Wortleitung aus, wobei
die Auswahltransistoren geöffnet
werden. Ist der jeweilige Auswahltransistor offen, so kann die Ladung,
die in der Zellkapazität
gespeichert ist, auf die entsprechende Bitleitung und von dort in
einen Schreib-Lese-Verstärker
gelangen.
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Bei
integrierten Speichern wird im allgemeinen nach dem Schreiben oder
Lesen von Datensignalen die entsprechende Bitleitung auf eine positive Versorgungsspannung
des Speichers (auch als Spannung VDD bezeichnet) vorgeladen. Diese
Vorladespannung wird gewählt,
da sie zum einen vergleichsweise einfach zur Verfügung zu
stellen ist und zum anderen eine hohe sogenannte statische Stabilität für einen
Datenzugriff mit sich bringt. Die statische Stabilität (sogenannte
Static Noise Margin SNM) ist eine Kenngröße für die Sicherheit beim Auslesen
von Datensignalen und für
die Zuverlässigkeit des Auslesevorgangs
von großer
Bedeutung. Die statische Stabilität selbst hängt von der Größe der Vorladespannung
ab, wobei ein Maximum der statischen Stabilität für eine Vorladespannung VDD
in Höhe
der positiven Versorgungsspannung des Speichers erreicht ist.
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Vor
allem im Hinblick steigender Anforderungen bezüglich Zuverlässigkeit
und niedrigem Energieverbrauch wird die Höhe der Versorgungsspannung
von Speichern ständig
reduziert. Anderseits werden aufgrund zunehmender Speichergröße höhere Verarbeitungsgeschwindigkeiten
von Speichern verlangt. Beispielsweise kann bei großen projektspezifischen
sogenannten Low-power-Speichern ein großer Teil der aufgenommenen
Leistung dadurch reduziert werden, indem die Bitleitungen nicht
mehr auf die positive Versorgungsspannung VDD des Speichers vorgeladen
werden, sondern nur noch auf eine demgegenüber niedrigere Vorladespannung. Eine
theoretische Betrachtung zum Vorladen einer Bitleitung auf eine
Spannung kleiner als die positive Versorgungsspannung VDD des Speichers
und eine damit verbundene Reduzierung der statischen Stabilität wird in
Th. Nirschl, B. Wicht, D. Schmitt-Landsiedel: High Speed, Low Power
Design Rules for SRAM Precharge and Self-timing under Technology
Variations; In: Power And Timing Modeling, Optimization and Simulation
2001, Proceedings of the 11th Intern. Workshop, Yverdon-les-Bains,
Switzerland, Sept. 2001, pp. 7.3.1–7.3.10 näher diskutiert.
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Um
eine Vorladespannung bereitzustellen, die kleiner als die positive
Versorgungsspannung VDD ist, werden im allgemeinen Referenzspannungsquellen
benutzt, die eine konstante Spannung als Vorladespannung erzeugen.
Einfache Referenzspannungsquellen können beispielsweise durch Spannungsteiler
mit einer entsprechenden Anzahl an Widerständen aufgebaut werden. Derartig
aufgebaute Referenzspannungsquellen weisen jedoch im allgemeinen
den Nachteil einer relativ hohen Verlustleistung auf. Eine Referenzspannung
für sogenannte High-End-Anwendungen
kann auch durch eine Bandabstands-Referenz erzeugt werden. Mit dieser lassen
sich auch vergleichsweise hohe Stabilitätsanforderungen an eine Vorladespannung
erfüllen,
jedoch weist eine derartige Schaltung einen vergleichsweise hohen
Flächenverbrauch
auf.
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DE 33 13 335 A1 beschreibt
eine Vorladeschaltung zum Vorspannen von Bitleitungen mit einem
Versorgungspotential.
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US 5 309 399 A beschreibt
eine Halbleiterschaltung mit einer Teilschaltung, die eine interne Spannung
für den
Halbleiterschaltung erzeugt.
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Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, einen integrierten
Speicher der eingangs genannten Art anzugeben, bei dem eine Reduzierung
der Verlustleistung des Speichers bei vergleichsweise geringem Flächenverbrauch
ermöglicht ist.
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Die
Aufgabe wird gelöst
durch einen integrierten Speicher gemäß Patentanspruch 1.
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Die
Vorladeschaltung des integrierten Speichers dient zum Vorladen wenigstens
einer der Bitleitungen auf eine Vorladespannung, die unterschiedlich
zu einer Versorgungsspannung des Speichers ist. Insbesondere ist
die Vorladespannung betragsmäßig niedriger
als die Versorgungsspannung des Speichers, die beispielsweise eine
positive Versorgungsspannung VDD des Speichers ist. Die Vorladeschaltung
weist erfindungsgemäß zur Einstellung
der Vorladespannung einen Schleifen-Regelkreis mit Abgriff einer Ist-Spannung
der entsprechenden vorzuladenden Bitleitung auf. Die Vorladeschaltung
gemäß der Erfindung
kann somit vorteilhaft durch eine lokale Schleifenregelung realisiert
werden, die nur eine vergleichsweise einfache Schaltung erfordert,
welche nur relativ wenig Fläche
einnimmt. Eine Integration in ein bestehendes Speicherdesign ist
mit wenig Aufwand möglich.
Mit Hilfe einer lokalen Schleifenregelung ist es außerdem möglich, die
Leistungsaufnahme beziehungsweise die Verlustleistung der Vorladeschaltung
gering zu halten, da die Vorladung abhängig von der Ist- Spannung der vorzuladenden
Bitleitung gezielt steuerbar ist. Für den Fall, dass die Ist-Spannung
den vorgegebenen Wert der Vorladespannung erreicht, kann die Vorladung
der betreffenden Bitleitung unterbrochen oder beendet werden. In diesem
Fall nimmt die Vorladeschaltung im wesentlichen keine Leistung auf,
wodurch die Verlustleistung des Speichers insgesamt reduziert werden
kann.
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In
einer vorteilhaften Ausführungsform
des erfindungsgemäßen Speichers
weist die Vorladeschaltung einen mit einer Hysterese behafteten
Regler auf. Dadurch kann vorteilhaft vermieden werden, daß angesteuerte
Stellglieder oder Steuerkreise des Schleifen-Regelkreises infolge
von Oberwellen oder überlagerten
Störungen
entsprechend häufig
betätigt werden.
In einer bevorzugten Ausführungsform
der Erfindung weist die Vorladeschaltung einen Schaltverstärker mit
Hysterese in Form eines sogenannten Schmitt-Triggers auf.
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In
einer vorteilhaften Weiterbildung der Erfindung weist die Vorladeschaltung
einen Vorladetransistor auf, dessen gesteuerte Strecke mit einem
Anschluß für die Versorgungsspannung
des Speichers verbunden ist. Der Vorladetransistor wird abhängig von
der Ist-Spannung der vorzuladenden Bitleitung leitend beziehungsweise
nicht-leitend geschaltet. Das bedeutet, daß im leitenden Zustand des
Vorladetransistors die vorzuladende Bitleitung auf die Vorladespannung
aufgeladen wird und der Vorladevorgang bei Erreichen des vorgegebenen
Wertes der Vorladespannung durch Sperren des Vorladetransistors
beendet wird. Eine derartige Ausführungsform ist in ein bestehendes
Design eines integrierten Speichers mit wenig Aufwand integrierbar.
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Da
der Vorladetransistor mit der Versorgungsspannung des Speichers
verbunden ist, ergibt sich gegenüber
der Verwendung von herkömmlichen Referenzspannungsquellen
der Vorteil, daß die Drain-Source-Spannung
beziehungsweise die Kollektor-Emitter-Spannung
des Vorladetransistors zum Zeitpunkt des Abschaltens des Vorladetransistors größer ist
als bei einer vergleichbaren Verschaltung eines Vorladetransistors,
der eine herkömmliche
Referenzspannungsquelle und die vorzuladende Bitleitung miteinander
verbindet. Es fließt
vor allem gegen Ende des Vorladezyklus ein großer Strom, was einen Geschwin digkeitsvorteil
mit sich bringt. Als Vorladetransistor kann vorteilhaft sowohl ein
Transistor vom p-Leitfähigkeitstyp
als auch ein Transistor vom n-Leitfähigkeitstyp verwendet werden.
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Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
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Die
Erfindung wird im folgenden anhand der in der Zeichnung dargestellten
Figuren, die Ausführungsbeispiele
der Erfindung darstellen, näher
erläutert.
Es zeigen
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1 und 2 jeweils
Ausführungsformen eines
integrierten Speichers, dessen Bitleitungen in Bitleitungspaaren
organisiert sind, wobei jede Bitleitung eines Bitleitungspaares
durch eine eigene Vorladeschaltung vorgeladen wird,
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3 eine
Ausführungsform
eines integrierten Speichers, bei der nur eine Vorladeschaltung
pro Bitleitungspaar vorgesehen ist.
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In 1 ist
grobschematisch ein Speicherzellenfeld eines erfindungsgemäßen integrierten Speichers
dargestellt, das Wortleitungen WL und Bitleitungen BL, BLB aufweist.
Es ist dabei der Übersichtlichkeit
halber nur ein Bitleitungspaar bestehend aus der Bitleitung BL und
der dazu komplementären Bitleitung
BLB dargestellt. In Wirklichkeit sind jeweils eine Vielzahl von
Bitleitungen und Wortleitungen vorgesehen. Die Leitungskapazitäten der
jeweiligen Bitleitung sind durch CBL beziehungsweise CBLB symbolisiert.
Die Speicherzellen MC sind in bekannter Weise in Kreuzungspunkten
der Wortleitungen und Bitleitungen angeordnet und jeweils mit einer
der Wortleitungen und einer der Bitleitungen verbunden. Jede Speicherzelle
enthält
einen Auswahltransistor und eine Zellkapazität, die der Übersichtlichkeit halber nicht
gezeigt sind. Durch die Wortleitungen werden entsprechende angeschlossene
Auswahltransistoren ausgewählt,
wobei diese geöffnet
werden. Ist der jeweilige Auswahltransistor offen, so kann die in der
jeweiligen Speicherzelle gespeicherte Information ausgelesen oder
eine zu speichernde Information in die Speicherzelle eingeschrieben
werden.
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Der
Speicher 1 gemäß 1 weist
weiterhin jeweils eine Vorladeschaltung 2 und 3 auf,
die mit den Bitleitungen BL beziehungsweise BLB verbunden sind.
Die Bitleitungen BL und BLB werden durch die Vorladeschaltungen 2 und 3 auf
eine Vorladespannung Vp vorgeladen, die kleiner ist als die Versorgungsspannung
VDD des Speichers. Die Vorladeschaltungen 2 und 3 weisen
jeweils einen Vorladetransistor 4, 5 auf, deren
gesteuerte Strecken jeweils mit einem Anschluss für die Versorgungsspannung VDD
und für
die Bezugsspannung VSS des Speichers verbunden sind. Die Vorladeschaltungen 2 und 3 enthalten
weiterhin einen Schmitt-Trigger 20 beziehungsweise 30.
Eingänge 21 und 31 der Schmitt-Trigger 20, 30 sind
mit der Bitleitung BL beziehungsweise der Bitleitung BLB verbunden.
Ausgänge 23 und 33 der
Schmitt-Trigger sind mit jeweiligen Steueranschlüssen der Vorladetransistoren 4, 5 verbunden.
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Wird
der vorgegebene Wert für
die Vorladespannung der vorzuladenden Bitleitung BL, BLB unterschritten,
so wird über
den jeweiligen Schmitt-Trigger 20, 30 der betreffende
Vorladetransistor 4, 5 aktiviert. Nachdem ein
vorgegebener Spannungswert der Ist-Spannung erreicht ist, wird der
betreffende Vorladetransistor wieder abgeschaltet. Auf diese Art ist
eine selbstregelnde Vorladeschaltung mit einem Schleifen-Regelkreis
geschaffen. Die jeweilige lokale Schleifenregelung erfordert nur
eine vergleichsweise geringe Fläche.
In dem Fall, dass der Vorladetransistor abgeschaltet ist, nimmt
die betreffende Vorladeschaltung im wesentlichen keine Leistung
auf, so dass sich dadurch die Verlustleistung des Speichers insgesamt
reduziert. Die Zeit, in der der Vorladetransistor abgeschaltet ist,
ist im allgemeinen um eine Größenordnung
größer als
die Zeit, in der der Vorladetransistor eingeschaltet ist, da sich
die betreffende Bitleitung (beispielsweise über parasi täre Ströme) im allgemeinen nur mit
einer vergleichsweise großen Zeitkonstante
entlädt.
Dadurch wird in einem vergleichsweise langen Betriebszeitraum des
Speichers keine Leistung von der Vorladeschaltung aufgenommen.
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Durch
das Aktivierungssignal EN am jeweiligen Eingang 22 und 32 der
Schmitt-Trigger 20, 30 kann der betreffende Schmitt-Trigger aktiviert
und deaktiviert werden, beispielsweise beim Lesen und Schreiben
von Datensignalen von Speicherzellen. Für den Fall, daß der betreffende
Schmitt-Trigger einzeln aktiviert beziehungsweise deaktiviert werden soll,
kann eine dem betreffenden Schmitt-Trigger vorgeschaltete oder nachgeschaltete
Logik vorgesehen werden, die das entsprechende Aktivierungssignal EN
generiert.
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In 2 ist
eine weitere Ausführungsform
eines erfindungsgemäßen integrierten
Speichers dargestellt, die einen im wesentlichen gleichen Schaltungsaufbau
wie die Ausführungsform
gemäß 1 aufweist.
Da die Vorladespannung Vp kleiner ist als die Versorgungsspannung
VDD des Speichers, kann anstelle des p-Kanal-Transistors 4 gemäß 1 auch
ein n-Kanal-Transistor 6 gemäß 2 eingesetzt
werden. Dementsprechend ist zwischen den Ausgang 23, 33 des
Schmitt-Triggers 20, 30 und den Steueranschluß des Vorladetransistors 6, 7 ein
jeweiliger Inverter 10, 11 geschaltet.
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In 3 ist
eine Ausführungsform
eines erfindungsgemäßen Speichers
dargestellt, bei dem pro Bitleitungspaar mit den Bitleitungen BL,
BLB nur ein Schmitt-Trigger 20 vorgesehen ist. Die Bitleitungen BL,
BLB sind über
einen Schalter 9 miteinander verbindbar. Somit können über den
Vorladetransistor 8 und den Schalter 9 die Bitleitungen
BL und BLB mit nur einer Vorladeschaltung 2 vorgeladen
werden.