DE2932019A1 - Speicheranordnung - Google Patents

Description

RCA 7272Ο Ks/Xi

IJ.S. Serial No; 931,74-8

Piled: August 7, 19?8

H C A Corporation
lew York, N.T., V. 3t, -r. A,

Speicheranordnung

Die Erfindung bezieht sich auf Maßnahmen zum linsteilen der Informationsleitungen (Bitleitungen) einer Speicherschaltung auf ein Potential (oder Potentiale), womit es möglich ward, Informationen schnell und sicher an ausgewählten Zellen des Speichers einzuschreiben oder auszulesen, ohne andere Zellen, die nicht angewählt sind, zu stören.

Beim Bau großer Speicherschaltungen in Matrixanordnung ist die sogenannte Packungsdichte, d.h. die größtmögliche Anzahl der auf einem Halbleiterplättchen unterzubringenden Speicherzellen, eine kritische Größe. TJm eine hohe Packungsdichte zu erreichen, muß die Anzahl der Bauelemente Qe Speicherzelle so klein wie möglich und die Anzahl der Leitungen für den Zugang zu den Zellen so gering wie möglich sein.

Eine bekannte statische Speicherzelle, die diesen allgemeinen Anforderungen genügt und mit fünf Transistoren auskommt,

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ist z.B. in der Figur 5 der US-Pat ent schrift 3 521 24-2, auf die hier Bezug genommen wird, offenbart. Vier der fünf Transistoren sind zur Bildung eines Flipflops verbunden. Der fünfte Transistor, der im folgenden als "Tortransietor" bezeichnet wird, wirkt als übertragungsglied (Torschaltung). Seine Stro»leitungsstrecke ist zwischen einen einzigen Schaltungepunkt, der gleichzeitig Eingang und Ausgang ist ("S/A-Punkt"), und eine Eingangs/Ausgangs-Leitung (litleitunc oder "I/A-Leitung") geschaltet und wird dazu verwendet, entweder den Zustand der Zelle zu fühlen oder Information in die Zelle einzuschreiben. Biese Zelle hat viele Vorteile: sie ist klein, kann über eine einzige, mit der Steuerelektrode des Tortransistors verbundene Wortleitung angewählt werden, und man braucht nur eine Bitleitung zum Einschreiben von Information in die Zelle und zum Fühlen des Inhalts der Zelle.

Diese Vorteile sind Jedoch begleitet von vielerlei Problemen und einander widersprechenden Konstruktionserfordernissen. Um Information in die Zelle einzuschreiben, muß die Impedanz des Tortransistors so niedrig wie möglich gemacht werden, damit die Zelle neue Information aufnehmen kann (d.h. ihren Zustand ändern kann). Wenn aber die Information aus der Zelle ausgelesen wird, muß der Tortransistor eine relativ hohe Impedanz haben, um zu verhindern, daß eine Bestspannung auf der Bitleitung den Inhalt der Speicherzelle überrennt und ändert.

Eine bekannte Methode zur Minderung der vorstehend genannten Probleme besteht darin, die Einsehaltimpedanz (Z_n*) der Leitungsstrecke des Tortransistors so zu steuern, daß sie während eines Lesezyklus viel höher als während eines Schreibzyklus ist. Während des Lesens wird Z^-, relativ hoch gegenüber der Eins ehalt impedanz (Zj₁) der das Flipflop bildenden Transistoren gemacht, so daß die Zelle nichtlöschend gelesen werden kann. Während des Schreibens wird Zj,, kleiner als Zj.

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gemacht, um Information in die Zelle einschreiben zu können. Das Vermindern der Größe Z^, auf einen niedrigen Wert "beim Schreiben führt jedoch _zu einem ernsthaften Problem, wenn man bedenkt, daß dann die angewählten Zellen sowie die ungewählten Zellen mit ihren Jeweiligen Bitleitungen gekoppelt sind.

Beispielsweise ist eine große Speichermatrix (z.B. ein 16K-Speicher mit wahlfreiem Zugriff] die MxN (z.B. 16 384) Speicherzellen hat, in M (z.B. 128) Reihen oder Zeilen und N (z.B. 128) Spalten angeordnet, mit jeweils einer Zeilenleitung (Wortleitung) pro Zeile und einer Spaltenleitung (Bitleitung) pro Spalte. Mit jeder Wortleitung sind die Steuerelektroden der N Tortransistoren einer Zeile verbunden, während die Stromleitungsstrecken dieser Transistoren mit ihrem einen Ende an jeweils eine entsprechende Bitleitung angeschlossen sind.

Bei derartigen großen Speicheranordnungen wird Information normalerweise nur an einer kleinen Zahl (z.B. 1, 4 oder 8) von Zellen gleichzeitig eingeschrieben oder gelesen. Jedoch werden alle N Tortransistoren einer Zeile gleichzeitig in den leitenden Zustand getrieben. Wegen der großen Abmessung der Matrix hat die den Bitleitungen zuzuordnende Kapazität einen beträchtlichen Wert, und die Spannungspegel der nichtgewählten Bitleitungen können dicht am Spannungspegel "Null" oder am Spannungspegel "eins" gehalten werden. Die niedrige Impedanz der Tortransistoren und die große Bitleitungskapazität können kombiniert dazu führen, daß viele ungewählte Zellen gestört werden ("Palscheinschreibung"). Obwohl also das Niedrigmachen der Impedanz Z^-, während des Schreibens das Einschreiben in die Zellen erleichtert, bringt diese Maßnahme andererseits ein ernsthaftes Störungsproblem.

Die hohe Einschaltimpedanz des Tortransistors während des Lesens erhält man normalerweise dadurch, daß man den Tortransistor so klein wie möglich macht. Es gibt jedoch

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Grenzen dafür, wie klein man den Tortransistor gegenüber den das Flipflop bildenden Transistoren auslegen kann. Um eine hohe Packungsdichte zu erzielen, werden die Transistoren für die Flipflops so klein gemacht, wie es die Konstruktionsregeln erlauben. In manchen Fällen läßt sich der Tortransistor nicht noch kleiner machen, und damit ist dann Z_n, nicht wesentlich größer als die Einsehaltimpedanz der Flipfloptransistoren. Bei gleicher Größe der Tor- und Flipfloptransistoren können manche ungewählte Zellen während des Lesens gestört werden, und wegen der Hochohmigkeit von Z_n, geht die Auslesung sehr langsam. Diese Probleme werden noch durch das nichtlineare Impedanzverhalten von Z_n, erschwert. Es ist also ein Problem, eine Speichermatrix zu schaffen, die einerseits hohe Packungsdichte hat und andererseits einen zuverlässigen und schnellen Schreib- und Lesebetrieb garantiert. Die Aufgabe der Erfindung besteht darin, dieses Problem zu lösen.

In einer erfindungsgemäßen Speichermatrix weist (jede Speicherzelle folgendes auf: einen Eingangs/Ausgangs-Punkt, mit demein Speicherelement verbunden ist; einen Tortraneistor zum wahlweisen Verbinden des Eingangs/Ausgangs-Punkts mit; einer Bitleitung; einen Kippunkt, der definiert sei als ein Spannungswert am Eingangs/Ausgangs-Punkt, bei dem die Zelle weder Strom zieht (als Senke) noch Strom in den Eingangs/Ausgangs-Punkt liefert (als Quelle).

Die vorliegende Erfindung beruht zum Teil auf der Erkenntnis, daß bei einer an die Bitleitung gelegten Spannung, die gleich oder nahe dem Spannungswert des Kippunkts ist, die Speicherzelle nicht gestört wird (d.h. ihren Zustand nicht ändert), auch wenn die Impedanz des Tortransistors sehr niedrig ist.

Die Erfindung wird nachstehend an Ausführungsbeispielen an Hand von Zeichnungen näher erläutert.

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Figur 1 ist ein Blockschaltbild einer erfinaungsgemäßen Speichermatrix;

Figur 2A ist das Schaltbild iinör 6b sichern ;;i:U ^ ... :

Matrix nach Figur 1 Yair^sridiin.g j;':^;iidü:i .k>Lu;a.

Figuren 2.B und 2C sind ideal i..d :.e.:.^!T£ il^-ät^x-^tTiugr-::. ier Schaltung .nach Figur 2A .für- 2,vci ν:■:-!'^^ix-i-'i&Ώs ^;i:lg::.Al';cdingungen;

Figur 3 ist eine graphische Darstellung von Zuständen» die eine Zelle des in Figur 2 gezeigten Typs als Antwort auf Spannungen annimmt, die an die Bit- und Wortleitung en. gelegt werden;

Figur 4 ist das Schaltbild eines Abtastverstärkers (Leseverstärker) , der in der Schaltung nach Figur 1 verwendet werden kannj

Figuren 5_t 6, 7 und 8 zeigen verschiedene Vorladeschaltungen_$ die zur Idealisierung der Erfindung verwendet werden können.

Die aktiven Bauelemente, die aur Realisierung der Erfindung verwendet werden, sind vorzugsweise Isolierschicht-Feldeffekttransistoren (Feldeffekttransistoren mit isolierter Gateelektrode oder abgekürzt IGFETs). Aus diesem Grund ist die Schaltungsanordnung in der Zeichnung mit solchen Transistoren dargestellt und wird nachstehend auch so beschrieben. Damit soll jedoch die Verwendung auch anderer geeigneter Bauelemente nicht ausgeschlossen werden, und wenn in den Patentansprüchen die Bezeichnung "Transistor" ohne ausdrückliche Einschränkung benutzt wird, dann ist dieser Begriff im allgemeinsten Sinne zu verstehen.

In den Figuren sind Anreicherungs-IGFETs des P-Leitfähigkeitstyps mit dem Buchstaben P und einer nachgestellten speziellen

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Bezugszahl gekennzeichnet, während Anreicherungs-IGFETs vom N-Leitfähigkeitstyp durch den Buchstaben N und seine nachgestellte spezielle Bezugszahl identifiziert werden. Die Eigenschaften und Kennlinien von IGFETs sind allgemein bekannt und brauchen hier im einzelnen nicht beschrieben zu werden. Zum leichteren Verständnis der nachfolgenden Beschreibung können die US-Patentschriften 4 037 114- und 4- 001 606 herangezogen werden, die jeweils in ihrer Spalte 2 für die Erfindung einschlägige Definitionen und Eigenschaften von IGi¹ETs anführen.

Die Schaltungsanordnung nach Figur 1 enthält eine Speichermatrix 8 aus Zellen 9» die in Zeilen (Wörter) und Spalten (Bits) angeordnet sind. Jede Speicherzelle enthält, wie in Figur 2A gezeigt, einen "Tortransistor" N3, dessen Stromleitungsstrecke oder Kanal zwischen eine Bitleitung (BL) und den Eingangs/Ausgangs-Punkt A eines Flipflops 10 geschaltet ist, das aus zwei überkreuz gekoppelten Invertern 11 und 12 in Komplementärbauweise besteht. Jeder der Inverter 11 und 12 enthält zwei IGFETs komplemementären Leitungstyps, deren Source-Drain-Strekken in Eeihe zueinander zwischen einem Potential V-^ und Masse liegen. Die Drainelektroden der den Inverter 11 bildenden IGFETs P1 und N1 sind gemeinsam mit den Gateelektroden der IGFETs P2 und N2 an. den Eingangs/Ausgangs-Punkt A angeschlossen, der auch als "externer" Knotenpunkt der Zelle bezeichnet wird. Die Drainelektroden der den Inverter 12 bildenden IGFETs P2 und N2 sind mit den Gateelektroden von PI und N1 an einem Knotenpunkt B miteinander verbunden, der auch als "interner" Knotenpunkt der Zelle bezeichnet wird. Die Steuerelektrode (Gateelektrode) des Tortransistors N3 ist mit einer Wortleitung verbunden. Das Potential (Vyx) an der Wortleitung steuert die Leitfähigkeit des Transistors N3.

Bevor der restliche Teil der Figur 1 beschrieben wird, sei zunächst nachgewiesen, daß die Speicherzelle bei bestimmten Spannungen an der Bitleitung nicht gestört wird.

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Es sei die Schaltung nach Figur 2A "betrachtet und dabei folgendes angenommen: a) die Flipflop-Transistoren P1, N1, P2 und N2 haben die gleiche Source-Drain-Impedanz für gleiche Werte der Gate-Source-Spannung; b) der "Wechsel"-Punkt der Inverter 11 und 12 liegt bei T^/2, d.h. bei negativeren Gatespannungen als VjyTj/2 ist der Inverterausgang "hoch" (positiver als Vp,>/2), und für positivere Gate spannungen als V_DD/2 ist der Inverterausgang "niedrig" (weniger positiv als V_DD/2); c) der "Kippunkt" (V_pp) des Flipflops ist V^/2, wobei als Kippunkt diejenige Spannung am Knotenpunkt A definiert ist, bei welcher die Speicherzelle weder Strom aus dem Knotenpunkt A zieht noch Strom zum Knotenpunkt A liefert; d) an die Bitleitung sei eine Spannung von V_DD/2 Volt gelegt.

Zunächst sei der Zustand der Speicherzelle betrachtet, wenn eine "Eins" gespeichert ist ("hoher" Zustand der Zelle). In diesem Zustand sind die Transistoren P1 und N2 eingeschaltet, und der Knotenpunkt A ist über die Leitungsstrecke des eingeschalteten Transistors P1 mit dem Potential +V]V₀ verbunden. Es sei nun angenommen, daß der Tortransistor N3 durch das Anlegen von Vjyp Volt an seiner Gateelektrode sehr stark eingeschaltet ist. Die Impedanz (Z-^) von N3 liegt in Reihe mit der Impedanz (Zp₁) von PI zwischen der Bitleitung, die +V'_DD/2 führt, und der Versorgungsleitung, die sich auf +V^-r, Volt befindet. Für jeden Wert von Z^,? der über Null Ohm liegt, muß das Potential am Knotenpunkt A oberhalb Vjjp/2 bleiben, und die Zelle bleibt im "hohen" Zustand.

Nun sei der Zustand der Speicherzelle betrachtet, wenn eine "Null" gespeichert ist ("niedriger" Zustand der Zelle. In diesem Zustand sind die Transistoren H"1 und P2 eingeschaltet, und der Knotenpunkt A ist über die Drain-Source-Strecke von N1 mit Masse verbunden. Wie eben sei angenommen, daß N3 sehr weit aufgesteuert ist. Z_n, ist nun in Reihe mit der Impedanz (ZjT,-) des Transistors N1 zwischen die auf Vßjj/2 Volt liegen-

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de Bitleitung und Masse gekoppelt. Für jeden Wert von der größer als Null ist, muß das Potential am Knotenpunkt A unterhalb V_DD/2 bleiben, und die Zelle bleibt im "niedrigen" Zustand. Somit wird die Zelle, wenn die Bitleitung auf Vjyn/2 "vorgeladen" ist, nicht gestört, auch wenn Z^, viel kleiner als Zp. oder Z„. ist. Die Impedanz von N3 ist nicht mehr kritisch und kann über einen weiten Bereich geändert werden, ohne daß das Problem der Palscheinschreibung auftritt.

Es sei nun nachgewiesen, daß es für endliche Werte von Z«·, einen Sicherheitsspielraum gibt, der hier definiert ist als ein Spannungsbereich, innerhalb dessen Spannungen an der Bitleitung oberhalb oder unterhalb V^p liegen können, ohne die Zelle zu einer Zustandsänderung zu veranlassen, wenn sie über Zjx, mit der Bitleitung gekoppelt ist. Als Beispiel sei angenommen, daß Ζ«, bei eingeschaltetem Transistor N3 gleich einem Viertel der Impedanz Z^ oder Zp₁ ist und daß V_DD gleich fünf Volt ist.

Zunächst sei der Fall untersucht, daß die Zelle eine "1^Β speichert. Der Transistor P1 ist eingeschaltet, so daß zwischen V-JJJj und dem Knotenpunkt A die Impedanz Zp- liegt. Die übrigen Transistoren des Flipflops sind entweder ausgeschaltet oder bieten dem Knotenpunkt A eine hohe Impedanz. Es sei angenommen, daß der Transistor N3 weit aufgesteuert ist, so daß zwischen dem Knotenpunkt A und der Bitleitung die Impedanz Zjj, liegt, die gemäß Annahme gleich Zp₁ /4 ist. Der Zustand, bei dem Zp₁ und Z»^ in Eeihe zueinander zwischen Yj.* und BL liegen, ist idealisiert in Figur 2B dargestellt. Die Spannung (Vg₁₁), die an der Bitleitung existieren muß, um die Spannung (V.) am Knotenpunkt A herunter auf Vpjj/2 (z.B. 2,5 Volt)zu bringen, ist bei den angenommenen Impedanz wer ten gleich 3/8 V-pjj (also 1,875 Volt). Bis V^₁ negativer als dieser Wert wird, tritt keine Störung der Speicherzelle ein, wenn N3 (dessen Impedanz Zjj, = Zp₁A ist) eingeschaltet ist.

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Es sei nun der Zustand untersucht, in dem die Zelle eine "O^!t speichert. N1 ist eingeschaltet, und zwischen dem. Knotenpunkt A und Masse liegt Z^. Es sei angenoaiaen, daß der -Transistor N3 weit aufgesteuert ist, so daß zwischen dem Knotenpunkt A und der Bitleitung die Impedanz Zjj, liegt, die gleich 3,-^/4 ist. Der Zustand der !Reihenschaltung von Z·,,-^ und 5·,,-,- zwischen BL und Masse ist idealisiert in .Figur 2G dargestellt, 3er Wert für Y^, der notwendig ist, um den Knotenpunkt A auf Vjjj/2 (z.B. auf 2,5 Volt) zn bringen, ist ia falle der angenommenen Impedanzwerte gleich 5/8 T-^ (z.B. 3,215 YoIt;). Eis Vg^ positiver als dieser Wert wird, erfährt die Speicherzelle keine Störung. Für Y^p gleich Vp-p/2 und bei auf Vjjj/2 vorgeladener Spannung Vq-^ liegt der Sicherheitsspielraum in einem Bereich zwischen

(den allgemeinen Ausdruck für den Bereich des Sicherheitsspielraums kann man erhalten, indem man Yjjp/2 durch V-^p ersetzt.) Somit ergxbt sich für die angenommenen Werte der Impedanzen Z^,, Zjp. und Zp. ein Sicherheitsspielraum von +, Yj}j/8« Dieser Spielraum wird durch das Verhältnis der Impedanz Zj,-zu iJeder der Impedanzen der Plipfloptransistoren P^-I und P2 bestimmt. V-qt kann innerhalb dieses Spielraums abweichend von Yjyjj/2 eingestellt werden, ohne die Speicher stelle zu stören, obwohl Vj)])/2 der bevorzugte Wert ist. Dies ist in Figur 3 veranschaulicht. Wie dort zu erkennen, kann im Falle Y^ = ^vui/² die an die Gateelektrode von N3 gelegte Spannung der Wortleitung beträchtlich über Y_DD Volt hinaus erhöht werden (und Z^ beträchtlich vermindert werden), ohne die Speicherzelle zu stören. Die Bereiche U1 und U2 in Figur 3 definieren Zustände, bei denen sich die Einstellung der Speicherzelle infolge von Schwankungen der Temperatur, der Versorgungsspannung und dergleichen ändern kann. Die beiden Bereiche sind deswegen nicht

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symmetrisch, weil der Tortransistor im Sourcefolger-Betrieb leitet, wenn der Knotenpunkt A niedrig und Vgr gleich oder positiver als V_A ist, andererseits aber in Sourceschaltung arbeitet, wenn der Knotenpunkt A hoch und Vgr gleich oder weniger positiv als V. ist. Indem man die Bitleitungsspannung bei oder nahe dem Kippunkt hält, beseitigt man das Problem, daß ungewählte Zellen während des Schreib- oder Lesebetriebs eine "Palscheinschreibung" oder "Störung" erfahren. Außerdem kann die Impedanz Z^ sehr klein gemacht werden, ohne daß Störungsgefahr auftritt. Somit kann N3 in den leitenden Zustand übersteuert werden, und Informationen können sicher und schnell in die gewählten Speicherzellen eingeschrieben werden. Außerdem wird auch die Gefahr beseitigt, daß der Inhalt der Speicherzelle während des Lesens, wenn Zjj, eine kleine Impedanz ist, gestört wird. Venn Vg^ gleich Vjjjj/2 ist, wird eine zum Auslesen angewählte Zelle den Pegel der Bitleitung entweder anheben (falls die Zelle eine "1" speichert) oder niedriger machen (falls die Zelle eine "O" speichert), Jedoch bleibt V. innerhalb sicherer Grenzen. Somit kann Z™, ohne Gefahr während des Lesens zu einer kleineren Impedanz gemacht werden, wodurch eine schnellere Auslesung des Speichers möglich ist, da mehr Strom geschickt bzw. gezogen werden kann.

Die größere Freiheit in der Konstruktion des !Transistors N3 erlaubt es, die Flipflop-Transistoren so klein wie möglich auszulegen. Somit läßt sich die Zelle insgesamt kleiner herstellen, so daß Speicheranordnungen mit höherer Fackungedichte möglich sind.

Es kann ferner nachgewiesen werden, daß man durch das Vorladen von Bitleitungen die Zellenzustände viel schneller fühlen kann. Die mit den Bitleitungen gekoppelten Leseverstärker sind auf ihren Mittenpunkt (höchste Verstärkung und Empfindlichkeit) vorgeladen und fähig, kleine Ausschläge oberhalb und unterhalb des Vorladepunkts schneller zu fühlen.

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Gemäß Figur 1 ist jeder Zeile von Zellen eine Wortleitung zugeordnet (WL.. W128), die mit den Gatelektroden (Steuerelektroden) der Tortransistoren dieser Zeile verbunden ist. Jeder Spalte von Zellen ist eine Bitleitung zugeordnet (B1 ... B128), die mit einem Ende der Stromleitungsstrecken der Tortransistoren dieser Spalte verbunden ist. Ein Lese/ Schreibspannungsgenerator 12 ist mit einer Schaltung 14 gekoppelt, die eine Pegelverschiebungseinrichtung und eine Vortleitungs-Decodiereinrichtung enthält und an die außerdem Adressenleitungen 16 angeschlossen sind. Die Information der Adressenleitungen wird vom Ausgang eines Übergangsdetektors 17 abgeleitet, dem als Eingangssignale externe Eingangsspeicheradressenleitungssignale 18 zugeführt werden. Die Information an den Adressenleitungen bestimmt, welche Zeilen zum Einschreiben oder Lesen ausgewählt werden. Die Adressenleitungsdaten werden von dem decodierenden Teil der Schaltung 14 entschlüsselt, der das Ausgangssignal des Spannungsgenerators 12 auf ein ausgewähltes Exemplar der Wortleitungen (W1... W128) koppelt. Der Spannungsgenerator ist vorzugsweise von einem Typ, der auf einer Leitung 13 während des Lesens eine Spannung von Vp-p Volt und während des Schreibens eine Spannung von +2V-Jj₁J Volt erzeugt. Eine entsprechende Schaltung ist z.B. in der US-Patentschrift 4 000 412 und auch in einer Patentanmeldung gleichen Zeitrangs (Vertreteraktenzeichen ECA 71 944) beschrieben und braucht hier nicht im einzelnen erläutert zu werden. Zur Durchführung der Funktion des Generators 12 läßt sich jedoch auch irgendein anderer Spannungsgenerator verwenden, der geeignete Lese- und Schreibspannungen erzeugen kann. Eine bevorzugte Pegelverschiebungsund Decodierschaltung ist ebenfalls in der vorstehend genannten Patentanmeldung beschrieben. Es sei jedoch erwähnt, daß zur Durchfuhrung der Funktion der Schaltung 14 auch irgendeine andere bekannte Decodier- und Pegelverschiebungsschaltung verwendet werden kann.

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Mit jeder Bitleitung (B1 ... B128) der Matrix ist außerdem eine Vorladeschaltung (20^ ... 20^₂₈) verbunden. Die Vorladeschaltungen werden gleichzeitig ein- und ausgeschaltet, und zwar mittels einer Steuerleitung 22, an die vom Übergangsdetektor 17 ein geeigneter Vorladeimpulse gelegt wird. Die Vorladeschaltungen (allgemein mit 2Oi bezeichnet, wobei 15L i £128) dienen dazu, eine vorbestimmte Spannung an den Bitleitungen einzustellen. Für Zellen beispielsweise, bei denen Vpp gleich Vpp/2 ist, setzen die Vorladeschaltungen die Bitleitungen auf ungefähr V_DD/2. Eine Anzahl von Schaltungen, welche diese Punktion durchführen können, ist in den weiter unten diskutierten Figuren 5 bis 8 dargestellt.

Alle Bitleitungen laufen zu einem Bxtleitungsdecodxerer 30_t der 128 Eingänge aufweist (einen Eingang Je Bitleitung) und vier Ausgänge hat, die mit Hauptbitleitungen MB1, MB2, MB3 und MB4- verbunden sind. Der Decodierer enthält 128 Decodier-Verknüpfungsschaltungen (Decodierungsgatter DGi), bei denen es sich im dargestellten Fall um Transistor-Torschaltungen in Komplementärbauweise handelt. Zwischen jede Bitleitung und eine der vier Hauptbitleitungen ist jeweils eine solche Torschaltung (Gatter) geschaltet. Eine (nicht dargestellte) Decodierungseinrichtung liefert Eins ehalt signale (0^, HSZ) an die Steuer- oder Gateelektroden der Gatter. Während des Lesens werden jeweils vier der Gatter gleichzeitig eingeschaltet, so daß vier Bitleitungen über die niedrige Einschaltimpedanz der entsprechenden Gatter mit den vier Hauptbitleitungen gekoppelt sind. Es können auch andere Arten bekannter Decodieranordnungen verwendet werden. Die Torschaltungen sind jedoch besonders günstig, da sie im eingeschalteten Zustand einen niederohmigen, in beiden Sichtungen leitenden Weg und im ausgeschalteten Zustand eine hohe Impedanz darstellen. Immer wenn die Speichermatrix gelesen wird, wird der Inhalt von vier Zellen an die Hauptbitleitungen übetragen. Jede Hauptbitleitung ist mit einem Leseverstärker

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gekoppelt, der ein einfacher Inverter in Komplementärbauweise sein kann, wie er mit der Schaltung Ig im Block des Leseverstärkers 1 der Figur 1 dargestellt ist. Bei dem einfachen Inverter gemäß Figur 1 "bewirkt die vorgeladene Bitleitung, daß die Gateelektroden von Transistoren Pg und Hg, die den Eingang des Inverters Ig darstellen, auf Vjyn/2 Volt geladen werden, wenn eines der mit der Hauptbitleitung 1 verbundenen Decodierungsgatter eingeschaltet ist. Wenn anschließend eine ausgewählte Zelle durch Einschalten ihres Tortransistors gelesen wird, steigt die Spannung der zugeordneten Haupfbitleitung über V-n-n/2 Volt oder sinkt unter Vpß/2 Volt, was eine schnelle Auslesung des Zelleninhalts bringt. In diesem Fall mag die Schaltungsanordnung zur Vorladung also dazu dienen, auch den Leseverstärkereingang vorzuladen.

Die Leseverstärker können auch von einem Typ sein, wie er in Figur 4 dargestellt und ausführlich in einer anderen Patentanmeldung (Vertreteraktenzeichen RGA 72571 , Titel der entsprechenden US-Voranmeldung: "Asymmetrically Pr echarged Sense Amplifier") beschrieben ist. Der Leseverstärker nach Figur 4 enthält komplementäre Transistoren P1O und N1O, die einen Inverter 110 bilden, der mit seinem Eingang an eine Hauptbitleitung (MB) angeschlossen ist. Zwischen dem Eingang und dem Ausgang des Inverters 110 liegen die Leitungsstrecken zweier weiterer Transistoren PG1 und NG1, die eine wahlweise einschaltbare Torschaltung TG1 bilden. Die Torschaltung TG1 koppelt, wenn sie durch einen Vorladeimpuls eingeschaltet ist, den Eingang und den Ausgang des Inverters 110 über einen relativ niederohmigen Weg miteinander. (In Figur 4 ist der Vorladeimpuls als negativ gerichteter Impuls dargestellt, es kann jedoch zur selben Zeit ein positiv gerichteter Vorladeimpuls zum Steuern der Vorladeschaltungen erzeugt werden.) Die Transistoren P10 und N10 stehen zueinander im gleichen Verhältnis wie die Transisto-

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ren P1 und N1 der Speicherzellen. Somit mag der Wechsel-Punkt des Inverters 110 der gleiche sein wie beim Inverter 11 der Speicherzellen (angenommenerweise V_DD/2). Ein Transistor P5_t dessen Leitungsstrecke zwischen V^ und den Eingang des Inverters 110 geschaltet ist, spricht auf einen Vorladeimpuls an und lädt den Eingang des Inverters auf einen Wert gerade oberhalb seines Wechsel-Punktes. Der in Figur 4 dargestellte Leseverstärker enthält außerdem noch einen Transistor P4, um den Invertereingang nach Beendigung des Ladeimpulses geladen zu halten. Das Vorladen aller Bitleitungen auf eine Spannung, die gleich oder nahe dem Niveau der Vorladung an den Hauptbitleitungen ist, hat den Vorteil, daß das Problem der Ladungsneuverteilung bei Einschaltung irgendeiner der Decodierungsgatter im Bitleitungsdecoder 30 vermieden wird. Hierdurch kann der Leseverstärker nahezu sofort auf die Information ansprechen, die den Bitleitungen aus den Speicherzellen zugeführt wird. Es sei erwähnt, daß jeder Leseverstärker nur die Hauptbitleitung und die mit ihm verbundene ausgewählte Bitleitung vorlädt. Die nichtgewählten Bitleitungen, bei dem in Figur 1 dargestellten Beispiel also eine Menge von 124 aus 128 Leitungen, werden durch die Leseverstärker nicht beeinflußt. Beim Fehlen der Vorladeschaltungen 20,. ... 20,.oo würden die nicht angewählten Bitleitungen auf einem Potential irgendwo zwischen Null Volt und V^p Volt schwimmen, was Anlaß zu den weiter oben diskutierten Problemen gäbe.

Um auf die Vorladeschaltungen zurückzukommen: ihre Punktion besteht darin, alle Bitleitungen auf eine vorbestimmte oder eine innerhalb eines Bereichs von Werten liegende Spannung einzustellen, bei welcher die Speicherzelle nicht gestört wird.

Die in Figur 5 dargestellte Vorladeschaltung enthält je Bitleitung oder Spalte einen ersten und einen zweiten IGFET vom jeweils gleichen Leitungstyp, die allgemein mit N1^^ und N2^

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bezeichnet seien, wobei i die Zahlen von 1 bis ί28 sind. Die Stromleitungsstrecken des jeder Bitleitung zugeordneten ersten und zweiten IGFET NI₁ und Ή2_± sind in Reihe zueinander zwischen V_D:n und eine gemeinsame Leitung 310 geschaltet, die mit dem Ausgang eines Ansteuerinverters X_n verbunden ist. Die Gateelektroden der ersten IGFETs aller Vorladeschaltungen sind gemeinsam mit dem Eingang des Inverters I₀ an die Vorlade-Eingangsklemme 312 angeschlossen. In

jeder Vorladeschaltung sind Gate- und Drainelektrode des zweiten IGFET gemeinsam mit der Sourceelektrode des ersten IGFET an die jeweils zugeordnete Bitleitung angeschlossen. Der Inverter I_D besteht aus Transistoren P_D und IT_n komplementären Leitungstyps. Der Transistor IT_n ist sehr groß im Vergleich zu den IGFETs N1^ und N2.^ ausgelegt, um einen relativ niederohmigen Weg zwischen der Leitung 310 und Masse bilden zu können.

Wenn der dem Eingang 312 angelegte Vorladeimpuls niedrig ist, sind die Transistoren N1^ ausgeschaltet, und P_D ist eingeschaltet, so daß an der Leitung 310 die Spannung V-Jy_n liegt und somit sichergestellt ist, daß die Transistoren N2- sperren. Die Vorladeschaltungen erscheinen dann als hohe Impedanzen und haben geringen Einfluß auf die Bitleitungen. Wenn der Vorladeimpuls hoch wird (+V_n^_n), empfangen die Transistoren N1. an ihren Gateelektroden sowie an ihren Drainelektroden

^wei>ä.^en eingeschaltet. Der Transistor N^_n wird ebenfalls eingeschaltet und klemmt die Leitung 310 auf oder nahe an Massepotential, wodurch die Transistoren N2-, deren Gate- und Drainelektroden jeweils mit der Sourceelektrode des entsprechenden Transistors N1. verbunden sind, eingeschaltet werden. Die Leitungsstrecken.der jeweiligen Transistorpaare N1. und N2. liegen dann in Reihe zwischen V_n-Q und der Leitung 310, und wenn die beiden Einzeltransistoren jedes dieser Transistorpaare jeweils gleiche Größe haben, wird die mit dem Verbindungspunkt ihrer Leitungsstrecken verbundene Bitleitung (BL) auf ein Potential aufgeladen, das nahe bei V-n-n/2 Volt liegt. Im Gleichgewichtszustand (Bitleitungen auf Vjjjj/2 Volt) ist der durch NI^ fließende Strom gleich dem durch N2.fließenden Strom, und diese beiden Tran-

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sistoren haben dann ungefähr gleiche Gate-Source-Spannungen (Vqo) und Drain-Source-Spannungen (V^o) von Vjyn/2 Volt. Die Drain-Source-Leitwerte der Transistoren IPl. und N2. sind daher ungeachtet irgendwelcher Änderungen von V^j. einander gleich, so daß die Bitleitungen zuverlässig nahe VjYn/2 Volt gelegt werden.

Die Vorladeschaltung nach Figur 3 hat folgende wesentliche Merkmale:

1. Es sind nur zwei Transistoren pro Spalte von Speicherzellen (also pro Bitleitung) erforderlich, so daß die Vorladeschaltung mit einer Flucht kompakter Speicherzellen zusammenpassen kann. Dies stellt eine sehr kompakte Auslegung der Speichermatrix sicher (nicht dargestellt).

2. Nur die V_DD-Leitung, die Eingangsleitung zu den Gateelektroden der Transistoren N1^ und die gemeinsame Leitung 310 müssen zu den Vorladeschaltungen laufen.

3. Die Verwendung von Transistoren vom ST-Leitungstyp (N1., N2.),die eine höhere Transkonduktanz als vergleichbar große P-MOS-Transistoren haben, stellt eine rasche Vorladung auf den Mittenpunkt sicher. Es können jedoch statt der Η-Transistoren auch Transistoren vom P-Typ verwendet werden, wenn man für die zu ihrer Einschaltung notwendige andere Signalpolarität sorgt.

4. Solange V_DD größer ist als die Summe der Schwellenspannungen (Vm) der Transistoren N1. und N2j, legt die Vorladeschaltung die Bitleitungen auf ein Potential nahe Vjjjj/2 unabhängig vom Wert der Schwellenspannungen der Transistoren.

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5. Sobald der Vorlade impuls fortgenommen wird (d.h. der Schaltungspunkt 312 wieder niedrig wird), wird die Vorladeschaltung schnell von der Bitleitung abgekoppelt. Die IGi¹ETs N1^ mit ihren Gate elektroden auf Null Volt und mit ihren Sourceelektroden auf V-rjjj/2 Volt (infolge der kapazitiven vorgeladenen Bitleitungen) werden schnell und scharf ausgeschaltet. In ähnlicher Weise werden die IGI¹ETs N2. mit ihren Gate- und Drainelektrodai auf Vryrj/2 Volt schnell ausgeschaltet, wenn der Transistor P^ eingeschaltet wird und ein Potential von +V-Jy₀ Volt über die Leitung 310 an ihre Sourceelektroden gelegt wird.

6. Die Transistoren N1^ leiten im Sourcefolger-Betrieb und können relativ große Initialströme in die Bit- . leitungen liefern.

Die in Figur 6 dargestellte Schaltung erlaubt es, die Bitleitungsspannung näher an den Wechsel-Punkt der die Speicherzellenflipflops bildenden Transistoren zu legen, als es die Schaltung nach Figur 5 vermag. Für jede Bitleitung (bzw. jede Spalte von Speicherzellen) werden zwei komplementäre Transistoren P8. und N8. benötigt. Die beiden Transistoren liegen mit ihren Stromleitungsstrecken in Reihe zueinander zwischen gemeinsamen Leitungen 410 und 310, an deren erste +V₀Jj Volt und an deren zweite Massepotential gelegt wird. Die Gate- und Drainelektroden der beiden Transistoren sind gleichstrommäßig zusammengeschaltet und mit der Bitleitung verbunden. Das Verhältnis des Transistors P8. zum Transistor N8^ kann das gleiche sein wie das Verhältnis der P-Transistoren zu den M-Transistoren des Inverters I,. und/ oder Inverters I₂ der Speicherzellen. Hierdurch kann die Vorladeschaltung dem Kipppunkt der Speicherzellen der Matrix 8 über einen weiten Bereich von Spannungen, Temperaturen und anderen Zuständen folgen.

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Unter der Annahme, daß Zpg^ gleich Z^g. ist, legt die Gate-Draiji-Gleichstromverbindung die Drain- und Gatepotentiale der !Transistoren auf einen Wert, der halb so hoch wie die zwischen den beiden gemeinsamen Leitungen liegende Spannung ist. Als Antwort auf einen positiv gerichteten Vorladeiapuls an der Eingangsklemme 312 wird der Transistor PD, eingeschaltet und klemmt die Leitung 4-10 auf oder nahe an +V™ Volt, und gleichzeitig wird der Transistor ND* eingeschaltet und klemmt die Leitung 310 auf oder nahe an Hassepotential· PD* und ND^ sind sehr groß im Vergleich zu den Transistoren P8. und N8- bemessen und so ausgelegt, daß sie gleiche Impedanzen haben, wenn sie gleiche Ströme leiten. Somit wird die Bitleitungsspannung jeder Vorladeschaltung auf oder nahe an V_DD/2 Volt gelegt.

In Figur 7 ist eine andere Vorladeschaltung dargestellt, die sich zur ^Realisierung der Erfindung eignet. Ein Inverter 71 ist mit seinem Eingang an eine Bitleitung angeschlossen. Eine zwischen den Eingang und den Ausgang des Inverters 71 eingefügte Torschaltung TG7 bildet als Antwort auf einen Vorladeimpuls zum Laden der Bitleitung auf den Wechsel-Punkt des Inverters einen niederohmigen Weg zwischen dem Invertereingang und dem Inverterausgang. Die Stromleitungsstrecke eines hochohmigen Transistors P7 (Zpn » Z von TG7) ist zwischen V-pjj und den Eingang des Inverters 71 geschaltet. Der Transistor P7 hat, wenn überhaupt, einen nur geringen Einfluß auf den Vorladepegel. Nach dem Vorladen und dem Auslesen oder Einschreiben bildet jedoch der Transistor P7 einen Mitkopplungsweg, so daß die Bitleitung nicht auf einem Zwischenwert gehalten wird, bei welchem der Inverter 71 einen ständigen Strom zieht.

Die Figur 8 zeigt eine wiederum andere Schaltung zum Vorladen der Bitleitung auf den Wechsel-Punkt eines komplementären Inverters. Die Schaltung enthält zwei P-Transistoren P91 und

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P92, deren Stromleitungsstrecken in Reihe mit zwei N-Transistoren N9I und N92 zwischen V·^ und Masse geschaltet wird. Die Leitungsstrecken der beiden P-Transistoren liegen in Serie zwischen V^ und der Bitleitung, und die Leitungsstrecken der beiden N-Transistoren liegen in Serie zwischen der Bitleitung und Masse. Während jeder Vorladung werden die Transistoren P92 durch das Signal VOJiLADEN bzw. das Signal VOELADEN eingeschaltet. P91 und N91, deren Gateelektroden gemeinsam an die Bitleitung angeschlossen sind, wirken als ein automatisch vorgespannter Inverter, und die Bitleitung wird auf den Wechsel-Punkt des Inverters getrieben. Bei gleicher Größe der P- und N-Transistoren wird die Bitleitung auf die Mitte zwischen den Betriebspotentialen (also auf V-Ty_n/^) getrieben.

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Claims (1)

1. TjR. J)IJiTER ν. BSivÜ:.j"i

   BIPi... ING. Γ'ΚΤΈΐί ¹SCMiU'!"?; DIPt. TXG. Λ*ΓΟΙ.1·ΌΛΝ3 HTL¹USLEIi

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   ,POSTi¹¹AClEf StI L¹SBi HS

   RCi 72?20 KsAi

   U.S. Serial No: 9.31,748

   ?iled: August ?, 197-3

   C or ρ o.r-3 t i.

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   Speicheranordnung

   Patentansprüche

   y Speicheranordnvmg mit einer Speichermatrix aus Zellen, die in M Zeilen und N Spalten angeordnet sind und deren jede einen Kippunkt hat, welcher definiert ist als ein Pegel, oberhalb dessen die Zelle in einen zweier Binärstände versetzt wird oder diesen Binärzustand speichert und unterhalb dessen die Zelle in den anderen Binärzustand versetzt wird bzw. den anderen Binärzustand spei- chert, und mit N Bitleitungen, deren jede mit allen Zellen jeweils einer gesonderten Spalte der Matrix gekoppelt ist, gekennzeichnet durch N Vor-

   030007/0907 "²"

   POSTSCHK(K MÜNCHEN .VH. DUIlSH(HI · BANKKOSiTO HVl'OBANK MÜNCHEN «BLZ 7OO2OO4Ü) KTO. β«Η<1257378

   293201S

   ladeeinrichtungen (2O₁, »it i - 1, 2, ... H), deren Jede «it einer anderen der litleitungen (B₁) gekoppelt ist und vor de« Einachreiben oder de« Lesen von Information an irgendeiner der Zellen eingeschaltet wird, um die zugehörige Bitleitung auf ein Potential vorsuladen, das ungefähr gleich der Spannung des Kippunktes (T«p) ist.

   2, Speicheranordnuni; nach Anspruch 1, dadurch gekennzeichnet, daß jede der Vbrladeeinrichtungen (figur 5, 6, 7, 8) einen zwischen die betreffende Bitleitung (B₁) und einen Punkt eines ersten Betriebspotentials (+Vjm) B*schalt»ten ersten Transistor (Ni^aufweist und einen zweiten Tranp· sistor (N2₁) enthält, der zwischen die betreffende Bitleitung und einen Punkt eines zweiten Betriebspotentials (Masse) geschaltet ist.

   3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß der erste und der zweite Transistor (N1. und N2.) vom gleichen Leitungstyp sind (Figur 5).

   4. Speicheranordnung nach Anspruch 3» dadurch gekennzeichnet, daß die Gateelektrode des ersten Transistors (NI₁) mit einer Eingangsklemme (312) zum Empfang eines Vorladesignals gekoppelt ist und daß die Sourceelektrode des ersten Transistors gemeinsam mit der Gate- und der Sourceelektrode des zweiten Transistors (N2₁) an die betreffende Bitleitung (Bi) angeschlossen ist und daß die Drainelektrode des ersten Transistors gleichstrommäßig mit dem Punkt des ersten Betriebspotentials (+V™)) gekoppelt ist und daß die Sourceelektrode des zweiten Transistors über eine Schalteinrichtung (Ip) mit dem Punkt des zweiten Betriebspotentials (Masse) verbunden ist (Figur 5)·

   5. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß der erste und der zweite Transistor (P92, N92) zueinan-

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   der komplementären Leitungstyp haben -und daß die Leitungsstrecke eines dritten Transistors (P91) in Reihe mit der Leitungsstrecke des ersten Transistors zwischen die betreffende Bitleitung und den Punkt des ersten Betriebspotentials (+V^) geschaltet ist und daß die Leitungsstrekke eines vierten Transistors (N91) in Eeihe mit der Leitungsstrecke des zweiten Transistors zwischen die "betreffende Bitleitung und den Punkt des zweiten Betriebspotentials (Masse) geschaltet ist (Figur 8).

   6. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speicherzellen einen kombinierten Eingangs/ Ausgangs-Punkt (A) und einen Tortransistor (N3) aufweist, dessen Leitungsstrecke zwischen den Eingangs/Ausgangs-Punkt der Zelle und die betreffende Bitleitung (Bi) geschaltet ist (Figur 2A).

   7. Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß jede Speicherzelle zwei Inverter (I,., Ip) in Komplementärbauweise aufweist, die zur Bildung eines Flipflops überkreuz gekoppelt sind.

   8. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß X Hauptbitleitungen (MB1 bis MB4) vorgesehen sind, wobei X eine Zahl kleiner als N ist, und daß zwischen die N Bitleitungen und die X -Hauptbitleitungen ein Bitleitungs-Decodierer (30) geschaltet ist, um die Signale von X der N Bitleitungen auf jeweils eine gesonderte der X Hauptbitleitungen zu koppeln_;und daß X Leseverstärker (Nr. 1 bis Nr. 4) vorgesehen sind, deren jeder mit einer gesonderten der X Hauptbitleitungen gekoppelt ist und jeweils eine Einrichtung (Figur 4) enthält, um die mit ihm gekoppelte Hauptbitleitung auf eine Spannung vorzuladen, die ungefähr gleich derjenigen Spannung ist, auf welche die Bitleitungen vorgeladen werden.

   Speicheranordnung mit einer Speicherzelle, die einen kombinierten Eingangs/Ausgangs-Anschluß aufweist und einen Kippunkt V^p hat, der definiert ist als ein Pegel, oberhalb dessen die Zelle in einen ersten Binärzustand versetzt wird oder diesen Zustand speichert und unterhalb dessen die Zelle in einen zweiten Binärzustand versetzt wird bzw. diesen Zustand speichert, und die im ersten Binärzustand eine erste Ausgangsimpedanz Z^. und im zweiten Binärzustand eine zweite Ausgangsimpedanz Z^ hat und die ferner einen eine Steuerelektrode aufweisenden Tortransistor enthält, dessen Stromstrecke zwischen den Eingangs/Ausgangs-Punkt und eine Bitleitung geschaltet ist und bei eingeschaltetem Tortransistor eine Impedanz Ti-, hat, gekennz eichnet durch eine Einrichtung (20), welche vor dem Einschalten des Tortransistors (N3) die Bitleitung (BL) auf eine Spannung vorlädt, um eine Störung des Inhalts der Speicherzelle (9) zu verhindern, wobei die besagte Spannung innerhalb eines Bereichs liegt, dessen eine Grenze definiert ist durch die Größe V^p - (Z^/Z^) Vjrp und dessen andere Grenze definiert ist durch die Größe V^p + (Z,/^) ^v$>p·

   10. Speicheranordnung nach Anspruch 9» dadurch gekennzeichnet, daß die Speicherzelle (Figur 2A) einen ersten und einen zweiten Inverter (11, 12) enthält, deren Jeder einen Eingang und einen Ausgang hat, und daß der Ausgang des ersten Inverter und der Eingang des zweiten Inverters mit dem Eingangs/Ausgangs-Punkt (A) der Speicherzelle verbunden sind und daß der Eingang des ersten Inverters und der Ausgang des zweiten Inverters miteinander verbunden sind (Figur 2A).

   11. Speicheranordnung nach Anspruch 10, dadurch gekennzeichnet, daß der erste und der zweite Inverter (H, 12) Jeweils einen ersten und einen zweiten Transistor (P1, FI und P2, N2) eines ersten bzw. eines zweiten Leitungstyps enthält, und daß der Tortransistor (N3) vom ersten oder vom zweiten Leitungstyp ^ist'030007/0$0? - 5 -