DE2527486A1

DE2527486A1 - Verfahren zur pruefung bistabiler speicherzellen

Info

Publication number: DE2527486A1
Application number: DE19752527486
Authority: DE
Inventors: William M Chu; George Sonoda
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-06-26
Filing date: 1975-06-20
Publication date: 1976-01-15
Also published as: JPS5415383B2; AU8067975A; SE406829B; NL7506539A; IT1037604B; FR2276661B1; DE2527486B2; CA1048645A; JPS5114238A; US3995215A; GB1476040A; CH581886A5; DE2527486C3; USB483268I5; FR2276661A1; SE7506873L

Description

Böblingen, denl9„Juni 1975 moe-so

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 973 082

Verfahren zur. Prüfung bistabiler Speicherzellen.

Die Hrfindung betrifft ein Verfahren zur Prüfung bistabiler Speicherzellen in einer Speicheranordnung.

Halbleiterspeicheranordnungen, die aus bistabilen Speicherzellen bestehen und in integrierter Schaltkreistechnik hergestellt werden, sind allgemein bekannt. Auf einem einzigen Halbleiterplättchen können hunderte oder tausende solcher bistabiler Speicherzellen untergebracht werden. Die Anzahl der Anschlüsse, über die elektrische Signale mit den auf dem Plättchen befindlichen Schaltungen ausgetauscht werden können, ist aber begrenzt. Durch die grosse Packungsdichte mit relativ wenigen Anschlussverbindungen ergeben sich Probleme bei der Ausprüfung solcher Speicherschaltungen.

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Ein mögliches Prüfverfahren besteht darin, einen Binärwert in eine ausgewählte Speicherzelle einzuschreiben, dann eine zeitlang zu warten, und anschliessend die in der Speicherzelle vorhandene Information auszulesen und mit der eingeschriebenen Information zu vergleichen. Dieses als "Warteprüfung" bezeichnete Verfahren benötigt sehr viel Zeit. Normalerweise kann man nur eine bestimmte Anzahl von Speicherzellen auf einem Plättchen gleichzeitig zur Prüfung adressieren, wenn man eine gegenseitige Beeinflussung und Verfälschung der Prüfergebnisse vermeiden will. Deshalb müssen viele "Warteprüfungs"-Vorgänge hintereinander ausgeführt werden, um jeweils ein Plättchen vollständig auszuprüfen.

Man könnte auch zusätzliche Prüfanschlüsse auf jedem Plättchen vorsehen. Durch solche zusätzlichen Anschlussverbindungen wird aber die Packungsdichte herabgesetzt und die Leistungsfähigkeit der Schaltungen eines Plättchens verringert. Es ist allgemein nicht erwünscht, zusätzliche Anschlüsse für Prüfzwecke vorzusehen. Leistungsfähige Prüfverfahren dürfen keine zusätzlichen Einrichtungen an einem Produkt bedingen, um dieses prüfbar zu machen.

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Der Erfindung liegt die Aufgabe zugrunde, ein Prüfverfahren für binäre Speicherzellen in einer Speicheranordnung anzugeben, das keine besonderen Elemente oder Vorrichtungen in der Anordnung erfordert, die speziell für die Ausprüfung vorgesehen sind. Weiterhin soll durch die Erfindung das Ausprüfen schneller als mit bisher bekannten Verfahren möglich sein. Schliesslich soll das Verfahren auch eine Prüfung bedingt funktionsfähiger Speicherzellen ermöglichen.

Zur Lösung dieser Aufgabe(n) sieht die Erfindung die im Patentanspruch 1 gekennzeichneten Massnahmen vor. Vorteilhafte Ausgestaltungen und Weiterbildungen·der Erfindung sind in den Unteransprüchen bezeichnet.

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Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 eine Speicherzelle, die durch das erfindungsgemässe

Verfahren geprüft werden soll;

Fig. 2 eine Speicheranordnung aus Speicherzellen, die durch

das erfindungsgemässe Verfahren geprüft werden kann;

Fign. Spannungsverläufe zur Erläuterung des erfindungs-

3A bis 3C gemässen Verfahrens.

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Fig. 1 zeigt eine Speicherzelle, die mit dem erfindungsgemässen Verfahren geprüft werden kann. Die gesamte Schaltung ist aus N-Kanal-Feldeffekttransistoren aufgebaut, deren jeder eine Quellen-, eine Senken- und eine Torelektrode aufweist und dann leitend wird, wenn an der Torelektrode der hohe Pegel eines Binärsignals anliegt. Die vorliegende Erfindung ist jedoch ebenso gut geeignet für Schaltungen mit P-Kanal-Feldeffekttransistoren, die dann leitend sind, wenn der niedrige Pegel eines Binärsignals an ihrer Torelektrode anliegt. Die Bezeichnungen hoher Pegel, niedriger Pegel, sowie Ladung bzw. Entladung von Kapazitäten sind relativ und müssen jeweils gegeneinander ausgetauscht werden, \venn man die Transistoren eines Leitungstyps durch Transistoren des anderen Leitungstyps ersetzt,

Die Schaltung der Fig. 1 enthält kreuzweise gekoppelte Transistoren Q3 und Q4, deren Quellenelektroden gemeinsam mit Masse verbunden sind. Die Last Ql liegt mit Q3 in Reihe zwischen einer Versorgungsspannung +V2 und Massepotential. Der Knotenpunkt A, welcher der Verbindungspunkt zwischen den

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Transistoren Ql und Q3 ist, hat eine parasitäre Kapazität Cl gegen das Substrat SS . Die Last Q2 liegt mit dem kreuzgekoppelten Transistor Q4 in Reihe zwischen der Versorgungsspannung +V2 und Massepotential. Der Knotenpunkt B zwischen den Transistoren Q2 und Q4 hat eine parasitäre Kapazität C2 gegen das Substrat.

Quellen- und Senkenelektrode des Transistors Q5 sind mit der Bitleitung 1 (BLl) bzw. dem Knotenpunkt A verbunden, und Quellen- und Senkenelektrode des Transistors Q6 sind mit dem Knotenpunkt B bzw. der Bitleitung 2 (BL2) verbunden. Die Torelektroden der Transistoren Q5 und Q6 sind gemeinsam an einen Signalausgang des Wortleitungstreibers 10 angeschlossen. Die Torelektroden der Transistoren Ql und Q2 sind mit einer Versorgungsspannung +V3 verbunden.

Die hier beschriebene Schaltung ist an sich nicht neu; sie ist nur beschrieben worden, um an ihr das erfindungsgemässe Prüfverfahren zu erklären. Das US-Patent 3 548 388 zeigt z.B. eine ähnliche strukturelle Anordnung wie die soeben beschriebene Schaltung mit den Transistoren Ql bis Q6.

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In Fig. 1 ist weiter zu sehen, dass Transistoren Q7 und Q8 mit ihren Quellen- und Senkenelektroden in Reihe zwischen der Bitleitung 1 und der Bitleitung 2 geschaltet sind, wobei der gemeinsame Knotenpunkt zwischen beiden Transistoren mit einer Versorgungsspannung +Vl verbunden ist. Die Torelektroden dieser beiden Transistoren sind gemeinsam mit der Torelektrode des Transistors Q9 verbunden, und ausserdem mit einem Anschluss R, über den ein Rückstellimpuls zugeführt werden kann. Transistor Q9 ist mit seiner Quellen- und seiner Senkenelektrode in Reihe zwischen Bitleitung 1 und Bitleitung 2 geschaltet. Transistor QlO ist mit seiner Quellen- und seiner Senkenelektrode in Reihe zwischen Bitleitung 1 und Knotenpunkt BO geschaltet. Die Torelektrode von QlO ist mit 'der Torelektrode von QIl verbunden. Beide erhalten zu einer vorgegebenen Zeit ein Eingangssignal vom Bitdecodierer 12. Quellen- und Senkenelektrode des Transistors QIl sind in Reihe zwischen Bitleitung BL2 und Knotenpunkt Bl geschaltet. Quellen- und Senkenelektrode des Transistors Q12 sind in Reihe zwischen Knotenpunkt BO und der Senkenelektrode von Q14 geschaltet. Quellen- und Senkenelektrode des Transistors Q13 sind in Reihe zwischen Knotenpunkt Bl und der Senkenelektrode von Q14 geschaltet.

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Quellen- und Senkenelektrode von Q14 schliesslich sind in Reihe zwischen den Quellenelektroden von Q12 und Q13 einerseits und Massepotential andererseits geschaltet.

Transistor Q12 ist mit seiner Torelektrode mit einem Eingang für ein Datensignal DI verbunden, während Q13 mit seiner Torelektrode mit einem Eingang für das komplementäre Datensignal DI verbunden ist. Die Torelektrode des Transistors Q14 ist mit einem Schreib/Lese-Eingang S/L verbunden, über den ein Schreib/Lese-Steuersignal zugeführt werden kann. Ein niedriger Pegel dieses Signals sperrt Q14 und legt damit einen Lesezyklus fest, während ein hoher Pegel dieses Signals Q14 öffnet und damit ein Einschreiben von Information in die Speicherzelle ermöglicht. Gespeicherte Information wird normalerweise dargestellt durch die jeweiligen binären Pegelwerte in den Knotenpunkten A und B; sie kann in den beiden Knotenpunkten BO und Bl, aber auch an je einem von diesen beiden abgefragt werden. Im vorliegenden Ausführungsbeispiel wurde eine einseitige Abfrage im Knotenpunkt Bl vorgesehen, was durch den Abfrageverstärker 14 dargestellt ist.

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Es sei darauf hingewiesen, dass in einer Speichereinrichtung die durch die Transistoren Ql - Q6 dargestellte Speicherzelle nur eine von vielen solchen Speicherzellen ist, die in Zeilen und Spalten angeordnet sind. Der Wortleitungstreiber 10 gibt ein Treibersignal auf jeweils eine von einer grossen Anzahl von Wortleitungen WL, und der Bitdecodierer 12 gibt ein Treibersignal auf jeweils eine von einer grossen Anzahl von Spaltenleitungen, die zu den Torelektroden z.B. der Transistoren QlO und QIl führen. Eine Kombination solcher Speicherzellen in einer matrixartigen Anordnung ist in Fig. gezeigt. Es sind m Spalten und η Zeilen von Speicherzellen gezeigt. Soweit möglich, sind einander entsprechende Elemente in Fig. 1 und Fig. 2 mit den gleichen Bezugszeichen versehen. So ist z.B. gezeigt, dass der Wortleitungstreiber 10 Treibersignale auf die Wortleitungen WLl, WL2 bis WLn gibt, und dass der Bitdecodierer 12 Treibersignale an die Torelektroden der Transistoren QlOA bis QlON und QIlA bis QIlN abgibt. Die Knotenpunkte BO und Bl sind interne Schaltungsknotenpunkte ohne Zugriffsmöglichkeit. Sie entsprechen den Knotenpunkten BO und Bl in Fig. 1.

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Das erfindungsgemässe Verfahren wird nun anhand der Fig. 3A bis 3C beschrieben, wobei auch auf Fig. 1 Bezug genommen wird. Ein Vorteil der vorliegenden Erfindung ist, dass die ohnehin bei den fertiggestellten Halbleiterspeicherzellen vorhandenen Einheiten Wortleitungstreiber, Bitdecodierer und Abfrageverstärker zum Prüfen der Speicherzelle benützt werden können.

Vor Erläuterung des erfindungsgemäss.en Prüfverfahrens sei hier noch kurz die normale Arbeitsweise der Speicherzelle beschrieben. Zuerst wird ein Rückstellimpuls an den Anschluss R gegeben; dadurch werden die Transistoren Q7, Q8 und Q9 eingeschaltet und die Bitleitungen BLl und BL2 auf den hohen Signalpegel gebracht, wobei Q9 dafür sorgt, dass beide Leitungen gleiches Potential haben. Nach Beendigung des Rückstellimpulses (d.h. wenn das Signal am Anschluss R auf niedriges Potential geht) werden die Transistoren Q7, Q8 und Q9 gesperrt. Um eine bestimmte Speicherzelle (wie die in Fig. 1 gezeigte) auszuwählen, bringt der Wortleitungstreiber 10 die entsprechende Wortleitung auf den hohen Signalpegel, wodurch die Transistoren Q5 und Q6 eingeschaltet

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werfen. Weiterhin bringt der Bitdecodierer 12 die entsprechende Spaltenleitung auf den hohen Signalpegel, wodurch die Transistoren QlO und QIl eingeschaltet werden.

Zur Durchführung einer Leseoperation erhält der Transistor Q14 ein Signal niedrigen Pegels, wodurch er gesperrt bleibt; als Folge davon können sich die Potentiale der Knotenpunkte BO und Bl frei einstellen. Diese Knotenpunkte nehmen deshalb das gleiche Potential an wie die Knotenpunkte A bzw. B innerhalb der Speicherzelle. Der Abfrageverstärker 14 stellt fest, welcher Signalpegel am Knotenpunkt Bl vorliegt, und gibt ein entsprechendes Ausgangssignal ab.

Zur Durchführung einer Schreiboperation wird der Transistor Q14 sowie einer der beiden Transistoren Q12 und Q13 eingeschaltet. Dadurch wird entweder Knotenpunkt BO oder Knotenpunkt Bl auf Massepotential gebracht; als Folge davon nimmt der zugeordnete Knotenpunkt in der Speicherzelle, also entweder A oder B, auch Massepotential an, wodurch die Speicherzelle in den gewünschten Zustand kommt. Nachdem so das einzuschreibende Datenbit gespeichert wurde, wird die Kortleitung

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durch den Wortleitungstreiber 10 auf niedrigen Signalpegel gebracht und die Transistoren Q5 und Q6 gesperrt. Von da ab ist es Aufgabe des Lasttransistors Ql (bzw. Q2), den zugeordneten Knotenpunkt A (bzw. B) mittels eines Laststroms auf dem hohen Signalpegel zu halten. Wenn also der Zustand der Speicherzelle bedingt, dass Knotenpunkt A auf hohem Signalpegel gehalten wird, geschieht dies mit einem Laststrom durch Ql. Wenn Knotenpunkt A auf hohem Signalpegel ist, bleibt Q4 eingeschaltet, wodurch Knotenpunkt B auf Massepotential gehalten wird unabhängig vom Laststrom durch Q2. '

Die Spannungen +Vl, +V2 und +V3 können alle den gleichen Wert haben, z.B. +8,5 Volt, obwohl auch drei etwas voneinande verschiedene Spannungswerte vorgesehen werden können. Die Gründe und Bedingungen für die Wahl unterschiedlicher Spannungen für die drei betreffenden Anschlüsse sind Fachleuten auf dem Gebiet der Feldeffekttransistoren bekannt.

Nunmehr wird das erfindungsgemässe Verfahren mit Bezug auf die Fig. 1, 2 und 3A bis 3C genauer beschrieben. Beim erfindungsgemJissen Verfahren wird eine Halbleiter-Speicherzelle

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geprüft durch Aenderung der Zeitdauer verwendeter Zeitgebersignale. Es wird z.B. zunächst ein Auswahlsignal (nicht gezeigt) an das Halbleiterplättchen angelegt, um eine darauf befindliche Anordnung zur Prüfung auszuwählen. Ein Rückstellsignal, das im vorangegangenen Zyklus dem Anschluss R zugeführt wurde, brachte die Bitleitungen 1 und 2 auf den hohen Signalpegel. Das Signal am Anschluss R geht dann auf den niedrigen Pegel, so dass die Transistoren Q7, Q8 und Q9 gesperrt werden. Zu diesem Zeitpunkt geben der Wortleitungstreiber 10 und der Bitdecodierer auf die ausgewählten Leitungen einen hr"._ η Signalpegel, wie es der mittlere Signalverlauf in Fig. 3A am linken Ende zeigt. Aus Fig. 3A ist auch ersichtlich, dass für eine Schreiboperation zuerst ein hoher Signalpegel an die Torelektrode des Transistors Q14 gegeben wird. Die Zuführung eines Dateneingabesignals (DI) an die Torelektroden von Q12 und Q13 in Form einer binären "0" oder einer binären "1" hängt von der Art der durchzuführenden Prüfung ab.

Es sei angenommen, dass zuerst der Lasttransistor Ql geprüft werden soll, um festzustellen, ob er intakt (gut) oder defekt (unterbrochen) ist. Ql hat im normalen Betrieb die

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Aufgabe, den KnotenpunktA auf dem hohen Signalpegel zu halten, wenn der gespeicherte Binärwert dies erfordert. Zur Durchführung der erfindungsgemässen Prüfung wird eine "1" in die Speicherzelle geschrieben, indem Transistor Q12 eingeschaltet und Q13 gesperrt wird. Dadurch kommt Bitleitung 1 auf den niedrigen Signalpegel, während Bitleitung 2 auf dem vorher eingestellten Signalpegel bleibt. Entsprechend der vorliegenden Erfindung folgt auf ein normales Schreibintervall ein aussergewöhnlich langes Schreibintervall für den entgegengesetzten (komplementären) Binärwert. Im vorliegenden Fall wird eine binäre 0 eingeschrieben, indem während eines Zeitintervalles von ca. 10 Mikrosekunden der Transistor Q12 gesperrt und Q13 eingeschaltet wird. Dadurch kommt Bitleitung 2 auf Massepotential, weil QIl, Q13 und Q14 leitend (eingeschaltet) sind. Für die Zeitbeziehungen von Fig. 3A und 3B gilt, dass die Signale auf der Wortleitung und der Bitdecodiererleitung sowie das Schreibsignal zur Torelektrode von Q14 immer noch alle auf dem hohen Pegel sind. Wenn beim Einschreiben einer binären 0 die Bitleitung 2 auf niedrigen Signalpegel gebracht wird, kommt der Knotenpunkt B auch auf den niedrigen Signalpegel. Falls Ql intakt (gut) ist, lädt es den Knotenpunkt A langsam

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auf den hohen Signalpegel, wodurch auch Bitleitung 1 auf den hohen Signalpegel gelangt. Falls aber Ql defekt (schlecht] ist und infolgedessen den Knotenpunkt A nicht auflädt, bleiben beide Knotenpunkte und beide Bitleitungen während des langen Schreibintervalls auf dem niedrigen Signalpegel. Auf das lange Schreibintervall folgt ein langes Leseintervall oder ein langes "Nicht schreiben"-Intervall, das auch etwa 10 Mikrosekunden dauert. Dies wird erreicht, indem man den Anschluss L/S bei der Torelektrode von Q14 auf niedrigen Signalpegel bringt, wodurch Q14 gesperrt wird. Falls Ql intakt ist, ergibt sich anschliessend keine Aenderung der Zustände in den Knotenpunkten und auf den Bitleitungen; dies entspricht den durchgezogenen Linien' in Fig. 3B. Der Abfrageverstärker 14 kann dann im Knotenpunkt Bl die korrekte Information abnehmen. Falls jedoch Ql defekt ist, können Knotenpunkt A und Bitleitung 1 nach Abschaltung (Sperrung) von Q14 nicht auf den hohen Signalpegel gebracht werden; dies ist durch die gestrichelten Linien in Fig. 3B dargestellt. Als Folge davon wird Knotenpunkt B unerwünschterweise auf den hohen Signalpegel gebracht, und zwar infolge eines Stromes durch den Lasttransistor Q2, wodurch auch Bitleitung 2 auf den

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hohen Signalpegel gelangt. Während eines nachfolgenden normalen Rückstellintervalls (siehe Fig. 3B) werden beide Bitleitungen auf einen hohen Signalpegel gebracht, während der Wortleitungstreiber 10 und der Bitdecodierer 12 Signale mit niedrigem Pegel an die entsprechenden Leitungen abgeben. Während des nachfolgenden normalen Leseintervalls stellt der Abfrageverstärker 14 den Zustand des Knotenpunktes B über die Bi.tleitung 2 fest. Wenn Ql einwandfrei arbeitet, wird eine Null ausgelesen, wie es die durchgezogene Linie darstellt. Wenn dagegen Ql defekt (unterbrochen) ist, wird eine Eins ausgelesen; dies ist durch die gestrichelten Linien dargestellt.

Der Prüfung des Lasttransistors Q2, die in entsprechender Weise ausgeführt wird, entspricht Fig. 3C. Bei dieser Prüfung wird jedoch zuerst eine Null eingeschrieben, worauf ein langes Schreibintervall für eine "1" folgt, mit einem anschliessenden langen Intervall "Nicht schreiben" einer binären "1". Zuerst wird also eine Null eingeschrieben durch Zuführung eines niedrigen Signalpegels an die Torelektrode von Q12 und eines hohen Signalpegels an die Torelektrode von Q13. Das nachfolgende lange Schreiben einer binären "1"

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• η-

wird erreicht, indem man die Torelektrode von Q12 auf den hohen Signalpegel bringt, während man die Torelektrode von Q13 auf den niedrigen Signalpegel bringt. Im letzten Schritt der Prüfoperation, der einem normalen Leseintervallentspricht, wird eine binäre "1" ausgelesen, falls der Lasttransistor Q2 intakt ist; dies entspricht den durchgezogenei Linien in Fig. 3C. Bei defektem (unterbrochenem) Lasttransistor Q2 ergibt sich dagegen beim Auslesen eine "0", wie dies durch die gestrichelten Linien für die Bitleitung 2 in Fig. 3C dargestellt ist.

Ausser der eben beschriebenen Prüfung, ob die Transistoren Ql und Q2 nichtleitend (defekt) sind, ermöglicht das vorliegende Prüfverfahren auch eine Ausscheidung von Speicherzellen, die nicht stabil genug sind wegen verschiedener möglicher Mangel, wie z.B. Leckströme oder nicht angepasste Schwellenwertspannungen. Im beschriebenen Aus führung ^h₁. - spiel waren insgesamt 20 Mikrosekunden für das lange Schreib Intervall und das lange Nichtschreibintervall des Prüfzyklus vorgesehen. Wenn man das lange Schreibintervall auf eine Zeit verkürzt, die kleiner als 10 Mikrosekunden ist, (also kürzer als das in Fig. 3B gezeigte Intervall von 10 Mikro-

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nicht Sekunden), hat der Knotenpunkt A genügend Zeit, sich ganz auf den hohen Signalpegel aufzuladen, auch wenn Transistor Ql gut (intakt) ist. In ähnlicher Weise ergibt es sich bei einer Verkürzung des langen Nichtschreibintervalls, dass Knotenpunkt B nicht die Möglichkeit hat, sich ganz auf den hohen Signalpegel aufzuladen, auch wenn Ql offen (nichtleitend) ist. Durch die Verkürzung der Zeitintervalle kann es also vorkommen, dass intakte (gute) Ql-Transistoren schliess· lieh auch ein negatives Prüfresultat ergeben. Das gleiche gilt selbstverständlich auch für Q2 (Fig. 3C). Durch Einbeziehung der Aufladungsgeschwindigkeit in die Prüfung wird schliesslich auch die Stabilität der gesamten Speicherzelle geprüft und nicht nur die Lasttransistoren Ql und Q2. Es könnten beispielsweise dadurch, dass man die PrüfIntervalle verkürzt, bis schliesslich eine oder mehrere Speicherzellen versagen, die schwächsten "guten" Speicherzellen in der Anordnung ermittelt werden.

Es muss hier betont werden, dass das lange Nichtschreibintervall für das erfindungsgemässe Prüfverfahren nicht erforderlich ist. Es wurde festgestellt, dass das normale Rückstellintervall unmittelbar auf das lange Schreibintervall folgen

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kann. Während des normalen Rückstellintervalls entsteht eine ausreichende Potentialdifferenz zwischen den Knotenpunkten A und B, um eine mangelhafte Speicherzelle während eines normalen Lesezyklus auszulesen. Für eine Stabilitätsprüfung der Speicherzelle könnte die Dauer des normalen Rückstellintervalls so verändert werden, dass man das lange Nichtschreibintervall auslassen kann. In einem solchen Fall wird die Dauer des Rückstellintervalls langer als normal gemacht (während die Signale aus dem WL-Treiber und dem Bit-Decodierer auf dem niedrigen Pegel sind) und so variiert, dass man zu einem optimalen Zeitintervall kommt, bei dem die schwächeren Speicherzellen zu versagen beginnen.

,somit Das beschriebene Prüfverfahren erlaubt die Prüfung einer Halbleiter-Speicherzellenanordnung in einem Bruchteil der Zeit, die für die in der Einleitung beschriebene Warteprüfung benötigt wird. Es werden keine besonderen Prüfanschlüsse benötigt, und die Prüfung kann sowohl an einzelnen Plättchen (Chips) als auch an ganzen Baueinheiten (Moduln) vorgenommen werden. Ausserdem werden keine zusätzlichen

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Schaltungen benötigt, und die Prüfungen können in einfacher Weise bei verschiedenen Temperaturen und Feuchtigkeitswerten durchgeführt werden. Das Prüfverfahren ermöglicht die sicherere Prüfung von defekten Lastelementen in kürzerer Zeit, und darüberhinaus eine gründliche Stabilitätsprüfung der Speicherzellen.

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Claims

PATENTANSPRÜCHE

Verfahren zur Prüfung insbesondere der Lastelemente sowie der Stabilität bistabiler Speicherzellen in einer Speicheranordnung, in der jede Speicherzelle zwei kreuzgekoppelte Transistoren enthält, die mit zwei Referenzpunkten verbunden sind, sowie zwei Lastelemente, welche die beiden Referenzpunkte mit einer Versorgungsspannung verbinden, und zwei Schalterelemente, welche die beiden Referenzpunkte mit je einer von zwei komplementären Zugriffsleitungen verbinden, gekennzeichnet durch folgende Schritte:

- normales Einschreiben eines ersten Binärwertes in die zur Prüfung ausgewählte Speicherzelle, welcher Binärwert unabhängig von dem zum prüfenden Lastelement als Spannungswert in dem einem Referenzpunkt einprägbar ist;

- Einschreiben des dazu komplementären Binärwertes in dieselbe Speicherzelle, wobei die Zeitdauer dieses zweiten Einschreibevorgangs wesentlich langer gewählt wird als für den ersten Einschreibevorgang und wobei der komplementäre Binärwert u.a. die Aufladung des einen Referenzpunktes über das zu prüfende Lastelement voraussetzt;

- anschließendes Auslesen der betreffenden Speicherzelle zur Feststellung, ob sie zutreffend den zuletzt eingeschriebenen Binärwert enthält oder nicht.
2) Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass

vor dem Auslesevorgang zur Feststellung des tatsächlichen Inhalts der ausgewählten Speicherzelle ein Lesesteuersignal an die Speicherzelle angelegt wird, das wesentlich langer andauert als ein normalerweise zum Auslesen einer Speicherzelle benötigtes Steuersignal und eine Nicht-Einschreibeperiode zur Einstellung und Erreichung annähernd konstanter Auflade-

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Potentiale an den Referenzpunkten erlaubt.
3) Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,

dass die Zeitdauer des zweiten Einschreibevorgangs zum Einschreiben des komplementären Binärwertes in aufeinanderfolgenden Prüfvorgängen verändert, vorzugsweise verkürzt wird, um die Stabilität der betreffenden Speicherzelle in Abhängigkeit von dieser Zeitdauer festzustellen.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass folgende Schritte nacheinander ausgeführt werden:

- Anlegen eines von zwei binären Potentialen an beide Zugriffs leitungen,

- Leitendmachen der beiden Schalterelemente,

- Anlegen des komplementären Potentials an eine der beiden Zugriffs leitungen für die Dauer eines normalen Einschreibevorgangs,

- Anlegen des komplementären Potentials an die andere der beiden Zugriffsleitungen für eine wesentlich längere Dauer als die eines normalen Einschreibevorgangs,

- freies Einstellenlassen der Referenzpunkte ohne Zuführung eines besonderen Potentials an die Zugriffsleitungen,

- Sperren der beiden Schalterelemente und nochmaliges Anlegen des einen der beiden Potentiale an beide Zugriffsleitungen,

- nochmaliges Leitendmachen der beiden Schalterelemente und Feststellung an mindestens einer der beiden Zugriffsleitungen, welches Potential sich eingestellt hat.

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