CN100495057C - 利用阵列与解码器进行器件表征的方法与系统 - Google Patents

利用阵列与解码器进行器件表征的方法与系统 Download PDF

Info

Publication number
CN100495057C
CN100495057C CN200510111997.9A CN200510111997A CN100495057C CN 100495057 C CN100495057 C CN 100495057C CN 200510111997 A CN200510111997 A CN 200510111997A CN 100495057 C CN100495057 C CN 100495057C
Authority
CN
China
Prior art keywords
transistor
testing weld
weld pad
pad
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200510111997.9A
Other languages
English (en)
Other versions
CN1987501A (zh
Inventor
龚斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN200510111997.9A priority Critical patent/CN100495057C/zh
Priority to US11/339,337 priority patent/US7345500B2/en
Publication of CN1987501A publication Critical patent/CN1987501A/zh
Priority to US12/018,699 priority patent/US7521955B2/en
Application granted granted Critical
Publication of CN100495057C publication Critical patent/CN100495057C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
    • G01R31/275—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements for testing individual semiconductor components within integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

一种测试器件的系统与方法。所述系统包括多个选择焊盘和耦合到多个器件的解码器。所述解码器被配置从所述多个选择焊盘接收多个选择信号，并至少基于所述多个选择信号从所述多个器件选择器件。此外，所述系统包括连接到所选器件的一个或多个测试焊盘。所述一个或多个测试焊盘中的至少一个测试焊盘没有连接到所述多个器件中除所选器件之外的任何器件。所述一个或多个测试焊盘被用于测试所选器件。

Description

利用阵列与解码器进行器件表征的方法与系统
技术领域
本发明一般地涉及集成电路。更具体地说，本发明提供了一种利用阵列与解码器进行器件表征的方法与系统。仅仅作为示例，本发明已被应用于测试MOS晶体管。但是应当认识到，本发明具有更广阔的应用范围。
背景技术
集成电路已经从单个硅芯片上制备的少数互连器件发展成为数以百万计的器件。当前集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小的器件特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。现在制备的半导体器件的特征尺寸小于1/4微米。
日益增加的电路密度不仅提高了集成电路的性能和复杂度，也降低了消费者的成本。集成电路制造设备可能要花费数亿甚至数十亿美元。每个制造设备具有一定的晶圆产量。每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的个体器件制备得更小，可以在每个晶圆上制备更多器件，进而增加了制造设备的产出。把器件制备得更小非常有挑战性，因为给定的工艺、器件布局和/或系统设计通常只能向下达到某个特征尺寸。
这种限制的示例是MOS晶体管的表征。MOS晶体管具有多种栅极长度和栅极宽度。传统上，每个晶体管连接到至少一个单独焊盘(pad)。例如，每个晶体管包括分别用于栅极、源极、漏极和衬底的四个终端，并且这四个终端分别连接到四个焊盘。不同的晶体管不共享相同的焊盘。因此焊盘面积远大于器件面积。焊盘面积和器件面积的总面积可能会太大。
从上文可以看出，需要一种用于表征MOS晶体管的改进技术。
发明内容
本发明一般地涉及集成电路。更具体地说，本发明提供了一种利用阵列与解码器进行器件表征的方法与系统。仅仅作为示例，本发明已被应用于测试MOS晶体管。但是应当认识到，本发明具有更广阔的应用范围。
在具体实施例中，本发明提供了一种测试器件的系统。该系统包括多个选择焊盘和耦合到多个器件的解码器。所述解码器被配置从所述多个选择焊盘接收多个选择信号，并至少基于所述多个选择信号从所述多个器件选择器件。此外，所述系统包括连接到所选器件的一个或多个测试焊盘。所述一个或多个测试焊盘被用于测试所选器件。
根据另一实施例，一种测试晶体管的系统包括多个选择焊盘和耦合到多个晶体管的解码器。所述解码器被配置从所述多个选择焊盘接收多个选择信号，并至少基于所述多个选择信号从所述多个晶体管选择晶体管。此外，所述系统包括连接到用于所选晶体管的第一终端的第一测试焊盘、连接到用于所选晶体管的第二终端的第二测试焊盘、连接到用于所选晶体管的第三终端的第三测试焊盘、以及连接到用于所选晶体管的第四终端的第四测试焊盘。第一测试焊盘、第二测试焊盘、第三测试焊盘和第四测试焊盘被用于测试所选晶体管。
根据又一实施例，一种测试器件的方法包括：接收多个选择信号，处理所述多个选择信号，以及至少基于所述多个选择信号从多个器件中选择器件。所选器件至少耦合到控制器件。此外，所述方法包括：产生与所选器件相关联的控制信号，由控制器件接收控制信号，由控制器件将所选器件连接到一个或多个测试焊盘中的至少一个测试焊盘，以及利用所述一个或多个测试焊盘测试所选器件。
通过本发明，实现了许多优于传统技术的优点。本发明的一些实施例提供了能够明显减少焊盘面积和/或总面积的测试机制。例如，阵列包括256个进行测试的器件。每个器件的平均面积约100μm2。每个器件使用一个焊盘进行测试。每个焊盘面积约为6400μm2。在传统技术中，每个器件不与其它器件共享焊盘。焊盘面积大约是总面积的98.5％。根据本发明的某些实施例，焊盘的总数可以从256减少到9。9个焊盘包括8个选择焊盘和1个测试焊盘。因此，在此示例中，总焊盘面积减少了96.5％。取决于实施例，可以实现这些优点中的一个或多个。将在本说明书尤其是在下文中详细描述这些以及其它优点。
参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
附图说明
图1是根据本发明实施例用于测试器件的简化系统；
图2是根据本发明实施例用于测试器件的简化方法。
具体实施方式
本发明一般地涉及集成电路。更具体地说，本发明提供了一种利用阵列与解码器进行器件表征的方法与系统。仅仅作为示例，本发明已被应用于测试MOS晶体管。但是应当认识到，本发明具有更广阔的应用范围。
图1是根据本发明实施例用于测试器件的简化系统。该图仅仅是一个示例，其不应当不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变换形式、替换形式和修改形式。系统100包括下述组件：
1.选择焊盘110；
2.解码器120；
3.测试焊盘130
尽管已经使用一组选定的组件来描述系统100，但是可以存在许多替换、修改和变化形式。例如，一些组件可以被扩展和/或合并。可以在上面提到的组件中插入其它的组件。取决于实施例，组件的布局可以彼此交替。可以在本说明书尤其在下文中找到对这些组件的进一步描述。
解码器120耦合到进行测试的器件的阵列140。解码器120从选择焊盘110接收选择信号，并且作为响应从阵列140选择器件。所选器件被连接到测试焊盘130，并且阵列140的其它器件没有连接到任何测试焊盘130。例如，阵列140包括MOS晶体管，并且所选MOS晶体管具有用于栅极区、两个源/漏极区和衬底区的四个终端。所选MOS晶体管的每个终端连接到测试焊盘130之一。测试焊盘130包括四个焊盘，每个焊盘对应于所选MOS晶体管的不同终端。
在一个实施例中，阵列140包括进行测试的多个MOS晶体管。所述多个MOS晶体管之一是MOS晶体管210，MOS晶体管210包括终端212、214、216和218。测试焊盘包括焊盘250、252、254和256。焊盘250连接到用于源/漏极区的终端212，并且焊盘252连接到用于衬底区的终端214。用于栅极区的终端216连接到控制晶体管230，用于源/漏极区的终端218连接到控制晶体管220。控制晶体管220和230的每个栅极接收控制信号240。例如，解码器120响应于从选择焊盘110接收的选择信号而选择晶体管210。作为响应，控制信号240接通控制晶体管220和230。用于栅极区的终端216连接到焊盘254，并且用于源/漏极区的终端218连接到焊盘256。在另一示例中，晶体管210没有被解码器120响应于从选择焊盘110接收的选择信号而选择。作为响应，控制信号240关断控制晶体管220和230。用于栅极区的终端216没有连接到焊盘254，并且用于源/漏极区的终端218没有连接到焊盘256。
在另一实施例中，阵列140包括256个进行测试的器件。选择焊盘110包括8个焊盘，用于解码器120在二进制基础上选择256个器件之一。在又一实施例中，器件的阵列140被未以阵列布置的多个器件所替代。
图2是根据本发明实施例用于测试器件的简化方法。该图仅仅是一个示例，其不应当不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变换形式、替换形式和修改形式。方法300包括下述步骤：
1.步骤310，接收选择信号；
2.步骤320，选择器件；
3.步骤330，接通或关断控制器件；
4.步骤340，测试所选器件。
尽管已经使用一组选定的步骤来描述方法300，但是可以存在许多替换、修改和变化形式。例如，一些步骤可以被扩展和/或合并。可以在上面提到的步骤中插入其它的步骤。取决于实施例，步骤的布置可以彼此交替。可以在本说明书尤其在下文中找到对这些步骤的进一步描述。
在步骤310中，选择信号被接收。例如，解码器120从选择焊盘110接收选择信号。在步骤320，从器件是从多个器件选择的。例如，器件210是从阵列140选择的，并且阵列140包括多个进行测试的器件。
在步骤330，用于多个器件的控制器件被接通或关断。例如，阵列140包括多个进行测试的器件。所述多个器件的每个对应于至少一个控制器件。在一个实施例中，如果选择了多个器件之一，则为了将所选器件连接到测试焊盘130，对应的至少一个控制器件被接通。与所述多个器件的其它器件相对应的控制器件被关断，以便将每个未选器件从测试焊盘130中的至少一个焊盘断开连接。
例如，晶体管210是由解码器120响应于从选择焊盘110接收的选择信号而选择的。作为响应，控制信号240接通控制晶体管220和230。用于栅极区的终端216连接到焊盘254，并且用于源/漏极区的终端218连接到焊盘256。在另一示例中，晶体管210没有被解码器120响应于从选择焊盘110接收的选择信号而选择。作为响应，控制信号240关断控制晶体管220和230。用于栅极区的终端216没有连接到焊盘254，并且用于源/漏极区的终端218没有连接到焊盘256。
在步骤340，选择器件被测试。在一个实施例中，所选器件是晶体管210。例如，晶体管210被测试，以测量作为Vgs的函数的Ids和/或作为Vds的函数的Ids。Ids代表两个源/漏极区之间的电流。Vgs代表栅极区和用作源极的源/漏极区之间的电压降。Vds代表两个源/漏极区之间的电压降。在另一示例中，晶体管210被测试以测量晶体管阈值电压Vt。
根据另一实施例，一种测试器件的系统包括多个焊盘和耦合到多个器件的解码器。所述解码器被配置从所述多个焊盘接收多个选择信号，并至少基于与所述多个选择信号相关联的信息从所述多个器件选择器件。此外，所述系统包括连接到所选器件的一个或多个焊盘。所述一个或多个焊盘中的至少一个焊盘没有连接到所述多个器件中除所选器件之外的任何器件。所述一个或多个焊盘被用于测试所选器件。例如，该系统是根据系统100实现的。
根据另一实施例，一种测试晶体管的系统包括多个焊盘和耦合到多个晶体管的解码器。所述解码器被配置从所述多个焊盘接收多个选择信号，并至少基于与所述多个选择信号相关联的信息从所述多个晶体管选择晶体管。此外，所述系统包括连接到用于所选晶体管的第一终端的第一焊盘、连接到用于所选晶体管的第二终端的第二焊盘、连接到用于所选晶体管的第三终端的第三焊盘、以及连接到用于所选晶体管的第四终端的第四焊盘。第一焊盘没有连接到所述多个晶体管中除所选晶体管之外的任何晶体管。第二焊盘没有连接到所述多个晶体管中除所选晶体管之外的任何晶体管。第一焊盘、第二焊盘、第三焊盘和第四焊盘被用于测试所选晶体管。例如，该系统是根据系统100实现的。
根据又一实施例，一种测试器件的方法包括：接收多个选择信号，处理与所述多个选择信号相关联的信息，以及至少基于与所述多个选择信号相关联的信息从多个器件中选择器件。所选器件至少耦合到控制器件。此外，所述方法包括：产生与所选器件相关联的控制信号，由控制器件接收控制信号，由控制器件将所选器件连接到一个或多个焊盘中的至少一个焊盘，以及利用所述一个或多个焊盘测试所选器件。例如，该方法是根据方法300实现的。
本发明具有多种应用。在一个实施例中，系统100和/或方法300用来表征器件。在另一实施例中，系统100和/或方法300用来提取用于器件建模的参数。例如，阵列140包括多个进行测试的MOS晶体管。这些MOS晶体管属于相同类型，但是栅极长度和栅极宽度不同。这些MOS晶体管中的每个晶体管都被单独选择和测试。测试结果被用于提取特征参数，提取的特征参数可以用于器件建模和/或其它目的。
本发明具有多个优点。本发明的一些实施例提供了能够明显减少焊盘面积和/或总面积的测试机制。例如，阵列140包括256个进行测试的器件。每个器件的平均面积约100μm2。每个器件使用一个焊盘进行测试。每个焊盘面积约为6400μm2。在传统技术中，每个器件不与其它器件共享焊盘。焊盘面积大约是总面积的98.5％。根据系统100和/或方法300，焊盘的总数可以从256减少到9。9个焊盘包括8个选择焊盘和1个测试焊盘。因此，总焊盘面积减少了96.5％。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在权利要求的范围内。

Claims (20)

1.一种测试器件的系统，所述系统包括：
多个选择焊盘；
耦合到多个器件的解码器，所述解码器被配置从所述多个选择焊盘接收多个选择信号，并至少基于所述多个选择信号从所述多个器件选择器件；
连接到所选器件的一个或多个测试焊盘；
其中：
所述一个或多个测试焊盘中的至少一个测试焊盘没有连接到所述多个器件中除所选器件之外的任何器件；
所述一个或多个测试焊盘被用于测试所选器件。
2.如权利要求1所述的系统，其中所述多个器件以阵列布置。
3.如权利要求1所述的系统，其中：
所述多个器件的每个器件被耦合到至少一个控制器件；
所述至少一个控制器件被耦合到所述一个或多个测试焊盘的至少一个测试焊盘。
4.如权利要求3所述的系统，其中所述解码器还被配置至少基于所述多个选择信号来产生控制信号。
5.如权利要求4所述的系统，其中：
所选器件被至少耦合到控制器件；
所述控制器件被配置接收所述控制信号，并且响应于所述控制信号而将所选器件连接到所述一个或多个测试焊盘中的至少一个测试焊盘。
6.如权利要求1所述的系统，其中所述多个器件包括多个晶体管。
7.一种测试晶体管的系统，所述系统包括：
多个选择焊盘；
耦合到多个晶体管的解码器，所述解码器被配置从所述多个选择焊盘接收多个选择信号，并至少基于所述多个选择信号从所述多个晶体管选择晶体管；
连接到用于所选晶体管的第一终端的第一测试焊盘；
连接到用于所选晶体管的第二终端的第二测试焊盘；
连接到用于所选晶体管的第三终端的第三测试焊盘；
连接到用于所选晶体管的第四终端的第四测试焊盘；
其中：
第一测试焊盘没有连接到所述多个晶体管中除所选晶体管之外的任何晶体管；
第二测试焊盘没有连接到所述多个晶体管中除所选晶体管之外的任何晶体管；
第一测试焊盘、第二测试焊盘、第三测试焊盘和第四测试焊盘被用于测试所选晶体管。
8.如权利要求7所述的系统，其中所述多个晶体管以阵列布置。
9.如权利要求7所述的系统，其中：
所选晶体管被耦合到第一晶体管和第二晶体管；
第一晶体管被耦合到第一测试焊盘；
第二晶体管被耦合到第二测试焊盘。
10.如权利要求9所述的系统，其中所述解码器还被配置至少基于所述多个选择信号来产生控制信号。
11.如权利要求10所述的系统，其中第一晶体管被配置接收所述控制信号，并且响应于所述控制信号而将第一测试焊盘连接到第一终端。
12.如权利要求11所述的系统，其中第二晶体管被配置接收所述控制信号，并且响应于所述控制信号而将第二测试焊盘连接到第二终端。
13.如权利要求7所述的系统，其中第一终端与所选晶体管的源极区或漏极区相关联。
14.如权利要求7所述的系统，其中第二终端与所选晶体管的栅极区相关联。
15.如权利要求7所述的系统，其中：
第三测试焊盘被连接到所述多个晶体管中的每个晶体管；
第四测试焊盘被连接到所述多个晶体管中的每个晶体管。
16.一种测试器件的方法，所述方法包括：
接收多个选择信号；
处理所述多个选择信号；
至少基于所述多个选择信号从多个器件中选择器件，所选器件至少耦合到控制器件；
产生与所选器件相关联的控制信号；
由所述控制器件接收所述控制信号；
由所述控制器件将所选器件连接到一个或多个测试焊盘中的至少一个测试焊盘；
利用所述一个或多个测试焊盘测试所选器件。
17.如权利要求16所述的方法，其中：
所述控制器件包括晶体管；
连接所选器件包括响应于所述控制信号而接通所述晶体管。
18.如权利要求16所述的方法，其中所选器件包括所选晶体管。
19.如权利要求18所述的方法，其中测试所选器件包括：测量所选晶体管的源极区和漏极区之间的作为电压函数的电流。
20.如权利要求18所述的方法，其中测试所选器件包括：测量所选晶体管的阈值电压。
CN200510111997.9A 2005-12-22 2005-12-22 利用阵列与解码器进行器件表征的方法与系统 Active CN100495057C (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN200510111997.9A CN100495057C (zh) 2005-12-22 2005-12-22 利用阵列与解码器进行器件表征的方法与系统
US11/339,337 US7345500B2 (en) 2005-12-22 2006-01-24 Method and system for device characterization with array and decoder
US12/018,699 US7521955B2 (en) 2005-12-22 2008-01-23 Method and system for device characterization with array and decoder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200510111997.9A CN100495057C (zh) 2005-12-22 2005-12-22 利用阵列与解码器进行器件表征的方法与系统

Publications (2)

Publication Number Publication Date
CN1987501A CN1987501A (zh) 2007-06-27
CN100495057C true CN100495057C (zh) 2009-06-03

Family

ID=38184376

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510111997.9A Active CN100495057C (zh) 2005-12-22 2005-12-22 利用阵列与解码器进行器件表征的方法与系统

Country Status (2)

Country Link
US (2) US7345500B2 (zh)
CN (1) CN100495057C (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245063A (ja) * 2005-02-28 2006-09-14 Nec Electronics Corp 半導体チップおよび半導体チップを搭載する半導体装置
CN100495057C (zh) * 2005-12-22 2009-06-03 中芯国际集成电路制造(上海)有限公司 利用阵列与解码器进行器件表征的方法与系统
US7423446B2 (en) * 2006-08-03 2008-09-09 International Business Machines Corporation Characterization array and method for determining threshold voltage variation
US20140354325A1 (en) * 2013-05-28 2014-12-04 United Microelectronics Corp. Semiconductor layout structure and testing method thereof
CN107015133B (zh) * 2017-04-14 2019-09-17 上海华虹宏力半导体制造有限公司 Mos管导通电阻的测试结构及方法
WO2021077388A1 (zh) * 2019-10-25 2021-04-29 江苏时代全芯存储科技股份有限公司 记忆体测试阵列

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3870953A (en) * 1972-08-01 1975-03-11 Roger Boatman & Associates Inc In circuit electronic component tester
US3995215A (en) * 1974-06-26 1976-11-30 International Business Machines Corporation Test technique for semiconductor memory array
JPS60124124A (ja) * 1983-12-08 1985-07-03 Nec Corp 入力回路
US4970454A (en) * 1986-12-09 1990-11-13 Texas Instruments Incorporated Packaged semiconductor device with test circuits for determining fabrication parameters
US4972144A (en) * 1989-11-28 1990-11-20 Motorola, Inc. Testable multiple channel decoder
US5561373A (en) * 1990-10-09 1996-10-01 Fujitsu Limited Method and device for detecting electrostatic stress applied to a product semiconductor device during each production process
IT1272933B (it) * 1994-01-28 1997-07-01 Fujitsu Ltd Dispositivo a circuito integrato di semiconduttore
US5598009A (en) * 1994-11-15 1997-01-28 Advanced Micro Devices, Inc. Hot carrier injection test structure and testing technique for statistical evaluation
JPH08148537A (ja) * 1994-11-18 1996-06-07 Toshiba Corp 半導体集積回路
US6313658B1 (en) * 1998-05-22 2001-11-06 Micron Technology, Inc. Device and method for isolating a short-circuited integrated circuit (IC) from other IC's on a semiconductor wafer
US6281696B1 (en) * 1998-08-24 2001-08-28 Xilinx, Inc. Method and test circuit for developing integrated circuit fabrication processes
JP3187019B2 (ja) * 1998-12-10 2001-07-11 沖電気工業株式会社 半導体集積回路及びその試験方法
US6578185B1 (en) * 1999-12-30 2003-06-10 Cypress Semiconductor Corp. Power-supply-configurable outputs
WO2001067601A2 (de) * 2000-03-10 2001-09-13 Infineon Technologies Ag Test-schaltungsanordnung und verfahren zum testen einer vielzahl von transistoren
US6489798B1 (en) * 2000-03-30 2002-12-03 Symagery Microsystems Inc. Method and apparatus for testing image sensing circuit arrays
KR100529615B1 (ko) * 2003-12-24 2005-11-17 동부아남반도체 주식회사 트랜지스터들의 열화정도를 측정할 수 있는 테스트회로
CN100495057C (zh) * 2005-12-22 2009-06-03 中芯国际集成电路制造(上海)有限公司 利用阵列与解码器进行器件表征的方法与系统

Also Published As

Publication number Publication date
US7521955B2 (en) 2009-04-21
US20070145983A1 (en) 2007-06-28
US7345500B2 (en) 2008-03-18
US20080136437A1 (en) 2008-06-12
CN1987501A (zh) 2007-06-27

Similar Documents

Publication Publication Date Title
CN100495057C (zh) 利用阵列与解码器进行器件表征的方法与系统
KR101509437B1 (ko) 감소된 전류 누설을 갖는 반도체 장치 시험 시스템
CN100390987C (zh) 静电放电保护电路
US6833626B2 (en) Multichip module structure
US20190259464A1 (en) Testing through-silicon-vias
US7723867B2 (en) Power gating of circuits
US20210350055A1 (en) Fault diagnostics
CN103579225A (zh) 包括分布式二极管串的静电放电保护电路
US20030107391A1 (en) Semiconductor device test arrangement with reassignable probe pads
US20080192390A1 (en) Semiconductor device including protection circuit and switch circuit and its testing method
CN100536334C (zh) 用于输入/输出驱动器的加电控制的系统与方法
US7106073B1 (en) Method and system for area efficient charge-based capacitance measurement
US7724011B2 (en) Semiconductor integrated circuit device with power lines improved
US7750511B2 (en) Method and apparatus for self-contained automatic decoupling capacitor switch-out in integrated circuits
JP4516294B2 (ja) 半導体装置及び半導体装置の製造方法
US20100225330A1 (en) Method of testing electric fuse, and electric fuse circuit
CN113764410B (zh) 半导体单元器件
US7138814B2 (en) Integrated circuit with controllable test access to internal analog signal pads of an area array
CN114295962A (zh) 一种电源芯片测试系统
JP2003518773A (ja) 高信頼性、金属プログラマブル論理回路を有する集積回路
CN110736919A (zh) 用于提高SoC设计中测试覆盖率的方法及测试电路
CN100536337C (zh) 用于在高电压和低电压之间开关的系统与方法
JPH10256486A (ja) 半導体入力回路
EP0881573A1 (en) Semiconductor device with test circuit
US6819161B2 (en) Structure for temporarily isolating a die from a common conductor to facilitate wafer level testing

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

Effective date: 20111128

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20111128

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation

Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation