WO2001067601A2 - Test-schaltungsanordnung und verfahren zum testen einer vielzahl von transistoren - Google Patents

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transistor
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Ulrich Schaper
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Definitions

  • the invention relates to a test circuit arrangement and a method for testing a plurality of transistors.
  • test circuit arrangement and such a method are known from [1] and [2].
  • a common electrical circuit element that is used in the field of semiconductor technology is a transistor, in particular a MOS field-effect transistor.
  • MOS field-effect transistors are used in m analog circuits, it is often necessary to have as precise a knowledge as possible of the properties of the circuit elements that are produced in a specific manufacturing process under specified manufacturing conditions and thus of their behavior in an analog circuit.
  • the transistors themselves have very different properties within a chip on the wafer. These different properties of the transistors are usually referred to as mismatching of the (MOS) field-effect transistors.
  • test structure which has reference transistors on a reference wafer, which was also manufactured under the manufacturing conditions to be examined.
  • the properties of the field-effect transistor or the field-effect transistors are determined by means of such a test structure and are made available to the circuit designer, who allows these properties to be incorporated into his design of a circuit can, whereby a more reliable and reliable design of an electrical, especially analog, circuit with such field effect transistors is possible.
  • test circuit arrangement known from [1] and [2] has transistors to be tested, which are arranged in a matrix m columns and rows.
  • a column decoder and a row decoder are coupled to the transistors to be tested, which together act as address decoders for selecting the - serve each transistor to be tested.
  • selection transistors for decoupling or selection of the transistors to be tested are connected between the column decoder and row decoder.
  • Each transistor to be tested is arranged in a diode circuit, that is to say the gate connection of the field-effect transistor to be tested is short-circuited to its dram connection.
  • V * denotes a drain voltage present at the drain terminal of the field effect transistor.
  • [5] describes how its electrical properties can be determined on the basis of the temporal successive application of a voltage pulse to the gate electrode and a voltage pulse to the source electrode.
  • [6] describes a circuit arrangement with which it can be tested whether an N-MOS field-effect transistor, which is connected to a P-MOS field-effect transistor, works or not. According to this circuit arrangement, a maximum of two transistors can be tested in terms of their functionality. It should also be pointed out that only the large signal behavior is determined in accordance with [6]. The circuit arrangement described cannot determine the clamp signal behavior.
  • the invention is therefore based on the problem of specifying a test circuit arrangement and a method for testing a multiplicity of transistors which are coupled to one another and with which an accurate determination of the clamp signal behavior of field effect transistors is possible in an automated manner.
  • test circuitry as well as by the method for testing a variety of test circuitry
  • Transistors are provided which are coupled together.
  • the test circuit arrangement also assigns one to the Tested transistors coupled electrical selection unit for selecting at least one transistor to be tested.
  • a gate voltage source is provided, which can be coupled to the gate connection of each transistor to be tested.
  • a source voltage source can be coupled to the source connection of each transistor to be tested.
  • a measuring unit coupled to the drain connections of the transistors to be tested is provided for measuring the dram current that flows through the respectively selected transistor.
  • a transistor to be tested is selected from the plurality of transistors to be tested by means of an electrical selection unit.
  • a gate voltage, a drain voltage or a source voltage is applied to the gate, the drain or the source of the selected transistor varying around a predetermined operating point of the transistor to be tested.
  • the drain current resulting from the applied gate voltage, dram voltage or source voltage and flowing through the selected transistor is measured.
  • the clamp signal behavior of the transistor to be investigated is determined from the measured dram currents and the associated applied gate voltages, Dra voltages or source voltages.
  • a voltage is usually varied in each case and the further voltages are usually kept constant at a predetermined operating point (for example, when determining the g ⁇ s, the Dra voltage is varied and the source voltage and the Gat voltage become constant at the selected operating point held) .
  • the invention makes it possible to automate
  • Small signal behavior means, for example, the slope g m , the differential output conductance gos', the threshold voltage Vp of the field effect transistor and the dynamic current gain of a field effect transistor in the emitter circuit ⁇ .
  • the further refinements of the invention relate both to the test circuit arrangement and to the method for testing a large number of transistors.
  • the transistors to be tested can be arranged in pairs, their gate connections being coupled to one another and the source connections being coupled to each other.
  • the paired arrangement of the transistors to be tested further compensates for possible store flows.
  • a paired arrangement of transistors corresponds to a common arrangement, the properties of which are of exceptional interest for circuit designers
  • Embodiment of the invention provided to arrange each transistor pair m a predetermined distance from each other.
  • the predetermined distance is preferably the same for all transistor pairs.
  • At least one selection transistor is provided for each transistor to be tested, for selecting the transistor to be tested, the at least one selection transistor being coupled to the electrical selection unit.
  • Four selection transistors are preferably provided for each transistor to be tested, in order to ensure reliable decoupling of the non-selected field effect transistors from the selected field effect transistor.
  • selection transistors are MOS field-effect transistors.
  • the transistors to be tested can be arranged in the form of a matrix with rows and columns, and the electrical selection unit can have a column decoder and a row decoder, which together form an addressing unit for selecting a transistor to be examined for a row and a column of the matrix. This configuration creates a very regular and thus compact and inexpensive test circuit arrangement.
  • the column decoder and / or the row decoder can be shift registers.
  • the automatic addressing that is to say the automatic selection of the field effect transistor to be tested as part of the overall selection, that is to say as part of the overall test, in which all field effect transistors of the test circuit arrangement to be tested must be tested , quickly and easily possible.
  • a complex addressing mechanism for addressing a transistor to be tested within a matrix is therefore not necessary.
  • any addressing mechanism can also be provided, for example the selection unit can be formed by means of free addressing registers, which are assigned by an external control unit with the corresponding addresses of the transistor to be tested within the matrix.
  • a first operational amplifier is provided, the non-inverting input of which is coupled to a drain reference voltage source.
  • the inverting input of the first operational amplifier is coupled to the drain connections of the transistors to be tested in such a way that a parasitic voltage drop at the selection transistors can be compensated for.
  • the first operational amplifier clearly makes it possible to self-compensate for interference within the To ensure circuit arrangement by means of the control loop formed by the first operational amplifier.
  • alternative control mechanisms and regulators can also be used in the test circuit arrangement according to the invention.
  • a second operational amplifier can be provided, the non-inverting input of which is coupled to the source voltage source as a reference voltage source.
  • the inverting input of the second operational amplifier is coupled to the source connections of the transistors to be tested in such a way that a parasitic voltage drop at the couplings between the transistors can be compensated for.
  • the output of the second operational amplifier is coupled to the source connections of the transistors to be examined.
  • This configuration further increases the accuracy of the test result, particularly in the case of a growing number of transistors to be tested which are contained in the test circuit arrangement.
  • FIG. 1 shows a test circuit arrangement according to an exemplary embodiment of the invention
  • Figure 2 shows a test circuit arrangement according to a
  • Figure 3 is a sketch with which the principle, a - f that the
  • Fig.l shows a test circuit arrangement 100 according to an exemplary embodiment of the invention.
  • the Tes circuit arrangement 100 has a row decoder 101 and a column decoder 102 as selection means.
  • the row decoder 101 and the column decoder 102 are each designed as shift registers.
  • the cell connections and column connections contained in the test circuit arrangement 100 are controlled successively in columns and / or rows by suitable control of the shift registers.
  • the test circuit arrangement 100 has n ⁇ m field effect transistors DUT ⁇ to be tested, with one
  • each field effect transistor to be tested is uniquely identified within the test circuit arrangement 100.
  • the field effect transistors DUT __- j to be tested are arranged in pairs in each case in a row such that the gate connections of all field effect transistors DUT 1 in the m row are coupled to one another and also to a gate voltage source 103 via a gate line 104. Furthermore, the source connections of all field effect transistors DUT 1 to be tested are coupled to one another within a row and to a source voltage source 105 via a source line 106.
  • Field effect transistor DUT ⁇ is coupled to a decoupling unit 107, which consists of 4 field effect transistors T sense / y flf , Tforce, y, l, j / T sen se, x, ⁇ ,.
  • Tforce, x, I has.
  • the source connection of a first field effect transistor Tsense, x, ⁇ is coupled to the source connection of a second field effect transistor Tf orce , ⁇ , ⁇ , and to the dram connection of the field effect transistor DUT ⁇ ] to be tested in each case.
  • the two gate connections of the first field effect transistor Tsense, x, ⁇ , j un of the second field effect transistor ⁇ force, x, ⁇ , j are coupled to one another and to the cell coupling 108, that is to say the address line I and above that to the row decoder 101.
  • the dram connection of the first field effect transistor ⁇ sense, x is with the source connection of a third field effect transistor T sense; f X / - j coupled.
  • the dram connection of the second field effect transistor Tforce, x, I , within the A-okoppelemheit 107 is coupled to the source connection of a fourth field effect transistor T force y 1 D.
  • the gate connections of the third field effect transistor ⁇ sense, y, ⁇ , and d of the fourth field effect transistor Tforce, y, ⁇ , j each of all decoupling units 107 of a line within the test circuit arrangement 100 are connected to one another and coupled to the column decoder 102 via a column coupling 109.
  • the source terminals ense the third field effect transistors T S, y, ⁇ , j of all Abkoppelritten 107 are coupled together and through a line 110 to an inverting input 111 of an operational amplifier 112th
  • the non-inverting input 115 of the operational amplifier 105 is coupled to a Dra reference voltage source 116, which supplies a dram reference voltage V ** - ⁇ re f.
  • a current measuring device 117 is connected between the output 1114 of the operational amplifier 112 and the further line 113 to determine the dram current 1 * 3 flowing through the field effect transistor DUT ⁇ to be tested in each case.
  • the operational amplifier 112 may be both in the test circuit arrangement 100 and outside the test circuit arrangement 100, that is to say that it may or may not form a chip with the test circuit arrangement.
  • the source monitoring unit is used as the current measuring device 117 and to implement the operational amplifier 112.
  • TM of a parameter analyzer from Hewlett-Packard HP4156B used.
  • a control circuit is implemented by the operational amplifier 112, by means of which the drain voltage V Q provided by the field effect transistors DUTj_j to be tested is regulated.
  • the operational amplifier 112 and its connection within the test circuit arrangement 100 ensure that the parasitic voltage drop across the field effect transistors Tforce, y, i, j and T force , x , i is automatically compensated for within the decoupling unit 107.
  • Field effect transistors DUTj_j are negligibly small.
  • the test circuit arrangement 100 is operated in the course of the measurement phase in such a way that for each field effect transistor DUTj_j to be tested for one or more operating points, in each case by varying the gate voltage or the drain voltage which is applied to the field effect transistor DUT j to be tested, is varied and for each changed voltage value, the drain current flowing through the selected field effect transistor DUT j to be tested is determined.
  • the threshold voltage V-p of the field effect transistor to be tested and the size ⁇ can also be determined.
  • FIG. 2 shows the test circuit arrangement 100 from FIG. 1 with an additional second operational amplifier 201, the non-inverting input 202 of which is coupled to the source voltage source 105.
  • Operational amplifier 201 is coupled to all source connections of all field effect transistors DUTi to be tested.
  • FIG. 3 shows the basic diagram of the test circuit arrangement 100 in the event that exactly one field effect transistor DUTi to be tested is selected.
  • the invention relates both to PMOS field-effect transistors and to NMOS field-effect transistors thereon.

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Abstract

Jeder Gate-Anschluss eines zu testenden Transistors ist derart mit einer Gate-Spannungsquelle gekoppelt, dass die Gate-Spannung an jedem Gate-Anschluss individuell gemessen und geregelt werden kann. Ferner ist der Source-Anschluss jedes zu testenden Transistors mit der Source-Spannungsquelle derart koppelbar, dass die Source-Spannung an jedem Source-Anschluss individuell gemessen und geregelt werden kann.

Description

Beschreibung
Test-Schaltungsanordnung und Verfahren zum Testen einer Vielzahl von Transistoren
Die Erfindung betrifft eine Test-Schaltungsanordnung sowie ein Verfahren zum Testen einer Vielzahl von Transistoren.
Eine solche Test -Schaltungsanordnung und ein solches Verfahren sind aus [1] und [2] bekannt.
Bei der Herstellung von Halbleiterelementen, insbesondere bei der Herstellung von afern tritt häufig das Problem auf, dass aufgrund der örtlichen Anordnung einzelner Schaltungselemente auf dem Wafer sowie aufgrund unterschiedlicher Bedingungen während der Herstellung des Wafers die gleichartige Schaltungselemente auf den Wafern unterschiedliche Eigenschaften aufweisen.
Ein übliches elektrisches Schaltungselement, das im Bereich der Halbleitertechnologie eingesetzt wird, ist ein Transistor, insbesondere ein MOS-Feldeffekttransistor .
Werden die MOS-Feldeffekttransistoren m Analogschaltungen eingesetzt, so ist es oftmals erforderlich, möglichst genaue Kenntnis über die Eigenschaften der Schaltungselemente, die bei einem bestimmten Herstellungsprozess unter vorgegebenen Herstellungsbedingungen hergestellt werden, zu besitzen und damit über deren Verhalten m einer Analogschaltung.
Aufgrund der oben dargelegten Unterschiede und Unregelmäßigkeiten beim Herstellungsprozess eines Chips auf einem Wafer kommt es bei den Transistoren selbst innerhalb eines Chips auf dem Wafer zu stark unterschiedlichen Eigenschaften. Diese unterschiedlichen Eigenschaften der Transistoren werden üblicherweise als ein Mismatching der (MOS) - Feldeffekttransistoren bezeichnet .
Dieses Mismatching, das heißt die unterschiedlichen
Eigenschaften der Feldeffekttransistoren in einem Wafer bzw. bei Transistoren von Wafern, die unter gleichen Herstellungsbedingungen hergestellt worden sind, führen, wenn ein Schaltungsdesigner keine genaue Kenntnis über die Eigenschaften des jeweils verwendeten Feldeffekttransistors zu erheblichen Unsicherheiten insbesondere beim Entwurf einer analogen elektrischen Schaltung, die solche Feldeffekttransistoren enthält .
Aus diesem Grund ist es erforderlich, Kenntnisse über die Eigenschaften hergestellter Feldeffekttransistoren zu erlangen.
Zum Ermitteln der Eigenschaften der Transistoren kann eine Teststruktur, die auf einem Referenz-Wafer, der unter den zu untersuchenden Herstellungsbedingungen ebenfalls hergestellt worden ist, mit Referenz-Transistoren, eingesetzt werden.
Die mittels einer solchen Teststruktur ermittelten Eigenschaften des Feldeffekttransistors bzw. der Feldeffekttransistoren, die unter gleichen Herstellungsbedingungen hergestellt worden sind wie der Referenz-Wafer mit dem Referenz-Feldeffekttransistoren, werden dem Schaltungsdesigner zur Verfügung gestellt, der diese Eigenschaften in sein Design einer Schaltung mit einfließen lassen kann, wodurch ein verlässlicherer und zuverlässigerer Entwurf einer elektrischen insbesondere analogen Schaltung mit solchen Feldeffekttransistoren möglich wird.
Grundlagen über das sogenannte Mismatching sind in [3] und [4] beschrieben. Die aus [1] und [2] bekannte Test -Schaltungsanordnung weist zu testende Transistoren auf, die m einer Matrix m Spalten und Zeilen angeordnet sind Mit den zu testenden Transistoren sind ein Spaltendecoder und ein Zeilendecoder gekoppelt, die gemeinsam als Adressdecoder zur Auswahl des -jeweils zu testenden Transistors dienen.
Weiterhin sind zwischen die Spaltendecoder und Zeilendecoder Auswahltransistoren zum Abkoppeln bzw. Auswahlen der zu testenden Transistoren geschaltet.
Jeder zu testende Transistor ist m Diodenschaltung angeordnet, das heißt der Gate-Anschluss des zu testenden Feldeffekttransistors ist mit dessen Dram-Anschluss kurzgeschlossen.
Mit der aus [1] und [2] beschriebenen Test- Schaltungsanordnung wird das Großsignalverhalten der zu testenden miteinander gekoppelten Feldeffekttransistoren untersucht .
Eine Kleinsignalanalyse, das heißt das bestimmen des Signalverhaltens des zu untersuchenden, das heißt zu testenden Feldeffekttransistors ist mit der m [1] und [2] beschriebenen Test -Schaltungsanordnung nicht möglich.
Insbesondere bei Feldeffekttransistoren, die sehr nah beieinander angeordnet sind m einem Bereich von ungefähr — μm bis 1 μm und weniger Abstand voneinander, ist es insbesondere aufgrund der geringen Steigung der Ausgangskennlime eines zu testenden Feldeffekttransistors außerordentlich- schwierig, das Klemsignalverhalte (gos) eines Feldeffekttransistors zu ermitteln. Δ
Somit muss eine solche Test -Schaltungsanordnung hohen Anforderungen hinsichtlich der Genauigkeit der Testergebnisse genügen.
Dies ist besonders wichtig bei der Ermittlung der Steilheit gm eines MOS-Feldeffekttransistors und der Differential- Innenleitwert gos / da insbesondere bei der Ermittlung des Differential-Ausgangsleitwerts g^s eine sehr hohe Genauigkeit erforderlich ist, da die Steigung der Funktion des Drain- Stroms abhängig von der Drain-Spannung, die an dem Feldeffekttransistor anliegt, um einen vorgegebenen Arbeitspunkt herum in der Regel sehr gering ist.
Die Steilheit gm eines MOS-Feldeffekttransistors ergibt sich gemäß folgender Vorschrift:
Figure imgf000006_0001
wobei mit IQ ein durch den Feldeffekttransistor fließender Drain-Strom und mit Vg eine an dem Gate-Anschluss des
Feldeffekttransistors anliegende Gate-Spannung bezeichnet werden.
Der Differential-Innenleitwert g^s eines MOS- Feldeffekttransistors ergibt sich gemäß folgender Vorschrift
dl D
9DS = ÖV D VQ =const
wobei mit V* eine an dem Drain-Anschluss des Feldeffekttransistors anliegende Drain-Spannung bezeichnet wird. In [5] ist für einen isoliert betrachteten MOS-Transistor beschrieben, wie dessen elektrische Eigenschaften aufgrund eines zeitlich aufeinanderfolgenden Anlegens eines Spannungsimpulses an die Gateelektrode und eines Spannungsimpulses an die Source-Elektrode ermittelt werden können.
[6] beschreibt eine Schaltungsanordnung, mit der getestet werden kann, ob ein N-MOS-Feldeffekttransistor, welcher mit einem P-MOS-Feldeffekttransistor zusammengeschaltet ist, funktioniert oder nicht. Gemäß dieser Schaltungsanordnung können "jeweils maximal zwei Transistoren hmsicntlich ihrer Funktionsfähigkeit getestet werden. Es ist weiter darauf hinzuweisen, dass gemäß [6] lediglich das Großsignalverhalten ermittelt wird. Mit der [6] beschriebenen Schaltungsanordnung ist keine Ermittlung des Klemsignalverhaltens möglich.
In [7] sind Grundlagen über die Ermittlung des Klemsignalverhaltens m einem Feldeffekttransistor dargelegt.
Somit liegt der Erfindung das Problem zugrunde, eine Test- Schaltungsanordnung sowie ein Verfahren zum Testen einer Vielzahl von Transistoren, die miteinander gekoppelt sind, anzugeben, mit der bzw. mit dem eine genaue Ermittlung des Klemsignalverhaltens von Feldeffekttransistoren automatisiert möglich ist.
Das Problem wird durch die Test -Schaltungsanordnung sowie durch das Verfahren zum Testen einer Vielzahl von
Transistoren mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst .
Bei einer Test-Schaltungsanordnung zum Testen einer Vielzahl von Transistoren sind eine Vielzahl von zu testenden
Transistoren vorgesehen, die miteinander gekoppelt sind. Die Test -Schaltungsanordnung weist ferner eine mit dem zu testenden Transistoren gekoppelte elektrische Auswahleinheit zum Auswählen mindestens eines zu testenden Transistors auf. Ferner ist eine Gate-Spannungsquelle vorgesehen, die mit dem Gate-Anschluss jedes zu testenden Transistors koppelbar ist. Eine Source-Spannungsquelle ist mit dem Source-Anschluss jedes zu testenden Transistors koppelbar. Eine mit den Drain- Anschlüssen der zu testenden Transistoren gekoppelte Messeinheit ist vorgesehen zum Messen des Dram-Stroms, der durch den jeweils ausgewählten Transistor fließt.
Bei einem Verfahren zum Testen einer Vielzahl von Transistoren, die miteinander gekoppelt sind, wird ein zu testender Transistor aus der Vielzahl von zu testenden Transistoren mittels einer elektrischen Auswahlemheit ausgewählt. Eine Gate-Spannung, eine Drain-Spannung oder eine Source-Spannung wird um einen vorgegebenen Arbeitspunkt des zu testenden Transistors variierend an das Gate, die Drain oder die Source des ausgewählten Transistors angelegt. Der sich aufgrund der angelegten Gate-Spannung, Dram-Spannung oder Source-Spannung ergebende Drain-Strom, der durch den ausgewählten Transistor fließt, wird gemessen. Aus den gemessenen Dram- Strömen und den zugehörigen angelegten Gate- Spannungen, Dra -Spannungen oder Source-Spannungen wird das Klemsignalverhalten des zu untersuchenden Transistors ermittelt. Diese Schritte werden für alle zu untersuchenden Transistoren mit Hilfe von Auswahltransistoren durchgeführt.
Es wird jeweils eine Spannung üblicherweise variiert und die weiteren Spannungen werden üblicherweise in einem vorgegebenen Arbeitspunkt konstant gehalten (beispielsweise bei der Ermittlung des g^s wird die Dra - Spannung variiert und die Source-Spannung und die Gat -Spannung werden in dem ausgewählten Arbeitspunkt konstant gehalten) .
Durch die Erfindung wird es möglich, automatisiert das
Klemsignalverhalten der zu testenden Feldeffekttransistoren mit einer hohen Genauigkeit zu ermitteln. Dies ist insbesondere darauf zurückzuführen, dass sowohl der Gate-Anschluss jedes zu testenden Transistors als auch der Source-Anschluss jedes zu testenden Transistors individuell angesteuert werden kann und die entsprechende Gate-Spannung bzw. Source-Spannung um einen vorgegebenen Arbeitspunkt genau variiert werden kann, so dass die Erfassung des sich ergebenden Drain-Stroms, der durch den ausgewählten Feldeffekttransistor fließt, kaum Störungseinflüssen zugänglich ist.
Auf diese Weise wird ein sehr exaktes Ermitteln des Kleinsignalverhaltens der getesteten Transistoren durch die Test -Schaltungsanordnung möglich, wodurch der Entwurf insbesondere von Analogschaltungen, die
Feldeffekttransistoren verwenden, die auf gleiche Weise hergestellt worden sind wie die Feldeffekttransistoren, die in der Test-Schaltungsanordnung untersucht worden sind, exakter und verlässlicher möglich wird.
Unter Kleinsignalverhalten sind beispielsweise die Steilheit gm, der Differential-Ausgangsleitwert gos ' die Schwellenspannung V-p des Feldeffekttransistors sowie die dynamische Stromverstärkung eines Feldeffekttransistors in Emitterschaltung ß zu verstehen.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Die weiteren Ausgestaltungen der Erfindung betreffen sowohl die Test -Schaltungsanordnung als auch das Verfahren zum Testen einer Vielzahl von Transistoren.
Die zu testenden Transistoren können paarweise angeordnet sein, wobei jeweils deren Gate-Anschlüsse miteinander gekoppelt sind und wobei jeweils die Source-Anschlüsse miteinander gekoppelt sind. Durch die paarweise Anordnung der zu testenden Transistoren wird eine weitere Kompensation möglicher Store flusse erreicht. Ferner entspricht eine paarweise Anordnung von Transistoren einer üblichen Anordnung, deren Eigenschaften für Schaltungsdesigner von außerordentlichem Interesse ist
Zur einfacheren Ermittlung des Klemsignalverhaltens bei einer Test -Schaltungsanordnung von mehreren Hundert zu testenden Feldeffekttransistoren ist es m einer
Ausgestaltung der Erfindung vorgesehen, jedes Transistorpaar m einem vorgegebenen Abstand voneinander anzuordnen. Der vorgegebene Abstand ist bevorzugt für alle Transistorpaare gleich.
In einer weiteren Ausgestaltung der Erfindung ist für jeden zu testenden Transistor mindestens em Auswahltransistor vorgesehen zum Auswahlen des zu testenden Transistors, wobei der mindestens eine Auswahltransistor mit der elektrischen Auswahlemheit gekoppelt ist. Bevorzugt sind für jeden zu testenden Transistor vier Auswahltransistoren vorgesehen, um eine sichere Abkopplung der nicht ausgewählten Feldeffekttransistoren von dem ausgewählten Feldeffekttransistor zu gewährleisten.
Die zu testenden Transistoren und/oder die
Auswahltransistoren sind gemäß einer weiteren Ausgestaltung der Erfindung MOS-Feldeffekttransistoren.
Die zu testenden Transistoren können Form einer Matrix m Zeilen und Spalten angeordnet sein und die elektrische Auswahlemheit kann einen Spaltendecoder und einen Zeilendecoder aufweisen, die gemeinsam eine Adressierungseinheit bilden zur Auswahl eines zu untersuchenden Transistors einer Zeile und einer Spalte der Matrix. Durch diese Ausgestaltung wird eine sehr regelmäßige und somit kompakte und kostengünstig herzustellende Test- Schaltungsanordnung geschaffen.
Der Spaltendecoder und/oder der Zeilendecoder kann/können Schieberegister sein.
Durch die Realisierung des Spaltendecoders und/oder Zeilendecoders als Schieberegister wird die automatische Adressierung, das heißt die automatische Auswahl des zu testenden Feldeffekttransistors im Rahmen der Gesamtauswahl , das heißt im Rahmen des Gesamttests, in der alle zu testenden Feldeffekttransistoren der Test-Schaltungsanordnung getestet werden müssen, schnell und auf einfache Weise möglich.
Ein aufwendiger Adressierungsmechanismus zur Adressierung eines zu testenden Transistors innerhalb einer Matrix ist somit nicht erforderlich. Es ist jedoch darauf hinzuweisen, dass alternativ auch ein beliebiger Adressierungsmechanismus vorgesehen sein kann, beispielsweise kann die Auswahleinheit mittels freier Adressierungsregister gebildet werden, die von einer externen Steuereinheit mit den entsprechenden Adressen des jeweils zu testenden Transistors innerhalb der Matrix belegt werden.
In einer weiteren Ausgestaltung der Erfindung ist ein erster Operationsverstärker vorgesehen, dessen nicht-invertierender Eingang mit einer Drain-Referenz-Spannungsquelle gekoppelt ist. Der invertierende Eingang des ersten Operationsverstärkers ist mit den Drain-Anschlüssen der zu testenden Transistoren gekoppelt derart, dass ein parasitärer Spannungsabfall an den Auswahltransistoren kompensiert werden kann.
Durch den ersten Operationsverstärker wird es bei der oben beschriebenen Anordnung anschaulich möglich, eine Selbstkompensation von Störeinflüssen innerhalb der Schaltungsanordnung zu gewährleisten mittels des durch den ersten Operationsverstärker gebildeten Regelkreises.
In alternativen Ausführungsformen können auch alternative Regelungsmechanismen und Regler im Rahmen der erfindungsgemäßen Test-Schaltungsanordnung eingesetzt werden.
Weiterhin kann ein zweiter Operationsverstärker vorgesehen sein, dessen nicht-invertierender Eingang mit der Source- Spannungsquelle als Referenz-Spannungsquelle gekoppelt ist. Der invertierende Eingang des zweiten Operationsverstärkers ist mit den Source-Anschlüssen der zu testenden Transistoren gekoppelt derart, dass ein parasitärer Spannungsabfall an den Kopplungen zwischen den Transistoren kompensiert werden kann. Der Ausgang des zweiten Operationsverstärkers ist mit den Source-Anschlussen der zu untersuchenden Transistoren gekoppelt .
Durch diese Ausgestaltung wird die Genauigkeit des Testergebnisses weiter erhöht, insbesondere bei einer wachsenden Anzahl von zu testenden Transistoren, die m der Test -Schaltungsanordnung enthalten sind.
Es ist anzumerken, dass grundsätzlich eine beliebige Anzahl von Feldeffekttransistoren in der Test-Schaltungsanordnung enthalten sein können.
Ein Ausführungsbeispiel der Erfindung ist m den Figuren dargestellt und wird im weiteren näher erläutert .
Es zeigen
Figur 1 eine Test-Schaltungsanordnung gemäß einem Ausfuhrungsbeispiel der Erfindung; Figur 2 eine Test-Schaltungsanordnung gemäß einem
Ausfuhrungsbeispiel der Erfindung mi einem zusätzlichen zweiten Operationsverstärker;
Figur 3 eine Skizze, mit der das Prinzip, a--f dem das
Ausfuhrungsbeispiel αer Erfindung beruht, dargestellt
Figure imgf000013_0001
Fig.l zeigt eine Test-Schaltungsanordnung 100 gemäß einem Ausfuhrungsbeispiel der Erfindung.
Die Tes -Schaltungsanordnung 100 weist als Auswahlmittel einen Zeilendecoder 101 und einen Spaltendecoder 102 auf. Der Zeilendecoder 101 und der Spaltendecoder 102 sind jeweils als Schieberegister ausgestaltet.
Durch geeignete Ansteuerung der Schieberegister werden die m der Test -Schaltungsanordnung 100 enthaltenen Zellenverbindungen und Spaltenverbmdungen sukzessive spalten- und/oder zeilenweise angesteuert.
Die Test -Schaltungsanordnung 100 weist bei n Zeilen und m Spalten (Spaltenanzahl m und Zeilenanzahl n Können selbstverständlich unterschiedlich sein) n x m zu testende Feldeffekttransistoren DUT^ auf, wobei mit einem
Spaltenmdex l d = 1, ..., n) und mit einem Spaltenmdex j ( = 1, ... , n) jeder zu testende Feldeffekttransistor eindeutig bezeichnet wird innerhalb der Test- Schaltungsanordnung 100.
Die zu testenden Feldeffekttransistoren DUT__-j sind paarweise jeweils m einer Zeile angeordnet derart, dass jeweils die Gate-Anschlüsse aller m einer Zeile angeordneten Feldeffekttransistoren DUT^ miteinander gekoppelt sind sowie ferner mit einer Gate-Spannungsquelle 103 über eine Gate- Leitung 104. Weiterhin sind die Source-Anschlusse aller zu testenden Feldeffekttransistoren DUT^ innerhalb einer Zeile miteinander sowie mit einer Source-Spannungsquelle 105 über eine Source-Leitung 106 gekoppelt.
Jeder Dram-Anschluss eines zu testenden
Feldeffekttransistors DUT^ ist mit einer Abkoppeleinheit 107 gekoppelt, die aus 4 Feldeffekttransistoren Tsense/ yf l f , Tforce, y, l, j / Tsense, x, ι, . Tforce, x, I, aufweist.
Der Source-Anschluss eines ersten Feldeffekttransistors Tsense,x,ι, lst mιt dem Source-Anschluss eines zweiten Feldeffekttransistors Tforce,χ,ι, gekoppelt sowie mit dem Dram-Anschluss des jeweils zu testenden Feldeffekttransistors DUTι] .
Die beiden Gate-Anschlüsse des ersten Feldeffekttransistors Tsense,x,ι,j un des zweiten Feldeffekttransistors τforce,x,ι,j sind miteinander sowie mit der Zellenkopplung 108, das heißt der Adressleitung I und darüber mit dem Zeilendecoder 101 gekoppelt.
Der Dram-Anschluss des ersten Feldeffekttransistors τsense,x, , lst mιt dem Source-Anschluss eines dritten Feldeffekttransistors Tsense; f X / -j gekoppelt.
Der Dram-Anschluss des zweiten Feldeffekttransistors Tforce, x, I, innerhalb der A-okoppelemheit 107 ist mit dem Source-Anschluss eines vierten Feldeffekttransistors Tforce y 1 D gekoppelt.
Die Gate-Anschlüsse jeweils αes dritten Feldeffekttransistors τsense,y,ι, und des vierten Feldeffekttransistors Tforce,y,ι,j jeweils aller AbKoppele heiten 107 einer Zeile innerhalb der Test-Schaltungsanordnung 100 sind miteinander und über eine Spaltenkopplung 109 mit dem Spaltendecoder 102 gekoppelt .
Die Source-Anschlüsse der dritten Feldeffekttransistoren TSense,y,ι,j aller Abkoppeleinheiten 107 sind miteinander sowie über eine Leitung 110 mit einem invertierenden Eingang 111 eines Operationsverstärkers 112 gekoppelt.
Die Source-Anschlüsse aller vierten Feldeffekttransistoren Tforce,y,ι, aller Abkoppeleinheiten 107 innerhalb der Test- Schaltungsanordnung 100 sind miteinander sowie über eine weitere Leitung 113 mit einem Ausgang 114 des Operationsverstärkers 112 gekoppelt.
Der nicht -invertierende Eingang 115 des Operationsverstärkers 105 ist mit einer Dra -Referenz-Spannungsquelle 116, die eine Dram-Referenz-Spannung V**-^ ref liefert, gekoppelt.
Ferner ist zwischen den Ausgang 1114 des Operationsverstärkers 112 und der weiteren Leitung 113 em Strommessgerät 117 zum Ermitteln des durch den jeweils zu testenden Feldeffekttransistors DUT^ fließenden Dram-Strom 1*3 geschaltet.
Es ist darauf hinzuweisen, dass der Operationsverstärker 112 sowohl m der Test-Schaltungsanordnung 100 als auch außerhalb der Test-Schaltungsanordnung 100 sein kann, das heißt mit der Test-Schaltungsanordnung einen Chip bilden kann oder auch nicht .
Als Strommessgerät 117 und zur Realisierung des Operationsverstärkers 112 wird gemäß dem Ausfuhrungsbeispiel die Quellenbeobachtungsemheit (Source Monitoring Unit, SMU)
TM eines Parameter-Analysierers von Hewlett-Packard HP4156B eingesetzt. Durch den Operationsverstärker 112 wird ein Regelkreis realisiert, durch den die von den zu testenden Feldeffekttransistoren DUTj_j bereitgestellte Drain-Spannung VQ geregelt wird. Insbesondere wird durch den Operationsverstärker 112 und dessen Verschaltung innerhalb der Test -Schaltungsanordnung 100 gewährleistet, dass der parasitäre Spannungsabfall an den Feldeffekttransistoren Tforce,y,i,j un Tforce,x,i, innerhalb der Abkoppeleinheit 107 automatisch kompensiert wird.
Auf diese Weise wird es möglich, dass Strom- und Spannungsverluste innerhalb des Messpfades des zu testender. Feldeffekttransistors DUTj_j vernachlässigbar klein sind.
Die Test -Schaltungsanordnung 100 wird im Rahmen der Messphase derart betrieben, dass für jeden zu testenden Feldeffekttransistor DUTj_j für einen oder mehrere Arbeitspunkte jeweils durch Variation der Gate-Spannung oder der Drain-Spannung, die an dem jeweils zu testenden Feldeffekttransistor DUT j angelegt wird, variiert wird und für jeden veränderten Spannungswert wird der Drain-Strom, der durch den zu testenden ausgewählten Feldeffekttransistor DUT j fließt, ermittelt.
Der Kleinsignalparameter Steilheit gm und der Differential- Innenleitwert gos eines Feldeffekttransistors werden mittels numerischer Differentiation des Drain-Stroms IQ gemäß folgenden Vorschriften ermittelt:
lD| vG + 1ΔVG, VD ID G ~ VG , VD gm(vG, VD) *
ΔVG
und
Figure imgf000017_0001
mit den Parametern ΔV und ΔVQ jeweils bezeichnend eine Kleinsignaländerung der anliegenden Gate-Spannung VG bzw. Drain- Spannung V-} um einen vorgegebenen Arbeitspunkt des ausgewählten Feldeffekttransistors DUT j •
Insbesondere da die Differenz der zwei Ströme in Vorschrift (4) zur Bestimmung des Differential -Innenleitwerts g-^s verglichen mit den absoluten Werten des Drain-Stroms IQ gering ist, sollte der Effekt von Messfehlern berücksichtigt werden und kompensiert werden.
Weiterhin ist anzumerken, dass in einer Alternative auch die Schwellenspannung V-p des zu testenden Feldeffekttransistors sowie die Größe ß ermittelt werden können.
Fig.2 zeigt die Test-Schal ungsanordnung 100 aus Fig.l mit einem zusätzlichen zweiten Operationsverstärker 201, dessen nicht -invertierender Eingang 202 mit der Source- Spannungsquelle 105 gekoppelt ist.
Der invertierende Eingang 203 des zweiten
Operationsverstärkers 201 ist mit allen Source-Anschlüssen aller zu testenden Feldeffekttransistoren DUTi gekoppelt.
Fig.3 zeigt zur weiteren Veranschaulichung der Vorgehensweise das Prinzipbild der Test -Schaltungsanordnung 100 für den Fall, das genau ein zu testender Feldeffekttransistor DUTi ausgewählt ist .
Alle weiteren zu testenden Feldeffekttransistoren der Test- Schaltungsanordnung 100, die nicht aktuell ausgewählt sind, sind in Fig.3 nicht dargestellt. Die grundsätzliche Struktur der Anschlüsse der Test- Schaltungsanordnung entspricht der Test-Schaltungsanordnung aus Fig.l und Fig.2.
Es ist darauf hinzuweisen, dass die Feldeffekttransistoren der Abkoppeleinheiten 107 die Messung nicht beeinflussen.
Weiterhin ist darauf hinzuweisen, dass die Erfindung sich sowohl bezieht auf PMOS-Feldeffekttransistoren als darauf NMOS-Feldeffekttransistoren .
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[7] R. Paul, "Feldeffekttransistoren", Verlag Berliner Union GmbH, Stuttgart, Seite 249 bis 264, 1972 Bezugszeichenliste
100 Test -Schaltungsanordnung
101 Zeilendecoder
102 Spaltendecoder
103 Gate-Spannungsquelle
104 Gate-Leitung
105 Source-Spannungsquelle
106 Source-Leitung
107 Abkoppeleinheit
108 Zeilenkopplung
109 Spaltenkopplung
110 Leitung
111 Invertierender Eingang Operationsverstärker
112 Operationsverstärker
113 weitere Leitung
114 Ausgang Operationsverstärker
115 Nicht -invertierender Eingang Operationsverstärker
116 Drain-Referenz-Spannungsquelle τsense,x,i,j Erster Feldeffekttransistor Abkoppeleinheit
τforce,x,i,j Zweiter Feldeffekttransistor Abkoppeleinheit
τsense,y,i,j Dritter Feldeffekttransistor Abkoppeleinheit
τforce,y,i,j Vierter Feldeffekttransistor Abkoppeleinheit
201 Zweiter Operationsverstärker
202 Nicht -invertierender Eingang zweiter Operationsverstärker
203 Invertierender Eingang zweiter Operationsverstärker

Claims

Patentansprüche
1. Test-Schaltungsanordnung zum Testen einer Vielzahl von Transistoren, • mit einer Vielzahl von zu testenden Transistoren, die miteinander gekoppelt sind,
• mit einer mit den zu testenden Transistoren gekoppelten elektrischen Auswahle heit zum Auswahlen mindestens eines zu testenden Transistors, • mit einer Gate-Spannungsquelle, die mit dem Gate-Anschluss jedes zu testenden Transistors koppelbar ist,
• mit einer Source-Spannungsquelle, die mit dem Source- Anschluss jedes zu testenden Transistors koppelbar ist,
• bei der eine mit den Dra n-Anschlussen der zu testenden Transistoren gekoppelte Messeinheit vorgesehen ist zum
Messen des Drain-Stroms, der durch den jeweils ausgewählten Transistor fließt.
2. Test-Schaltungsanordnung nach Anspruch 1, bei der die zu testenden Transistoren paarweise angeordnet sind, wobei jeweils deren Gate-Anschlüsse miteinander gekoppelt sind und wobei jeweils deren Source-Anschlüsse miteinander gekoppelt sind.
3. Test-Schaltungsanordnung nach Anspruch 2, bei der jedes Transistorpaar m einem vorgegebenen Abstand voneinander angeordnet ist.
4. Test-Schaltungsanordnung nach Anspruch 3, bei der der vorgegebene Abstand gleich ist für alle Transistorpaare .
5. Test-Schaltungsanordnung nach einem der Ansprüche 1 bis 4, bei der für jeden zu testenden Transistor mindestens ein Auswahltransistor vorgesehen ist zum Auswahlen des zu testenden Transistors, wobei der mindestens eine Auswahltransistor mit der elektrischen Auswahle heit gekoppelt ist.
6. Test-Schaltungsanordnung nach Anspruch 5, bei der für jeden zu testenden Transistor vier Auswahltransistoren vorgesehen sind.
7. Test-Schaltungsanordnung nach einem der Ansprüche 1 bis 6, bei der die zu testenden Transistoren und/oder die Auswahltransistoren MOS-Feldeffekttransistoren sind.
8. Test-Schaltungsanordnung nach einem der Ansprüche 1 bis 1 ,
• bei der die zu testenden Transistoren einer Matrix mit Zeilen und Spalten angeordnet sind, und • bei der die elektrische Auswahle heit einen
Spaltendecoder und einen Zeilendecoder zur Auswahl eines zu untersuchenden Transistors in einer Zeile und einer Spalte der Matrix aufweist.
9. Test-Schaltungsanordnung nach Anspruch 8, bei der der Spaltendecoder und/oder der Zeilendecoder em/zwei Schieberegister ist/sind.
10. Test-Schaltungsanordnung nach einem der Anspr che 5
bei der e erster Operationsverstärker vorgesehen ist,
• dessen nicht-mvertierender Eingang mit einer Drain- Referenz-Spannungsquelle gekoppelt ist, und
• dessen invertierender Eingang mit den Drain-Anschlussen der zu testenden Transistoren gekoppelt ist derart, dass ein parasitärer Spannungsabfall an dem Auswahltransistor kompensiert werden kann.
11. Test-Schaltungsanordnung nach einem der Ansprüche 5 bis 9, bei der zweiter Operationsverstärker vorgesehen ist, • dessen nicht-mvertierender Eingang mit einer Source- Referenz-Spannungsquelle gekoppelt ist, und
• dessen invertierender Eingang m t den Source-Anschlussen der zu untersuchenden Transistoren ruckgekoppelt ist derart, dass e parasitärer Spannungsabfall an den Kopplungen zwischen den Transistoren kompensiert werden kann
• dessen Ausgang mit den Source-Anschlussen der zu untersuchenden Transistoren gekoppelt ist.
12. Verfahren zum Testen einer Vielzahl von Transistoren, die miteinander gekoppelt sind,
• bei dem em zu testender Transistor aus der Vielzahl von zu testenden Transistoren mittels einer elektrischen Auswahlemheit ausgewählt wird,
• bei dem eine Gate-Spannung, eine Dram-Spannung oder eine Source-Spannung um einen vorgegebenen Arbeitspunkt des ausgewählten Transistors variierend an das Gate, die Dra oder die Source des ausgewählten Transistors angelegt wird,
• bei dem der sich aufgrund der angelegten Gate-Spannung, Dram-Spannung oder Source-Spannung ergebende Dram-Strom, der durch den ausgewählten Transistor fließt, gemessen wird, • bei dem aus den gemessenen Dra -Stromen und den zugehörigen angelegten Gate-Spannungen, Dram-Spannungen und Source-Spannungen das Klemsignalverhalten des zu untersuchenden Transistors ermittelt wird,
• bei dem die Schritte für alle zu untersuchenden Transistoren der Vielzahl von Transistoren durchgeführt wird.
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