KR20020081417A - 다수의 트랜지스터를 테스트하기 위한 테스트 회로 배열및 방법 - Google Patents

다수의 트랜지스터를 테스트하기 위한 테스트 회로 배열및 방법 Download PDF

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KR20020081417A
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Abstract

본 발명은 테스트 회로 구성에 관한 것이다. 테스트될 트랜지스터의 모든 게이트 단자는 게이트 전원과 연결되어 게이트 전압이 모든 게이트 단자에서 개별적으로 측정되고 조정될 수 있다. 테스트될 모든 트랜지스터의 소스 단자는 소스 전원에 연결되어 소스 전압이 모든 소스 단자에서 개별적으로 측정되고 조정될 수 있다.

Description

다수의 트랜지스터를 테스트하기 위한 테스트 회로 배열 및 방법{TEST CIRCUIT CONFIGURATION AND METHOD FOR TESTING A LARGE NUMBER OF TRANSISTORS}
다수의 트랜지스터를 테스트하기 위한 테스트 회로 배열 및 방법은 [1] 및 [2]로부터 알 수 있다.
반도체 소자가 제조될 때, 특히, 웨이퍼가 제조될 때, 개별 회로 소자의 웨이퍼 상에서의 국부적인 배열 및 웨이퍼 제조 중의 상이한 조건 때문에, 웨이퍼에서 같은 타입의 회로 소자가 다른 특성을 갖는다는 문제가 빈번히 발생한다.
반도체 기술 분야에서 사용되는 통상적인 전기 회로 소자는 트랜지스터, 특히, MOS 필드 효과 트랜지스터(MOS field effect transistor)이다.
만일 MOS 필드 효과 트랜지스터가 아날로그 회로에서 사용된다면, 주어진 제조 조건 하에서 특별한 제조 공정으로 제조되는 회로 소자의 특성에 관해 가능한 한 가장 정확하게 알 필요가 있고, 이에 따라 아날로그 회로에서의 MOS 필드 효과트랜지스터의 동작에 관하여 아는 것이 필요하다.
웨이퍼 상의 칩 제조 공정에서, 상술된 차이점과 불규칙성 때문에, 트랜지스터는 웨이퍼에서 하나의 칩 내에서조차 매우 상이한 특성을 갖는다.
트랜지스터의 이 상이한 특성은 주로 (MOS) 필드 효과 트랜지스터의 부정합(mismatching)이라고 지칭된다.
만일 회로 설계자에게 사용되는 각각의 필드 효과 트랜지스터의 특성에 관한 정확한 지식이 없다면, 이 부정합, 즉, 한 웨이퍼에서의 필드 효과 트랜지스터 또는 동일한 제조 조건 하에서 제조되는 여러 웨이퍼에서의 트랜지스터에서의 상이한 특성은 특히 이러한 필드 효과 트랜지스터를 포함하는 아날로그 전기 회로를 설계할 때, 상당한 불명확성(uncertainty)을 야기한다.
이러한 이유로, 제조되는 필드 효과 트랜지스터의 특성에 관한 지식이 있어야 한다.
트랜지스터의 특성을 판별하기 위해서, 역시 조사될 제조 조건 하에서 제조된 기준 웨이퍼 상에 기준 트랜지스터를 갖는 테스트 구조를 사용할 수 있다.
이러한 테스트 구조에 의해 판별되고 동일한 제조 조건 하에서 제조되어온 필드 효과 트랜지스터 또는 여러 트랜지스터들의 특성은, 기준 필드 효과 트랜지스터를 갖는 기준 웨이퍼와 같이, 회로 설계에 이들 특성을 구체화시킬 수 있는 회로 설계자에게 이용 가능하여, 이러한 필드 효과 트랜지스터를 갖는 전기 회로, 특히, 아날로그 회로의 더 신뢰성 있고 신빙성 있는 설계를 가능하게 한다.
부정합의 원리는 [3] 및 [4]에서 설명된다.
[1] 및 [2]로부터 알 수 있는 테스트 회로 배열은 여러 행과 열의 행렬로 배열되어 있는 테스트될 트랜지스터를 포함한다. 테스트될 트랜지스터는 열 복호기(column decoder) 및 행 복호기(row decoder)를 접속하는 데 사용되는데, 행복호기 및 열 복호기는 테스트될 각각의 트랜지스터를 선택하기 위한 어드레스 복호기(address decoder)로 동작한다.
또한, 테스트될 트랜지스터를 분리하거나 선택하기 위한 선택 트랜지스터(selector transistor)가 행 복호기와 열 복호기 사이에 접속된다.
테스트될 각 트랜지스터는 다이오드 회로에 배열되는데, 다시 말해, 테스트될 필드 효과 트랜지스터의 게이트 단자가 그 드레인 단자에 단락된다.
서로 접속되어 있는 테스트될 필드 효과 트랜지스터의 대신호 동작이 [1] 및 [2]에 기술된 테스트 회로 배열을 이용하여 조사된다.
소신호 분석, 즉, 조사될 필드 효과 트랜지스터, 즉, 테스트될 필드 효과 트랜지스터의 신호 동작은 [1] 및 [2]에 기술된 테스트 회로 배열로는 판별될 수 없다.
특히, 서로 매우 가깝게 배치된 필드 효과 트랜지스터의 경우에는, 특히 테스트될 필드 효과 트랜지스터의 출력 특징 곡선의 작은 기울기 때문에, 대략 1/2 ㎛ 내지 1 ㎛의 영역 및 서로 거의 떨어져 있지 않는 거리의 필드 효과 트랜지스터의 소신호 동작(gDS)을 판별하는 것은 상당히 어렵다.
그러므로, 이러한 테스트 회로 배열은 테스트 결과의 정확성과 관련하여 엄격한 요건을 만족해야 한다.
이것은 특히 MOS 필드 효과 트랜지스터의 경사도(gm)와 미분 내부 전도도(differential internal conductance)(gDS)를 결정할 때 중요한데, 필드 효과 트랜지스터에서 나타나는 드레인 전압에 의존하는 드레인 전류의 함수의 기울기(gradient)가 미리 설정된 작동점 근처에서 일반적으로 매우 작으므로, 특히 미분 출력 전도도(differential output conductance)(gDS)를 결정할 때에는 고도의 정확성이 요구된다.
ID가 필드 효과 트랜지스터를 흐르는 드레인 전류이고, VG가 필드 효과 트랜지스터의 게이트 단자에 나타나는 게이트 전압일 때, MOS 필드 효과 트랜지스터의 경사도(gm)는 다음 수학식 1에 따라 결정된다.
VD이 필드 효과 트랜지스터의 드레인 단자에 나타나는 드레인 전압일 때, MOS 필드 효과 트랜지스터의 미분 내부 전도도(gDS)는 다음 수학식 2에 따라 결정된다.
[5]에는 게이트 전극 및 소스 전극으로의 계속적인 전압 펄스 인가에 근거를 두어, 별도로 고려되는 MOS 트랜지스터의 전기적 특성이 어떻게 판별될 수 있는지가 설명되어 있다.
[6]은 P-MOS 필드 효과 트랜지스터에 접속된 N-MOS 필드 효과 트랜지스터의 작동 여부를 테스트할 수 있는 회로 배열에 대해 설명한다. 이 회로 배열에 따르면, 각 경우의 두 개의 트랜지스터의 최대 작동 능력이 테스트될 수 있다. 또한, [6]에 따르면, 대신호 동작만이 판별될 수 있음을 유의해야 한다. [6]에 기술된 회로 배열로는 소신호 동작을 판별할 수 없다.
필드 효과 트랜지스터에서의 소신호 동작을 판별하는 방법에 관한 원리가 [7]에 기술된다.
본 발명은 다수의 트랜지스터를 테스트하기 위한 테스트 회로 배열 및 방법에 관한 것이다.
본 발명의 실시예가 도면에 도시되며, 이하에서 더욱 자세히 설명될 것이다.
도 1은 본 발명의 실시예에 따른 테스트 회로 배열을 나타낸다.
도 2는 추가적인 제 2 동작 증폭기를 포함하는 본 발명의 제 2 실시예에 따른 테스트 회로 배열을 나타낸다.
도 3은 본 발명의 실시예가 기초로 하는 원리를 설명하는 도면이다.
따라서 본 발명은 서로 접속되어 있는 다수의 트랜지스터를 테스트하기 위한 테스트 회로 배열 및 방법을 상술하는 문제를 기초로 하되, 이 테스트 회로 배열 및 방법은 자동화 방식으로 필드 효과 트랜지스터의 소신호 동작을 정확하게 판별할 수 있다.
문제점은 독립 청구항에 따른 특징을 갖는 다수의 트랜지스터를 테스트하기 위한 테스트 회로 배열 및 방법에 의해 해결된다.
다수의 트랜지스터를 테스트하기 위한 테스트 회로 배열에서, 테스트될 다수의 트랜지스터가 서로 접속된다. 또한, 테스트 회로 배열은 적어도 하나의 테스트될 트랜지스터를 선택하기 위한 테스트될 트랜지스터에 접속되어 있는 전기 선택 장치를 포함한다. 또한, 게이트 전원이 테스트될 각 트랜지스터의 게이트 단자에 접속된다. 소스 전원이 테스트될 각 트랜지스터의 소스 단자에 접속될 수 있다. 테스트될 트랜지스터의 드레인 단자에 접속되는 측정 장치가 제각기 선택된 트랜지스터를 흐르는 드레인 전류를 측정한다.
서로 접속되어 있는 다수의 트랜지스터를 테스트하기 위한 방법에서, 테스트될 다수의 트랜지스터 중에서 테스트될 트랜지스터가 전기적 선택 장치에 의해 선택된다. 게이트 전압, 드레인 전압 또는 소스 전압은 선택된 트랜지스터의 게이트, 드레인 또는 소스로 인가되고, 테스트될 트랜지스터의 미리 설정된 작동점 근처에서 변화한다. 인가된 게이트 전압, 드레인 전압 또는 소스 전압에 따라 얻어지며 선택된 트랜지스터를 흐르는 드레인 전류가 측정된다. 조사될 트랜지스터의 소신호 동작은 측정된 드레인 전류 및 관련된 게이트 인가 전압, 드레인 인가 전압 또는 소스 인가 전압으로부터 판별된다. 이러한 단계는 조사될 모든 트랜지스터에 대해 선택 트랜지스터를 이용하여 실행된다.
각 경우에, 대체적으로, 어떤 전압은 변화하고 다른 전압은 미리 설정된 작동점에서 일정하게 위치된다(예를 들어, gDS를 판별할 때, 드레인 전압은 변화하고, 소스 전압 및 게이트 전압은 선택된 작동점에서 일정하게 유지된다).
본 발명은 테스트될 필드 효과 트랜지스터의 소신호 동작이 고도로 정확하게 자동으로 판별될 수 있게 한다.
이것은 특히 테스트될 각 트랜지스터의 게이트 단자와 소스 단자가 모두 개별적으로 동작하므로 해당 게이트 전압 또는 소스 전압이 미리 설정된 작동점 근처에서 정확하게 변화될 수 있어서, 선택된 필드 효과 트랜지스터를 흐르는 결과적인 드레인 전류의 감지가 간섭 효과에 실질적으로 영향받지 않기 때문이다.
이 방법으로, 테스트될 트랜지스터의 소신호 동작이 테스트 회로 배열에 의해 매우 정확하게 판별될 수 있으며, 이로 인해, 특히, 필드 효과 트랜지스터를 사용하며 테스트 회로 배열에서 조사되었던 필드 효과 트랜지스터와 같은 방식으로 제조되는 아날로그 회로는 더욱 정밀하고 신뢰도 높게 설계될 수 있다.
소신호 동작은 예를 들어, 필드 효과 트랜지스터의 경사도(gm), 미분 출력 전도도(gDS), 문턱 전압(VT) 및 에미터 회로에서의 필드 효과 트랜지스터의 다이내믹 전력 증폭도(β)로 이해되어야 한다.
본 발명의 바람직한 개선점이 종속항에서 설명된다.
본 발명의 다른 개선사항은 다수의 트랜지스터를 테스트하기 위한 테스트 회로 배열 및 방법 모두에 관한 것이다.
테스트될 트랜지스터는 여러 쌍으로 배열될 수 있는데, 각 경우에 그들의 게이트 단자가 서로 접속되고, 소스 단자가 서로 접속된다.
테스트될 트랜지스터의 쌍을 이루는 배열은 발생 가능성이 있는 간섭 효과도 보상한다. 또한, 트랜지스터의 쌍을 이루는 배열은 그 특성이 회로 설계자가 매우 흥미 있어 하는 통상적인 배열이다.
본 발명의 한 개선사항에서는, 테스트될 수 백 개의 필드 효과 트랜지스터의 테스트 회로 배열에서의 소신호 동작을 더 쉽게 판별하기 위해서, 트랜지스터의 각 쌍이 서로 미리 설정된 거리만큼 떨어져 있도록 배열된다. 미리 설정된 거리는 트랜지스터의 모든 쌍에 대해 똑같은 것이 바람직하다.
본 발명의 다른 개선사항에서는, 테스트될 트랜지스터를 선택하기 위한 적어도 하나의 선택 트랜지스터가 테스트될 각각의 트랜지스터를 위해 제공되는데, 이 적어도 하나의 선택 트랜지스터는 전기적 선택 장치에 접속된다. 선택된 필드 효과 트랜지스터와 선택되지 않은 필드 효과 트랜지스터를 신뢰성 높게 확실히 분리하기 위해서, 바람직하게는 네 개의 선택 트랜지스터가 테스트될 각 트랜지스터를 위해 제공된다.
본 발명의 다른 개선사항에 따르면, 테스트될 트랜지스터 및/또는 선택 트랜지스터는 MOS 필드 효과 트랜지스터이다.
테스트될 트랜지스터는 여러 행 및 열로 이루어진 행렬 형태로 배열될 수 있고, 전기적 선택 장치는 조사될 트랜지스터를 선택하기 위한 어드레싱 장치를 함께 형성하는 행 복호기 및 열 복호기를 행렬의 열과 행에 포함할 수 있다.
이 개선사항은 매우 규칙적인 테스트 회로 배열과 이에 따른 소형화 및 효율적인 제조비용을 제공한다.
행 복호기 및/또는 열 복호기는 쉬프트 레지스터일 수 있다.
쉬프트 레지스터로써 구현되는 행 복호기 및/또는 열 복호기는 빠르고 쉬운 자동 어드레싱, 즉, 전체 선택 범위, 즉, 테스트 될 테스트 회로 배열의 모든 필드 효과 트랜지스터가 테스트되어야 하는 전체 테스트 범위 이내에서 테스트될 필드 효과 트랜지스터의 자동 선택을 가능하게 한다.
그러므로, 행렬 내에서 테스트될 트랜지스터를 어드레싱하기 위해 더 복잡한 어드레싱 메커니즘이 필요한 것은 아니다. 그러나, 어떤 바람직한 어드레싱 메커니즘을 제공하는 것도 가능한데, 예를 들면, 행렬 내에서 선택 장치가 외부 제어 장치에 의해 각각 테스트될 트랜지스터의 해당 어드레스로 채워진 프리 어드레싱 레지스터에 의하여 형성될 수 있다.
본 발명의 다른 개선 사항에서는, 제 1 동작 증폭기가 제공되며, 그 비반전(non-inverting) 입력단이 드레인 기준 전원에 접속된다. 제 1 동작 증폭기의 반전(inverting) 입력단이 테스트될 트랜지스터의 드레인 단자에 접속되어, 선택 트랜지스터에서의 와류 전압 강하(parasitic voltage drop)가 보상될 수 있다.
제 1 동작 증폭기는, 상술한 배열에서 명백하게 나타나는 바와 같이, 제 1 동작 증폭기로 구성된 조정 회로(regulating circuit)에 의해 회로 배열 내에서의 간섭 효과를 확실하게 자기-보상할 수 있다.
다른 실시예에서도 본 발명에 따른 테스트 회로 배열의 구조 내에서 다른 조정 메커니즘 및 조정기(regulator)를 사용할 수 있다.
또한, 제 2 동작 증폭기가 제공되며, 그 비반전 입력단이 기준 전원으로써의 소스 전원에 접속된다. 제 2 동작 증폭기의 반전 입력단이 테스트될 트랜지스터의 소스 단자에 접속되어, 트랜지스터들 사이의 커넥션에서의 와류 전압 강하가 보상될 수 있다. 제 2 동작 증폭기의 출력은 조사될 트랜지스터의 소스 단자에 연결된다.
또한, 이 개선 사항은, 특히 테스트 회로의 배열에 포함되어 있는 테스트될 트랜지스터의 수가 증가할 때, 테스트 결과의 정확성을 증가시킨다.
기본적으로 바람직한 개수의 필드 효과 트랜지스터가 테스트 회로 배열에 포함될 수 있음을 유의해야 한다.
도 1은 본 발명의 실시예에 따른 테스트 회로 배열(100)을 나타낸다.
테스트 회로 배열(100)은 선택 수단으로써 행 복호기(101)와 열 복호기(102)를 포함한다. 행 복호기(101) 및 열 복호기(102)는 각각 쉬프트 레지스터로 구현된다.
쉬프트 레지스터를 적합하게 작동시킴으로써, 테스트 회로 배열(100)에 포함된 열 커넥션 및 행 커넥션이 행 단위 및/또는 열 단위로 연속적으로 활성화된다.
n 개의 행과 m 개의 열을 갖는 테스트 회로 배열(100)(물론 열의 개수(m)와 행의 개수(n)는 다를 수 있다)이 n×m 개의 테스트될 필드 효과 트랜지스터(DUTij)를 포함하되, 테스트될 각 필드 효과 트랜지스터가 열 인덱스(i)(i=1, …, n) 및 열 인덱스(j)(j=1, …, n)를 갖는 테스트 회로 배열(100)내에서 설계되는 것이 명백하다.
테스트될 필드 효과 트랜지스터(DUTij)는 2개가 한 쌍이 되어 각각 일렬로 배열되어, 그 게이트 단자가 서로 접속되고 게이트 라인(104)을 거쳐서 게이트 전원(103)에도 접속된다.
또한, 하나의 행 내에서, 테스트될 모든 필드 효과 트랜지스터(DUTij)의 소스 단자가 서로 접속되고 소스 라인(106)을 거쳐서 소스 전원(105)에 접속된다.
테스트될 필드 효과 트랜지스터(DUTij)의 각 드레인 단자가 4 개의 필드 효과 트랜지스터(Tsense,y,i,j, Tforce,y,i,j, Tsense,x,i,j, Tforce,x,i,j)를 포함하는 분리 장치(107)에 접속된다.
제 1 필드 효과 트랜지스터(Tsense,x,i,j)의 소스 단자가 제 2 필드 효과 트랜지스터(Tforce,x,i,j)의 소스 단자 및 제각기 테스트될 필드 효과 트랜지스터(DUTij)의 드레인 단자에 접속된다.
제 1 필드 효과 트랜지스터(Tsense,x,i,j) 및 제 2 필드 효과 트랜지스터(Tforce,x,i,j)의 두 게이트 단자가 서로 접속되고, 행 커넥션(108), 즉, 어드레스 라인(i)에도 접속되어 이것을 거쳐 행 복호기(101)에 접속된다.
제 1 필드 효과 트랜지스터(Tsense,x,i,j)의 드레인 단자가 제 3 필드 효과 트랜지스터(Tsense,y,i,j)의 소스 단자에 접속된다.
분리 장치(107) 내의 제 2 필드 효과 트랜지스터(Tforce,x,i,j)의 드레인 단자가 제 4 필드 효과 트랜지스터(Tforce,y,i,j)의 소스 단자에 접속된다.
각 경우에, 테스트 회로 배열(100) 내에서 모든 분리 장치(107)의 제 3 필드 효과 트랜지스터(Tsense,y,i,j)와 제 4 필드 효과 트랜지스터(Tforce,y,i,j)의 게이트 단자가 서로에게 접속되고, 열 커넥션(109)을 거쳐서 열 복호기(102)에 접속된다.
모든 분리 장치(107)의 제 3 필드 효과 트랜지스터(Tsense,y,i,j)의 소스 단자가 서로 접속되고, 라인(110)을 거쳐서 동작 증폭기(112)의 반전 입력단(111)에 접속된다.
테스트 회로 배열(100) 내에서 모든 분리 장치(107)의 모든 제 4 필드 효과 트랜지스터(Tforce,y,i,j)의 소스 단자가 서로에게 접속되고, 추가 라인(113)을 거쳐서동작 증폭기(112)의 출력단(114)에 접속된다.
동작 증폭기(105)의 비반전 입력(115)이 드레인 기준 전압(VD,ref)을 공급하는 드레인 기준 전원(116)에 접속된다.
또한, 테스트될 각각의 필드 효과 트랜지스터(DUTij)를 흐르는 드레인 전류(ID)를 판별하기 위한 전류 측정 장치(117)는 동작 증폭기(112)의 출력단(1114)과 추가 라인(113) 사이에 접속된다.
동작 증폭기(112)는 테스트 회로 배열(100) 내부 또는 외부 중의 한 곳에 있을 수 있음에 유의해야 한다. 즉, 동작 증폭기(112)는 테스트 회로 배열을 갖는 칩을 형성하거나 형성하지 않을 수도 있음에 유의해야 한다.
실시예에 따르면, Hewlett-PackardTMHP4156B의 파라미터 분석기의 소스 감시 장치(SMU)가 전류 측정 장치(117)로서 사용되고 동작 증폭기(112)를 구성한다.
동작 증폭기(112)는 테스트될 필드 효과 트랜지스터(DUTij)에서 유용하게 사용되는 드레인 전압(VD)을 조정하는 조정 회로를 구현한다. 특히, 테스트 회로 배열(100) 내의 동작 증폭기(112) 및 그 권선은 분리 장치(107) 내의 필드 효과 트랜지스터(Tforce,y,i,j, Tforce,x,i,j)에서의 와류 전압 강하가 자동으로 확실하게 보상될 수 있게 한다.
이 방식으로, 테스트될 필드 효과 트랜지스터(DUTij)의 측정 경로 내에서 전류 손실 및 전압 손실은 무시될 정도로 작아질 수 있다.
테스트 회로 배열(100)이 측정 범위 내에서 동작하여, 테스트될 각 필드 효과 트랜지스터(DUTij)에 인가되는 게이트 전압 또는 드레인 전압을 하나 이상의 작동점에 대해 변화시킴으로써, 테스트될 각 필드 효과 트랜지스터(DUTij)가 각 경우에 변화되고, 테스트될 선택된 필드 효과 트랜지스터(DUTij)에 흐르는 드레인 전류가 각 변동된 전압 값에 따라 결정된다.
파라미터 ΔVG와 ΔVD가 선택된 필드 효과 트랜지스터(DUTij)에서 미리 설정된 동작점 근처로 인가되는 게이트 전압(VG) 및 드레인 전압(VD)의 소신호 변동을 각각 나타낼 때, 필드 효과 트랜지스터의 소신호 파라미터 경사도(gm) 및 미분 내부 전도도(gDS)가 다음 수학식 3 및 4에 따른 드레인 전류(ID)의 수적인 차이에 의해 결정된다.
특히, 수학식 4에서 미분 내부 전도도(gDS)를 결정하기 위한 두 전류 사이의 차이가 드레인 전류(ID)의 절대 값에 비해 작을수록, 측정 오류의 효과를 고려하고 보상해야 한다.
또한, 선택적으로, 테스트될 필드 효과 트랜지스터의 문턱 전압(VT)과 변수(β)가 결정될 수도 있다.
도 2는 도 1의 테스트 회로 배열(100)로서 그 비반전 입력단(202)이 소스 전원(105)에 접속되어 있는 추가의 제 2 동작 증폭기(201)를 포함하는 테스트 회로 배열(100)을 나타낸다.
제 2 동작 증폭기(201)의 반전 입력단(203)은 테스트될 모든 필드 효과 트랜지스터(DUTij)의 모든 소스 단자에 접속된다.
도 3은 그 과정을 설명하기 위한 것으로, 테스트될 하나의 필드 효과 트랜지스터(DUTij)가 정확하게 선택되는 경우에 대한 테스트 회로 배열(100)의 기본 도면이다.
테스트될 테스트 회로 배열(100)에서 현재 선택되지 않은 다른 모든 필드 효과 트랜지스터는 도 3에 도시되지 않는다.
테스트 회로 배열의 단자의 기본 구조는 도 1 및 도 2의 테스트 회로 배열에 대응한다.
분리 장치(107)의 필드 효과 트랜지스터는 측정에 영향을 미치지 않음에 유의해야 한다.
또한, 본 발명은 PMOS 필드 효과 트랜지스터 및 NMOS 필드 효과 트랜지스터 모두에 관한 것이다.
다음 문헌들이 본 출원서에서 인용된다.
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[7] R. Paul, "Feldeffekttransistoren [Field effect transistors]", Verlag Berliner Union GmbH, Stuttgart, pages 249 to 264, 1972.
<참조 번호 목록>
100 테스트 회로 배열
101 행 복호기
102 열 복호기
103 게이트 전원
104 게이트 라인
105 소스 전원
106 소스 라인
107 분리 장치
108 행 커넥션
109 열 커넥션
110 라인
111 동작 증폭기의 반전 입력단
112 동작 증폭기
113 추가 라인
114 동작 증폭기의 출력단
115 동작 증폭기의 비반전 입력단
116 드레인 기준 전원
Tsense,x,i,j분리 장치의 제 1 필드 효과 트랜지스터
Tforce,x,i,j분리 장치의 제 2 필드 효과 트랜지스터
Tsense,y,i,j분리 장치의 제 3 필드 효과 트랜지스터
Tforce,y,i,j분리 장치의 제 4 필드 효과 트랜지스터
201 제 2 동작 증폭기
202 제 2 동작 증폭기의 비반전 입력단
203 제 2 동작 증폭기의 반전 입력단

Claims (12)

  1. 다수의 트랜지스터를 테스트하는 테스트 회로 배열에 있어서,
    서로 접속되어 있으며 테스트될 다수의 트랜지스터,
    상기 테스트될 트랜지스터에 접속되며, 테스트될 적어도 하나의 트랜지스터를 선택하는 전기적 선택 장치,
    테스트될 각 트랜지스터의 게이트 단자에 접속될 수 있는 게이트 전원,
    테스트될 각 트랜지스터의 소스 단자에 접속될 수 있는 소스 전원,
    상기 테스트될 트랜지스터의 드레인 단자에 접속되며, 선택된 각각의 트랜지스터에 흐르는 드레인 전류를 측정하는 측정 장치를 포함하는
    테스트 회로 배열.
  2. 제 1 항에 있어서,
    상기 테스트될 트랜지스터가 쌍으로 배열되며, 각각의 경우에 상기 트랜지스터의 게이트 단자가 서로 접속되고, 상기 트랜지스터의 소스 단자가 서로 접속되는
    테스트 회로 배열.
  3. 제 2 항에 있어서,
    각각의 트랜지스터 쌍이 서로 소정의 거리만큼 떨어져서 배열되는
    테스트 회로 배열.
  4. 제 3 항에 있어서,
    상기 소정의 거리가 모든 트랜지스터 쌍에 대해 동일한
    테스트 회로 배열.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    테스트될 트랜지스터 각각에 대해 상기 테스트될 트랜지스터를 선택하는 적어도 하나의 선택 트랜지스터가 제공되며, 상기 적어도 하나의 선택 트랜지스터가 상기 전기적 선택 장치에 연결되는
    테스트 회로 배열.
  6. 제 5 항에 있어서,
    테스트될 각 트랜지스터를 위한 네 개의 선택 트랜지스터를 포함하는
    테스트 회로 배열.
  7. 제 1 항 내지 제 6 항 중의 어느 한 항에 있어서,
    상기 테스트될 트랜지스터 및/또는 상기 선택 트랜지스터가 MOS 필드 효과 트랜지스터인
    테스트 회로 배열.
  8. 제 1 항 내지 제 7 항 중의 어느 한 항에 있어서,
    상기 테스트될 트랜지스터가 열 및 행으로 이루어진 행렬로 배열되고,
    상기 전기적 선택 장치가 행렬의 열 및 행에 조사될 트랜지스터를 선택하는 행 복호기와 열 복호기를 포함하는
    테스트 회로 배열.
  9. 제 8 항에 있어서,
    상기 행 복호기 및/또는 상기 열 복호기가 한 개의 쉬프트 레지스터/두 개의 쉬프트 레지스터인
    테스트 회로 배열.
  10. 제 5 항 내지 제 9 항의 어느 한 항에 있어서,
    비반전 입력단이 드레인 기준 전원에 접속되고,
    반전 입력단이 상기 테스트될 트랜지스터의 상기 드레인 단자에 접속되어, 상기 선택 트랜지스터에서의 와류 전압 강하를 보상할 수 있는 제 1 증폭기를 포함하는
    테스트 회로 배열.
  11. 제 5 항 내지 제 9 항 중의 어느 한 항에 있어서,
    비반전 입력단이 소스 기준 전원에 접속되고,
    반전 입력단이 상기 조사될 트랜지스터의 상기 소스 단자로 피드백되어, 상기 트랜지스터들 사이의 커넥션에서의 와류 전압 강하를 보상할 수 있고,
    출력단이 상기 조사될 트랜지스터의 상기 소스 단자에 접속되는 제 2 동작 증폭기를 포함하는
    테스트 회로 배열.
  12. 서로 접속되어 있는 다수의 트랜지스터를 테스트하기 위한 방법에 있어서,
    테스트될 트랜지스터가 전기적 선택 장치에 의해 상기 테스트될 다수의 트랜지스터로부터 선택되는 단계,
    게이트 전압, 드레인 전압 또는 소스 전압이 상기 선택된 트랜지스터의 상기 게이트, 상기 드레인 또는 상기 소스에 인가되고 상기 선택된 트랜지스터의 미리 설정된 작동점 근처에서 변화하는 단계,
    상기 인가된 게이트 전압, 드레인 전압 또는 소스 전압에 근거하여 얻어지며 상기 선택된 트랜지스터를 흐르는 상기 드레인 전류가 측정되는 단계,
    상기 조사될 트랜지스터의 소신호 동작이 상기 측정된 드레인 전류, 상기 연관된 게이트 인가 전압, 드레인 인가 전압 및 소스 인가 전압으로부터 판별되는 단계,
    상기 단계가 상기 조사될 다수의 트랜지스터의 모든 트랜지스터에 대해 실행되는 단계를 포함하는
    트랜지스터 테스트 방법.
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