KR100648260B1 - 자기 차폐 기능을 갖는 반도체 웨이퍼 및 그것의 테스트방법 - Google Patents

자기 차폐 기능을 갖는 반도체 웨이퍼 및 그것의 테스트방법 Download PDF

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Abstract

여기에 개시된 반도체 웨이퍼 및 그것의 테스트 방법은, 테스트시 반도체 웨이퍼 상에 형성된 복수 개의 반도체 장치들 중 과전류가 흐르는 반도체 장치를 검출하고, 과전류가 흐르는 반도체 장치의 전원 공급을 자동으로 차단한다. 그리고, 반도체 장치들에 대한 과전류 검출 결과를 테스트 장비로 출력한다.

Description

자기 차폐 기능을 갖는 반도체 웨이퍼 및 그것의 테스트 방법{SELF-ISOLATION SEMICONDUCTOR WAFER AND TEST METHOD THEREOF}
도 1은 스크라이브 레인 상에 전원 라인이 배선된 구조를 갖는 반도체 웨이퍼의 구성을 보여주는 도면;
도 2는 본 발명의 바람직한 실시예에 따른 테스트용 반도체 웨이퍼의 구성을 보여주는 도면;
도 3은 도 2에 도시된 전원차단부의 상세 회로도;
도 4는 본 발명의 다른 실시예에 따른 테스트용 반도체 웨이퍼의 구성을 보여주는 도면;
도 5는 도 4에 도시된 전원차단부의 상세 회로도; 및
도 6은 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼의 테스트 방법을 보여주는 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 장치 200, 300 : 전원차단부
210 : 전압 강하부 220 : 비교부
230 : 스위칭부 350 : 데이터 래치부
본 발명은 반도체 웨이퍼 및 그것의 테스트 방법에 관한 것으로, 좀 더 구체적으로는 웨이퍼 레벨의 테스트를 효과적으로 수행할 수 있는 반도체 웨이퍼 및 그것을 위한 테스트 방법에 관한 것이다.
반도체 장치의 신뢰성을 높이기 위해 다양한 테스트가 실시되고 있다. 그 중에서도 번-인 테스트는 반도체 장치의 잠재적 결함이나 고유의 결함을 찾아내는 데 사용되고 있다. 번-인 테스트는 고온 환경에서 수행되는 에이징 테스트이다. 번-인 테스트는 정격 전압 또는 그 이상의 전원 전압을 이용하여 각 반도체 장치에 일정 전류, 또는 실제 동작에 가까운 입력 신호를 입력하고, 각 반도체 장치에 고온 및 고전압의 스트레스를 인가하여, 각 반도체 장치의 잠재적인 결함을 의도적으로 발생시켜 불량을 선별해 낸다. 여기서, 반도체 장치는 수동소자, 능동소자 또는 집적회로가 들어있는 아주 작은 얇고 네모난 반도체 조각으로, 다이(die) 또는 칩(chip)으로도 불린다. 통상 하나의 웨이퍼 상에는 복수 개의 반도체 장치들이 일정 간격을 두고 로우(row) 방향 및 칼럼(column) 방향으로 배열되어 있다.
최근 들어 번-인 테스트 공정이 웨이퍼 레벨로 진화함에 따라 복수 개의 반도체 장치를 한 번에 테스트할 수 있는 방안들이 제시되고 있다. 예컨대, 2002년 12월 3일, Han 등에 의해 취득된 U.S. Pat. No. 6,490,223, "INTEGRATED CIRCUIT CAPABLE OF BEING BURN-IN TESTED USING AN ALTERNATING CURRENT STRESS AND A TESTING METHOD USING THE SAME" 등에서는 스크라이브 레인(scribe rane) 상에 번- 인 테스트를 위한 전원 라인을 배선하여, 복수 개의 반도체 장치들에 대한 번-인 테스트를 동시에 수행하는 방법이 개시되어 있다.
도 1은 스크라이브 레인 상에 전원 라인이 배선된 구조를 갖는 반도체 웨이퍼의 구성을 보여주는 도면으로, U.S. Pat. No. 6,490,223의 도 1을 예로 든 것이다.
도 1을 참조하면, 웨이퍼 상에 복수 개의 반도체 장치들(100)이 배치되어 있고, 복수 개의 반도체 장치들(100) 사이에는 복수 개의 스크라이브 레인 영역들(scribe lane regions)이 배치되어 있다. 도 1에 도시된 스크라이브 레인 영역은, 웨이퍼 상에 아무런 회로도 구성되지 않은 영역으로, 웨이퍼를 개개의 칩으로 나누기 위해 잘라내는 영역이다. 스크라이브 레인 영역에는 복수 개의 반도체 장치들(100)과 연결된 복수 개의 번-인 전원 라인들(10)과, 번-인 접지 라인들(20), 및 클럭 신호 라인들(30)이 배선된다.
스크라이브 레인 영역 내에 배선된 각각의 라인들(10, 20, 30)은 복수 개의 반도체 장치들(100)에게 공통으로 접속되어 있기 때문에, 웨이퍼 상에 배치된 복수 개의 반도체 장치들(100)로 스트레스(즉, 번-인 전원 전압)를 한꺼번에 인가할 수 있게 된다. 따라서, 웨이퍼 전체에 대한 번-인 테스트를 동시에 수행할 수 있게 되어, 번-인 테스트의 시간이 줄어들게 된다.
하지만, 이 같은 방식은 특정 반도체 장치에 결함이 발생된 경우, 상기 결함으로 인해 번-인 테스트 자체가 제대로 수행될 수 없는 오류를 가져올 수 있다. 예를 들어, 번-인 테스트 중 특정 반도체 장치에 불량(특히, 메탈릭 브릿지(metallic bridge)의 불량 등)이 발생하게 되면, 해당 반도체 장치에는 소정 레벨 이상의 과전류가 흐르게 된다. 이 경우, 번-인 테스트에 사용되는 전류의 대부분이 불량 반도체 메모리 장치로 흐르게 되고, 그로 인해 웨이퍼에 인가되는 번-인 테스트 전압의 레벨이 낮아지게 된다. 그 결과, 테스트가 되어야할 나머지 반도체 장치로 원하는 스트레스를 제대로 인가할 수 없는 문제가 발생하게 된다.
이와 같은 문제를 해결하기 위해 2000년 10월 17일, Henson에 의해 취득된 "METHOD AND APPARATUS FOR TESTING AN INTEGRATED CIRCUIT" 등에서는 퓨즈를 이용하여 과도한 전류가 흐르는 반도체 장치의 전원 공급을 물리적으로 차단하는 방법이 제안되었다. 그러나, 이 같은 방법은 퓨즈가 가지고 있는 물리적인 특성상 수십 밀리 암페어(mA) 이상의 전류가 검출되는 경우에만 적용 가능하기 때문에, 이 보다 적은 전류(예를 들면, 수백 마이크로 암페어(μA))의 과전류가 흐르는 반도체 장치에는 적용할 수 없는 문제점이 있다. 그리고, 상기 방법은 번-인 테스트를 수행하기 전에 과도한 전류가 흐르는 반도체 장치를 미리 찾아내어 커팅해야 하는 별도의 과정이 수반되어야 하기 때문, 테스트 시간 및 테스트 장비의 로드가 증가하게 되는 문제점이 있다. 또한, 퓨즈와 같은 수동 소자를 이용하여 과전류를 차단하기 때문에, 별도의 검증 절차를 거치지 않고서는 반도체 장치들에 대한 테스트 전원 공급 여부를 확인할 수 없는 문제점이 있다.
따라서, 본 발명의 목적은 외부의 제어없이 과전류가 흐르는 반도체 장치로의 전원 공급을 자체적으로/자동적으로 차단할 수 있는 장치를 제공하는데 있다.
본 발명의 다른 목적은 테스트 동작시 과전류가 흐르는 반도체 장치를 나타내는 정보를 외부로 출력할 수 있는 장치를 제공하는데 있다.
삭제
상기의 과제를 이루기 위하여 본 발명에 의한 반도체 웨이퍼는, 웨이퍼 상에 형성된 복수 개의 반도체 장치들; 상기 반도체 장치들에게 테스트 전원을 전달하는 전원 라인; 및 상기 반도체 장치들이 테스트되는 동안 과전류가 흐르는 반도체 장치를 검출하고, 외부의 제어 없이 상기 검출된 반도체 장치와 상기 전원 라인간의 전기적 연결을 자체적으로 차단하는 전원차단부를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 반도체 웨이퍼는, 웨이퍼 상에 형성된 복수 개의 반도체 장치들; 상기 반도체 장치들에게 테스트 전원을 전달하는 전원 라인; 및 상기 반도체 장치들이 테스트되는 동안 과전류가 흐르는 반도체 장치를 검출하고, 외부의 제어 없이 상기 검출된 반도체 장치와 상기 전원 라인간의 전기적 연결을 자체적으로 차단하는 전원차단부를 포함하며, 상기 전원차단부는 외부로부터 입력된 복수 개의 출력 제어 신호에 응답해서 상기 반도체 장치에 대한 과전류 검출 정보를 외부의 테스트 장비로 출력하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 반도체 웨이퍼는, 웨이퍼 상에 형성된 복수 개의 반도체 장치들; 상기 반도체 장치들에게 테스트 전원을 전달하는 전원 라인; 상기 반도체 장치들이 테스트되는 동안 과전류가 흐르는 반도체 장치를 검출하고, 외부의 제어 없이 상기 검출된 반도체 장치와 상기 전원 라인간의 전기적 연결을 자체적으로 차단하는 전원차단부; 상기 전원차단부로부터 검출된 과전류 검출 정보를 외부의 테스트 장비로 출력하는 신호 출력부; 및 상기 신호출력부에게 상기 복수 개의 제어 신호들 전달하는 복수 개의 제 1 및 제 2 출력 제어 라인들을 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 반도체 웨이퍼의 테스트 방법은, (a) 반도체 웨이퍼에 대한 테스트가 수행되는 동안 상기 웨이퍼 상에 배열된 복수 개의 반도체 장치들 중 과전류가 흐르는 반도체 장치가 존재하는지 여부를 검출하는 단계; (b) 외부의 제어 없이 상기 웨이퍼 상에 구비되어 있는 전원차단부를 통해 상기 검출된 반도체 장치의 전원 공급을 자체적으로 차단하여, 과전류가 흐르지 않는 반도체 장치에 대한 테스트를 선별적으로 수행하는 단계; 및 (c) 상기 반도체 장치들에 대한 과전류 검출 결과를 외부의 테스트 장비로 출력하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 반도체 웨이퍼 및 그것의 테스트 방법은, 테스트시 반도체 웨이퍼 상에 형성된 복수 개의 반도체 장치들 중 과전류가 흐르는 반도체 장치를 검출하고, 과전류가 흐르는 반도체 장치의 전원 공급을 자동으로 차단한다. 그리고, 반도 체 장치들에 대한 과전류 검출 결과를 테스트 장비로 출력한다.
도 2는 본 발명의 바람직한 실시예에 따른 테스트용 반도체 웨이퍼의 구성을 보여주는 도면이다. 도 2에 도시된 반도체 웨이퍼의 구성은 다양한 웨이퍼 레벨의 테스트에 적용될 수 있다. 웨이퍼 레벨의 테스트에는 번-인 테스트, 디시-커런트 테스트(DC current test), 펑션 테스트(function test) 등이 있다. 아래에서는 설명의 편의를 위해 번-인 테스트를 예로 들어 설명하기로 한다.
도 2를 참조하면, 웨이퍼 상에는 복수 개의 반도체 장치들(100)과, 복수 개의 스크라이브 레인 영역들이 배치되어 있다. 스크라이브 레인 영역들 내에는 복수 개의 반도체 장치들(100)과 연결된 복수 개의 번-인 전원 라인들(10)과, 복수 개의 번-인 접지 라인들(20), 및 복수 개의 클럭 신호 라인들(30)이 배선된다.
그리고, 각각의 번-인 전원 라인(10)과 각각의 반도체 장치들(100) 사이에는 전원차단부(200)가 연결된다. 전원차단부(200)는 번-인 테스트시 과전류가 흐르는 반도체 장치를 찾아내고, 찾아낸 반도체 장치와 상기 전원 라인들간의 전기적인 연결을 자동으로 차단한다. 그 결과, 번-인 테스트시 결함이 발생된 반도체 장치로 흐르는 과전류를 차단할 수 있고, 번-인 테스트시 전류의 소모를 최소화 할 수 있다. 그리고, 웨이퍼 상에 배치된 복수 개의 반도체 장치들 중 정상적인 반도체 장치들에 대한 번-인 테스트를 선별적으로 수행할 수 있게 된다.
한편, 도 2에 도시된 반도체 장치(100)는, 수동 반도체 소자, 능동 반도체 소자, 반도체 메모리 장치, 및 집적회로 구성된 반도체 장치(예를 들면, SOC(System-On-Chip) 등) 등으로 구성될 수도 있으며, 상기 메모리 장치는 휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 다양한 타입의 메모리 장치들이 적용될 수 있다.
도 3은 도 2에 도시된 전원차단부(200)의 상세 회로도이다. 도 3을 참조하면, 본 발명에 따른 전원차단부(200)는 전압 강하부(210), 비교부(220), 및 스위칭부(230)를 포함한다.
전압 강하부(210)는 저항과 같은 전압 강하 수단을 이용하여 테스트 전원(즉, 번-인 전원(Vcc))을 소정 레벨 강하시킨다. 비교부(220)는 전압 강하부(210)에 의해 강하된 전압(즉, 노드(N1)의 전압(VN1))과, 외부로부터 인가되는 소정의 기준전압(Vref)을 비교하고, 비교 결과를 스위칭부(230)로 출력한다. 기준전압(Vref)의 레벨은 사용자에 의해 조절 가능하다. 기준전압(Vref)의 조절에 의하면 전원차단부(200)의 구성이 바뀌지 않고도 반도체 장치(100)와 테스트 전원간의 접속을 차단하는 기준이 다양하게 조절될 수 있다.
스위칭부(230)는 PMOS 트랜지스터와 같은 스위칭 소자로 구성된다. 스위칭부(230)는 비교부(220)로부터 발생된 비교 결과에 응답해서 번-인 전원(Vcc)의 공급을 스위칭한다. 예를 들어, 전압 강하부(210)에서 소정 레벨 이상의 전압 강하가 발생되면, 내부 노드(N1)의 전압(VN1)은 기준전압(Vref) 보다 낮아지게 된다. 비교부(220)는 노드(N1)의 전압(VN1)이 기준전압(Vref) 보다 낮아지게 되면, 하이 레벨의 비교 결과를 스위칭부(230)로 출력한다. 스위칭부(230)를 구성하는 PMOS 트랜지스터는 하이 레벨의 비교 결과에 응답해서 턴 오프 되어, 반도체 장치(100)와 테스 트 전원(Vcc)간의 전기적 연결을 차단한다.
앞에서 설명한 바와 같이, 본 발명에 따른 전원차단부(200)는 반도체 장치에 대한 테스트시, 외부의 제어 없이 반도체 웨이퍼 상에 형성된 복수 개의 반도체 장치들 중 과전류가 흐르는 반도체 장치를 검출하고, 과전류가 흐르는 반도체 장치의 전원 공급을 자체적으로 차단하는 자기 차폐 기능을 갖는다. 이와 같은 본 발명에 따른 전원차단부(200)의 구성에 의하면, 수십 밀리 암페어(mA) 뿐만 아니라 그 보다 수십 내지 수 백배 적은 마이크로 암페어 레벨(μA)의 과전류도 모두 검출하여 차단할 수 있으며, 별도의 회로 구성 없이 단순히 기준 전압(Vref)의 레벨을 조절하는것 만으로도 과전류 검출 레벨을 다양하게 변경할 수 있게 된다. 그 결과, 웨이퍼 상에 배치된 복수 개의 반도체 장치들 중 정상적인 반도체 장치들에 대한 번-인 테스트를 선별적으로 수행할 수 있게 된다.
도 4는 본 발명의 다른 실시예에 따른 테스트용 반도체 웨이퍼의 구성을 보여주는 도면이다.
도 4 및 도 2를 참조하면, 본 발명에 따른 반도체 웨이퍼는 도 2에 도시된 구성 외에 다음과 같은 구성이 추가로 배치된다. 먼저, 각각의 전원차단부(300)에는 각각의 반도체 장치들(100)에 대한 과전류 검출 결과(LATCH DATA)를 출력하는 신호 출력부(50)가 연결된다. 신호 출력부(50)는 MOS 트랜지스터와 같은 스위칭 소자로 구성된다. 신호 출력부(50)는 전원차단부(300) 내부에 구성될 수도 있고, 도 4에 도시된 바와 같이 전원차단부(300) 외부에 구성될 수도 있다.
각각의 스크라이브 레인 영역 내에는 신호 출력부(50)의 신호 출력 동작을 제어하는 제 1 및 제 2 출력 제어 라인들(60, 70)이 칼럼(column) 방향과 로우(row) 방향으로 각각 배선된다.
제 2 출력 제어 라인(70)은 동일한 로우(row) 상에 배열된 복수 개의 신호 출력부들(50)의 제어 단자들(즉, MOS 트랜지스터의 드레인들)에 공통으로 연결된다. 그리고, 제 1 출력 제어 라인(60)은 동일한 칼럼(column) 상에 배열된 복수 개의 신호 출력부들(50)의 전류통로와 공통으로 연결된다. 신호 출력부(50)는 제 1 및 제 2 출력 제어 라인들(60, 70)을 통해 인가되는 출력 제어 신호에 응답해서, 각각의 전원차단부(300)에서 검출된 과전류 검출 결과(LATCH DATA)를 선택적으로 출력한다. 그 결과, 테스트 장비는 로우/칼럼 스캔 동작을 통해 각각의 신호 출력부들(50)로부터 출력되는 과전류 검출 결과(LATCH DATA)를 읽어낼 수 있게 된다. 이 때, 제 1 및 제 2 출력 제어 라인들(60, 70)을 통해 각각의 반도체 장치(100)별 위치 정보가 테스트 장비로 제공되어, 각 반도체 장치(100)의 위치에 따른 과전류 검출 결과(LATCH DATA)를 확인할 수 있게 된다. 이 때, 출력되는 과전류 검출 결과(LATCH DATA)는 제 1 및 제 2 출력 제어 라인들(60, 70)로부터 입력되는 제어 신호에 따라 로우 또는 칼럼 단위로 출력할 수도 있고, 웨이퍼 단위로 출력할 수도 있다.
반도체 장치에서 과전류가 검출되었다는 것은 해당 반도체 장치(100)에 불량이 발생되었음을 의미한다. 따라서, 테스트 장비는 별도의 과전류 테스트를 거치지 않고서도 상기 과전류 검출 결과(LATCH DATA)를 근거로 하여 반도체 장치(100)의 불량 여부를 판별할 수 있게 된다. 그 결과, 테스트 시간이 줄어들게 되고, 테스트 장비의 테스트 부담이 줄어들게 된다. 또한, 웨이퍼 테스트시 검출되었던 과전류 검출 결과와 노멀 동작시의 과전류 검출 결과를 비교하고, 분석함으로써 이들간의 상관 관계(correlation)를 비교할 수 있게 된다.
도 5는 도 4에 도시된 전원차단부(300)의 상세 회로도이다.
도 5 및 도 3을 참조하면, 도 5에 도시된 전원차단부(300)는 도 3에 도시된 전원차단부(200)와 비교할 때, 데이터 래치부(350)가 추가된 것을 제외하면, 도 3의 전원차단부(200)와 동일한 구성을 가진다. 따라서, 설명의 편의를 위해 동일한 회로 구성에 대해서는 동일한 참조번호를 부가하였으며, 중복되는 설명을 피하기 위해 동일한 회로 구성에 대한 설명은 이하 생략하기로 한다.
도 5에서, 데이터 래치부(350)는 비교부(220) 및 스위칭부(230) 사이에 연결된다. 데이터 래치부(350)는 각각의 반도체 장치(100)에 대한 과전류 검출 정보, 즉 비교부(220)로부터 발생된 비교 결과를 래치시킨다. 그리고, 래치된 비교 결과를 신호 출력부들(50)에게 과전류 검출 결과(LATCH DATA)로서 제공한다.
과전류가 검출되어 스위칭부(230)의 PMOS 트랜지스터가 턴 오프 되면, 내부 노드(N1)가 플로팅될 가능성이 있다. 그러므로, 본 발명에서는 비교부(220) 및 스위칭부(230) 사이에 데이터 래치부(350)를 구성하여 과전류 검출 결과(LATCH DATA)를 출력함으로써, 플로팅의 영향을 받지 않도록 한다.
도 6은 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼의 테스트 방법을 보여주는 흐름도이다.
도 6을 참조하면, 본 발명에 따른 반도체 웨이퍼의 테스트 방법은, 먼저 반 도체 웨이퍼 상에 배열된 복수 개의 반도체 장치(100) 각각에 대해 테스트 전원을 공급한다(2000 단계). 상기 테스트 전원은 웨이퍼의 스크레이브 레인 영역에 배치된 복수 개의 전원 라인(10)을 통해 각각의 반도체 장치(100)로 인가된다. 각각의 반도체 장치(100)로 테스트 전원이 인가되면, 각각의 전원라인(10)과 각각의 반도체 장치(100) 사이에 구비된 복수 개의 전압 검출부(200, 300)들은, 각각의 반도체 장치(100)에 과전류가 흐르는지 여부를 측정한다(2100 단계). 과전류의 측정을 위해, 전압 검출부(200, 300)는 반도체 장치(100)로 인가되는 테스트 전원을 소정 레벨 강하시킨 전압 강하 결과(VN1)와 소정의 기준 전압(Vref)을 비교한다. 그리고, 상기 비교 결과를 근거로 하여 각각의 반도체 장치(100)에 과전류가 흐르는지 여부를 판단하게 된다.
이어서, 2100 단계에서의 측정 결과를 근거로 하여 과전류가 검출된 반도체 장치가 존재하는지 여부를 판별한다(2200 단계). 2200 단계에서의 판별 결과, 과전류가 검출된 반도체 장치가 존재하면, 전압 검출부(200, 300)는 외부의 제어 없이 해당 반도체 장치의 전원 공급을 자체적으로 차단한다(2300 단계). 그리고 나서, 과전류가 흐르지 않는 반도체 장치들 대한 테스트를 수행한다(2400 단계). 이와 같은 반도체 장치들(100)에 대한 선택적인 전원 공급 및 테스트는 전압 검출부(200, 300)의 스위칭 동작에 의해 제어된다.
2400 단계에서 과전류가 흐르지 않는 메모리 장치에 대한 테스트가 모두 수행되고 나면, 전압 검출부(300)는 2200 단계에서 검출된 과전류 검출 결과(LATCH DATA)를 외부의 테스트 장비로 출력한다(2500 단계). 그 결과, 테스트 장비로 하여금 불량이 발생된 반도체 장치(100)를 미리 알 수 있도록해 준다. 테스트 장비는 별도의 과전류 테스트를 거치지 않고서도 2400 단계서 출력된 과전류 검출 결과(LATCH DATA)를 근거로 하여 반도체 장치(100)의 불량 여부를 즉시 판별한다. 그 결과, 테스트 시간이 줄어들게 되고, 테스트 장비의 테스트 부담이 줄어들게 된다. 또한, 웨이퍼 테스트시 검출되었던 과전류 검출 결과와 노멀 동작시의 과전류 검출 결과를 비교하고, 분석함으로써 이들간의 상관 관계(correlation)를 비교할 수 있게 된다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 웨이퍼 및 그것의 테스트 방법에 따르면, 웨이퍼 상에 구성된 반도체 장치들에 대한 테스트시 반도체 장치로 흐르는 과전류를 보다 정밀한 레벨까지 검출하고, 외부의 제어 없이 자체적으로 과전류의 공급을 차단할 수 있다. 그리고, 웨이퍼 상에 배치된 복수 개의 반도체 장치들 중 정상적인 반도체 장치들에 대한 번-인 테스트를 선별적으로 수행할 수 있으며, 반도체 장치들 각각에 대한 과전류 검출 결과를 테스트 장비에게 직접 제공할 수 있다. 그 결과, 별도의 검증 과정 없이도 각 반도체 장치의 결함 여부를 판정할 수 있게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 웨이퍼 상에 구성된 반도체 장치들에 대한 테스트시 반도체 장치로 흐르는 과전류를 보다 정밀한 레벨까지 검출하고, 이를 차단할 수 있다. 그리고, 웨이퍼 상에 배치된 복수 개의 반도체 장치들 중 정상적인 반도체 장치들에 대한 번-인 테스트를 선별적으로 수행할 수 있다. 또한, 반도체 장치들 각각에 대한 과전류 검출 결과를 테스트 장비에게 직접 제공함으로써, 별도의 검증 과정 없이도 각 반도체 장치의 결함 여부를 판정할 수 있게 된다.

Claims (29)

  1. 웨이퍼 상에 형성된 복수 개의 반도체 장치들;
    상기 반도체 장치들에게 테스트 전원을 전달하는 전원 라인; 및
    상기 반도체 장치들이 테스트되는 동안 과전류가 흐르는 반도체 장치를 검출하고, 외부의 제어 없이 상기 검출된 반도체 장치와 상기 전원 라인간의 전기적 연결을 자체적으로 차단하는 전원차단부를 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  2. 제 1 항에 있어서, 상기 전원차단부는
    상기 테스트 전원을 강하시키는 전압 강하부;
    상기 전압 강하 결과와 소정의 기준 전압을 비교하는 비교부; 및
    상기 비교 결과 소정 레벨 이상의 전압 강하가 검출된 경우 상기 반도체 장치와 상기 전원간의 연결을 차단하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  3. 제 2 항에 있어서,
    상기 기준 전압은 조절 가능한 것을 특징으로 하는 반도체 웨이퍼.
  4. 제 2 항에 있어서,
    상기 전원차단부는, 상기 반도체 장치들에 대한 과전류 검출 정보를 래치시키는 데이터 래치부를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  5. 제 4 항에 있어서,
    상기 래치된 상기 과전류 검출 정보를 테스트 장비로 출력하는 신호 출력부를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  6. 제 1 항에 있어서,
    상기 전원차단부에 의해 검출된 상기 반도체 장치는 상기 테스트에서 제외되는 것을 특징으로 하는 반도체 웨이퍼.
  7. 제 1 항에 있어서,
    상기 전원 라인은 상기 반도체 장치들 사이의 스크라이브 레인 영역에 배선되는 것을 특징으로 하는 반도체 웨이퍼.
  8. 제 1 항에 있어서,
    상기 테스트는 번-인 테스트, 디시-커런트 테스트, 및 펑션 테스트 중 어느 하나인 것을 특징으로 하는 반도체 웨이퍼.
  9. 웨이퍼 상에 형성된 복수 개의 반도체 장치들;
    상기 반도체 장치들에게 테스트 전원을 전달하는 전원 라인; 및
    상기 반도체 장치들이 테스트되는 동안 과전류가 흐르는 반도체 장치를 검출하고, 외부의 제어 없이 상기 검출된 반도체 장치와 상기 전원 라인간의 전기적 연결을 자체적으로 차단하는 전원차단부를 포함하며,
    상기 전원차단부는 외부로부터 입력된 복수 개의 출력 제어 신호에 응답해서 상기 반도체 장치에 대한 과전류 검출 정보를 외부의 테스트 장비로 출력하는 것을 특징으로 하는 반도체 웨이퍼.
  10. 제 9 항에 있어서, 상기 전원차단부는
    상기 테스트 전원을 강하시키는 전압 강하부;
    상기 전압 강하 결과와 소정의 기준 전압을 비교하는 비교부;
    상기 비교 결과 소정 레벨 이상의 전압 강하가 검출된 경우 상기 반도체 장치와 상기 전원간의 연결을 차단하는 스위칭부;
    상기 비교 결과를 저장하는 데이터 래치부; 및
    상기 비교 결과를 상기 테스트 장비에게 상기 과전류 검출 정보로서 출력하는 신호 출력부를 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  11. 제 9 항에 있어서,
    상기 기준 전압은 조절 가능한 것을 특징으로 하는 반도체 웨이퍼.
  12. 제 9 항에 있어서,
    상기 전원차단부에 의해 검출된 상기 반도체 장치는 상기 테스트에서 제외되는 것을 특징으로 하는 반도체 웨이퍼.
  13. 제 9 항에 있어서,
    상기 전원 라인은 상기 반도체 장치들 사이의 스크라이브 레인 영역에 배선되는 것을 특징으로 하는 반도체 웨이퍼.
  14. 제 9 항에 있어서,
    상기 전원차단부에게 상기 복수 개의 제어 신호들 전달하는 복수 개의 제 1 및 제 2 출력 제어 라인들을 더 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  15. 제 14 항에 있어서,
    상기 제 1 및 제 2 출력 제어 라인들은 상기 반도체 장치들 사이의 스크라이브 레인 영역에 배선되는 것을 특징으로 하는 반도체 웨이퍼.
  16. 제 14 항에 있어서,
    상기 제 1 및 제 2 출력 제어 라인들을 통해 상기 반도체 장치들의 웨이퍼상의 위치 정보가 상기 테스트 장비로 제공되는 것을 특징으로 하는 반도체 웨이퍼.
  17. 제 9 항에 있어서,
    상기 전원차단부는 상기 출력 제어 신호들에 응답해서 상기 복수 개의 반도체 장치들에 대한 상기 과전류 검출 결과를 로우/칼럼 단위, 또는 웨이퍼 단위로 출력하는 것을 특징으로 하는 반도체 웨이퍼.
  18. 제 9 항에 있어서,
    상기 테스트는 번-인 테스트, 디시-커런트 테스트, 및 펑션 테스트 중 어느 하나인 것을 특징으로 하는 반도체 웨이퍼.
  19. 웨이퍼 상에 형성된 복수 개의 반도체 장치들;
    상기 반도체 장치들에게 테스트 전원을 전달하는 전원 라인;
    상기 반도체 장치들이 테스트되는 동안 과전류가 흐르는 반도체 장치를 검출하고, 외부의 제어 없이 상기 검출된 반도체 장치와 상기 전원 라인간의 전기적 연결을 자체적으로 차단하는 전원차단부;
    상기 전원차단부로부터 검출된 과전류 검출 정보를 외부의 테스트 장비로 출력하는 신호 출력부; 및
    상기 신호출력부에게 상기 복수 개의 제어 신호들 전달하는 복수 개의 제 1 및 제 2 출력 제어 라인들을 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  20. 제 19 항에 있어서, 상기 전원차단부는
    상기 테스트 전원을 강하시키는 전압 강하부;
    상기 전압 강하 결과와 소정의 기준 전압을 비교하는 비교부;
    상기 비교 결과 소정 레벨 이상의 전압 강하가 검출된 경우 상기 반도체 장치와 상기 전원간의 연결을 차단하는 스위칭부; 및
    상기 비교 결과를 저장하고, 저장된 상기 비교 결과를 상기 신호 출력부에게 상기 과전류 검출 정보로서 출력하는 데이터 래치부를 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  21. 제 20 항에 있어서,
    상기 기준 전압은 조절 가능한 것을 특징으로 하는 반도체 웨이퍼.
  22. 제 19 항에 있어서,
    상기 전원차단부에 의해 검출된 상기 반도체 장치는 상기 테스트에서 제외되는 것을 특징으로 하는 반도체 웨이퍼.
  23. 제 19 항에 있어서,
    상기 전원 라인과 상기 복수 개의 제 1 및 제 2 출력 제어 라인들은 상기 반도체 장치들 사이의 스크라이브 레인 영역에 배선되는 것을 특징으로 하는 반도체 웨이퍼.
  24. 제 19 항에 있어서,
    상기 제 1 및 제 2 출력 제어 라인들은 상기 반도체 장치들의 웨이퍼상의 위치 정보를 테스트 장비로 제공하는 것을 특징으로 하는 반도체 웨이퍼.
  25. 제 19 항에 있어서,
    상기 신호출력부는 상기 출력 제어 신호들에 응답해서 상기 복수 개의 반도체 장치들에 대한 상기 과전류 검출 결과를 로우/칼럼 단위, 또는 웨이퍼 단위로 출력하는 것을 특징으로 하는 반도체 웨이퍼.
  26. 제 19 항에 있어서,
    상기 테스트는 번-인 테스트, 디시-커런트 테스트, 및 펑션 테스트 중 어느 하나인 것을 특징으로 하는 반도체 웨이퍼.
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  28. 삭제
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